JPS62224852A

JPS62224852A - デイジタル・シグナル・プロセツサ

Info

Publication number: JPS62224852A
Application number: JP61065666A
Authority: JP
Inventors: Tomoru Satou; 点佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-26
Filing date: 1986-03-26
Publication date: 1987-10-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタル・シグナル・プロセッサに関す
るもので、たとえば、データＲＡＭと複数の内部バスと
を有するディジタル・シグナル・プロセッサに利用して
特に有効な技術に関するものである。

〔従来の技術〕

データＲＡＭ　（ランダム・アクセス・メモリ）と複数
の内部バスとを有するディジタル・シグナル・プロセッ
サの構成とその動作概要については、たとえば、１９８
５年９月、■日立製作所発行の「日立デジタル信号処理
プロセフす（Ｈ３Ｐ）ＨＤ６１８１０・ユーザーズマニ
ュアル」に記載されている。

第２図には、上記従来のディジクル・シグナル・プロセ
ッサのデータＲＡＭと、その周辺の回路との接続関係を
示すブロックが示されている。データＲＡＭ　（ＤＲＡ
Ｍ）には、このディジタル・シグナル・プロセッサに含
まれる乗算回路ＭＵＬＴおよび算術演算回路ＡＬＵにお
ける演算途中のデータや演算結果等が一時的に記憶され
る。乗算回路ＭＵＬＴおよび算術演算回路ＡＬＵの出力
データは、アキュムレータＡＣＣを経て、データバスＤ
−Ｂｕｓに出力され、かかるデータバスＤ−Ｂ　ｕ　Ｓ
を介して、データＲＡＭに必要に応じて書き込まれる。

また、データＲＡＭの読み出しデータは、演算用データ
のためのＸバスおよびＹバスを介して、乗算回路ＭＵＬ
Ｔおよび算術演算回路ＡＬＵに供給される。

〔発明が解決しようとする問題点〕

上記従来のディジタル・シグナル・プロセッサには次に
示す問題点があることが本発明者等によって明らかにな
った。すなわち、前述のように、データＲＡＭの読み出
しデータをディジタル・シグナル・プロセッサの外部に
出力する場合、算術演算回路ＡＬＵおよびアキュムレー
タＡＣＣを経由してデータバスＤ　　Ｂｕｓに送り、そ
の後出力レジスタＯＲから外部に出力しなくてはならな
い。

このため、たとえば、データＲＡＭの動作試験を行う場
合、算術演算回路ＡＬＵやアキュムレータＡＣＣが介在
することで、異常が発生した時の原因が正確に把握でき
ない等正確な動作試験を行えないとともに、ＤＭＡ　（
ダイレクト・メモリ・アクセス）転送時の高速データ転
送を制限する原因ともなっている。

この発明の目的は、正確に回路機能の評価を行うことの
できるディジタル・シグナル・プロセッサを提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
ディジタル・シグナル・プロセッサのデータＲＡＭの読
み出しデータを算術演算回路等に供給するためのＸバス
およびＹバスの一方またはその両方を出力レジスタに接
続させるものである。

〔作　　用〕

上記した手段によれば、ディジタル・シグナル・プロセ
ッサのデータＲＡＭの読み出しデータは、所定の読み出
しモードにおいて、算術演算回路を経由することなく出
力レジスタに取り込まれ、ディジタル・シグナル・プロ
セッサの外部に出力されるため、データＲＡＭの動作試
験を正確に行うことができ、また、ＤＭＡ転送時のデー
タ転送を高速に行うことができるものである。

〔実施例〕

第１図には、この発明が適用されたディジタル・シグナ
ル・プロセッサの一実施例のブロック図が示されている
。同図の各回路は、公知の半導体県債回路の製造技術に
よって、特に制限されないが、１個の半導体基板上に形
成される。

第１図において、データＲＡＭ　（ＤＲＡＭ）の読み出
しデータが出力されるＸバスもしくは第１データバスは
、乗算回路ＭＵＬＴおよび算術演算回路ＡＬＵに接続さ
れるとともに、マルチブレク・すＭＰＸを介して出力レ
ジスタＯＲに接続される。

このディジタル・シグナル・プロセッサは、伝送システ
ムにおける伝送信号の変復調や音声合成等のための信号
処理に利用されるストアドブログラム形式のディジタル
・シグナル・プロセッサであり、信号処理に必要な浮動
小数点演算を行うための乗算回路ＭＵＬＴおよび算術演
算回路ＡＬＵを持つ。また、上記乗算回路ＭＵＬＴおよ
び算術演算回路ＡＬＵの演算途中のデータや演算結果等
を格納するためのデータＲＡＭと、ＲＯＭ　（リード・
オンリー・メモリ）およびディジタル・シグナル・プロ
セッサ全体を制御するためのプログラムを格納するため
のインストラクションＲＯＭ　（ＩＲＯＭ）が設けられ
る。

乗算回路ＭＵＬＴおよび算術演算回路ＡＬＵの出力デー
タはアキュムレータＡＣＣを経てデータバスＤ−Ｂｕｓ
に出力され、かかるデータバスＤ−Ｂｕｓを介してデー
タＲＡＭに必要に応じて書き込まれる。データＲＡＭは
複数のページを有している。特に制限されないが、デー
タＲＡＭの書込みアドレスは、インストラクションＲＯ
Ｍから読み出される命令のオペランド部あるいはそのオ
ベランド部で指定されるＹポインタＹＰの内容（インス
トラクションレジスタｌＮ５Ｒから信号ラインＰＡｙを
介して供給される情報）として得られるページ番号と、
命令のオペランド部あるいはそのオペランド部で指定さ
れるＲＡＭポインタＲＰＡあるいはＲＰＢの内容として
得られるアドレス番号とにより決定される。

このディジタル・シグナル・プロセッサでは、乗算回路
ＭＵＬＴおよび算術演算回路ＡＬＵによる各種の演算を
高速に行えるようにするため、データＲＡＭの読み出し
動作において、ＸポインタＸＰおよびＹポインタＹＰで
それぞれ指定される二つのページの同一アドレスから、
同時１、に二つのデータを読み出すことができるように
される。この場合、データＲＡＭのＸポインタＸＰに指
定されたページからの読み出しデータは、ＸバスＸ−Ｂ
ｕｓを介して乗算回路ＭＵＬＴおよび算術演算回路ＡＬ
Ｕに供給され、ＹポインタＹＰで指定されたページから
の読み出しデータは、ＹバスＹ−Ｂｕｓを介して乗算回
路ＭＵＬＴおよび算術演算回路ＡＬＵに供給される。

ディジタル・シグナル・プロセッサと外部の装置とのデ
ータ入出力は、複数ピントのデータが一斉に入出力され
るパラレル転送と、複数ビットのデータがクロック信号
に同期して直列に入出力されるシリアル転送とがある。

パラレル転送の場合、データはマルチプレクサＭＰＸか
ら出力レジスタＯＲ１およびデータバッファＤＢＨ−Ｄ
ＢＬを介して外部出力され、データバッファＤ　Ｂ　Ｈ
・ＤＥＬから入力レジスタＩＲを介して内部データバス
Ｄ−Ｂｕｓに入力される。また、シリアル転送の場合、
データはデータバスＤ−Ｂｕｓがらシリアル出力レジス
タＳＯＲにセットされた後、シリアルデータ出力信号線
ＳＯに直列形態に出力され、シリアルデータ入力信号線
ＳＩからシリアル入力レジスタＳＩＲに直列形態に入力
されたデータは、シリアル入力レジスタＳＩＲから内部
データバスＤ−Ｂｕｓに入力される。

インストラクションＲＯＭは、ディジタル・シグナル・
プロセッサをプログラム制御するための命令を格納する
ＲＯＭであり、プログラムカウンタＰＣによりその読み
出しアドレスが指定される。

インストラクションＲＯＭの読み出された命令は、イン
ストラクションレジスタｌＮ５Ｒで保持され、制御回路
ＣＴＬによりデコードされる。制御回路ＣＴＬは、イン
ストラクションレジスタｌＮ５Ｒに保持される命令をデ
コードし、その種類に応じて、ディジタル・シグナル・
プロセッサ全体の制御を行うためのタイミング信号等を
形成し、各回路に供給する。また、外部のプロセッサに
より供給されるチップ選択信号♂茗、リード・ライト信
号Ｒ／Ｗおよびファンクション信号等の制御信号を受け
、ディジタル・シグナル・プロセッサ内の各種レジスタ
やデータＲＡＭ等の書込み、読み出し制御を行うための
夕・Ｃミング信号を形成し、各回路に供給する。

たとえば、データＲＡＭの書込み動作の場合、Ｙポイン
タＹＰに書込みを行うデータＲＡＭのページ番号を、ま
たＲＡＭポインタＲＰＡあるいはＲＰＢにそのアドレス
番号をセントした後、データ信号ＪＵＤＯ−Ｄ１５に書
込みデータを入力するとともに、ファンクシジン信号Ｆ
Ｏ−Ｆ３をデータＲＡＭを指定するための組合せで入力
し、リード・ライト信号Ｒ／Ｗをローレベルとして、書
込み動作を指定した後、チップ選択信号σ百をローレベ
ルとする。これにより、書込みデータは入力レジスタＩ
ＲからデータバスＤ−Ｂｕｓを経てデータＲＡＭに書込
まれる。

一方、データＲＡＭの読み出し動作の場合、Ｘポインタ
ＸＰとＲＡＭポインタｎＰＡあるいはＲＰＢに読み出し
を行うデータＲＡＭのページとアドレスをセントした後
、ファンクション信号ＦＯ〜Ｆ３をデータＲＡＭを指定
するだめの組合せで入力し、リード・ライト信号Ｒ／Ｗ
をハイレベルとして、読み出し動作を指定した後、チッ
プ選択（８号σ茗をローレベルとする。これにより、デ
ータＲＡＭの所定のアドレスのデータが読み出され、Ｘ
バスＸ−ＢｕｓからマルチプレクサＭＰＸおよび出力レ
ジスタＯＲを介してデータ信号線Ｄｏ〜Ｄ１５に出力さ
れる。なお、実施例においては、ＸポインタＸＰは、デ
ータＲＡＭの全ページの指示が可能にされている。すな
わち、データＲＡ　Ｍの任意ページの任意アドレスのデ
ータは、ＸバスＸ−Ｂｕｓに出力可能とされる。それ故
に、ＹバスＹ−ＢｕｓのデータがマルチプレクサＭＰＸ
に供給されなくても、データＲＡＭの全アドレスのデー
タを上記マルチプレクサＭＰＸ、出力レジスタＯＲおよ
びデータバッファＤＢＬを介して外部に出力させること
ができる。

以上のデータＲＡ　Ｍの外部装置からの書込みおよび読
み出し動作は、ディジタル・シグナル・プロセッサが外
部のホストコンピュータのプロセッサを介在せずにプロ
セッサの内蔵ＲＡ　Ｍと直接データの入出力を行うよう
なりＭＡ　（ダイレクト・メモリ・アクセス）転送時に
おいても、同様に算術演算回路ＡＬＵを介在せず、高速
で行うことができる。

以上の本実施例に示されるように、この発明を複数の内
部バスを有するディジタル・シグナル・プロセッサに適
用した場合、次のような効果が得られる。すなわち、＋１）ディジタル・シグナル・プロセッサにおいて、デ
ータＲＡＭの読み出しデータを算術演算回路等に出力す
るためのＸバスおよびＹバスの一方またはその両方を出
力レジスタに接続させることで、所定の読み出し動作モ
ードにおいて、ディジタル・シグナル・プロセッサのデ
ータＲＡＭの読み出しデータを、算術演算回路を経由す
ることなく出力レジスタに取り込み、外部装置に出力で
きるという効果が得られる。

（２）上記（１）項により、データＲＡＭと算術演算回
路の動作試験を分離して行えるため、データＲＡＭの動
作試験を正確にしかも効率的に行うことができるという
効果が得られる。

（３）上記（１１項により、ＤＭＡ転送時における高速
データ転送スループットを向上することができ、ディジ
タル・シグナル・プロセッサの処理能力を高めることが
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない、たとえば、第１図の実
施例においては、ＸバスＸ−Ｂｕｓを介してデータＲＡ
Ｍの読み出しデータを出力レジスタＯＲに出力したが、
ＹバスＹ−Ｂｕｓにより、データＲＡＭの読み出しデー
タを出力レジスタＯＲに出力するものであってもよい。

また、データＲＡＭの場合と同様に、データＲＯＭある
いはインストラクションＲＯＭの読み出しデータをＸバ
スＸ−ＢｕｓあるいはデータバスＤ　　Ｂｕｓを介して
外部に出力できるようにしたものであってもよい。さら
に、ディジタル・シグナル・プロセッサのブロック構成
や、各装置間における制御信号線形式等、種々の実施形
態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるディジタル・シグナ
ル・プロセッサにおけるデータＲＡＭに適用した場合に
ついて説明したが、それに限定されるものではなく、た
とえば、各種のディジタル・シグナル・プロセッサおよ
びそれを含むマイクロコンピュータシステムなどのデー
タＲＡＭに通用できる。本発明は、少なくともデータＲ
ＡＭと複数の内部バスを有するディジタル・シグナル・
プロセッサおよびそれを含む装置には通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ディジタル・シグナル・プロセッサのデ
ータＲＡＭの読み出しデータを算術演算回路等に出力す
るためのＸバスおよびＹバスの一方またはその両方を出
力レジスタニ接続させることで、所定の読み出し動作モ
ードにおいて、ディジタル・シグナル・プロセッサのデ
ータＲＡＭの読み出しデータを、算術演算回路を経由す
ることなく出力レジスタに取り込み、外部装置に出力で
きるため、データＲＡＭの動作試験を正確にしかも効率
的に行うことができるとともにＤＭＡ転送時における転
送スループットを向上することができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたディジタル・シグナル
・プロセッサのフ゛ロンク図、第２図は、従来のディジ
タル・シグナル・プロセッサの一例を示すブロック図で
ある。ＤＲＡＭ・・・データＲＡＭ、ＤＲＯＭ・・・データＲ
ＯＭ５　ｌＲＯＭ・・・インストラクションＲＯＭ１．
ＸＰ・・−Ｘポインタ、ｙｐ−・・ｙポインタ、ＲＰＡ
−ＲＰＢ・・・ＲＡＭポインタ、ＲＯＰ・・・ＲＯＭポ
インタ、ＧＲＯ〜ＧＲ３・・・汎用レジスタ、Ｍ　ｔＪ
　Ｌ　Ｔ・・・乗算回路、ＡＬＵ・・・算術演算回路、
ＡＣＣ−ＡＣＣＡ−ＡＣＣＢ・・・アキュムレータ、Ｐ
Ｃ・・・プログラムカウユ／り、ｌＮ５Ｒ・・・インス
トラクションレジスタ、ＯＲ・・・出力レジスタ、ＩＲ
・・・入力【／ジスタ、ＳＯＲ・・・シリアル出力レジ
スタ、ＳＩＲ・・・シリアル入力レジスタ、ＤＢＨ−Ｄ
ＢＬ・・・データハンファ、ＭＰＸ・・・マルチプレク
サ、ＣＴＬ・・・制御回路。Ｄ−Ｂｕｓ−−−データバス、Ｘ−Ｂｕｓ−−−Ｘパス
、Ｙ−Ｂｕｓ−・−Ｙバス。

Claims

【特許請求の範囲】１、複数のデータバスに結合されたデータＲＡＭと、上
記データＲＡＭの読み出しデータを受ける算術演算回路
とを含み、上記データＲＡＭの読み出しデータを直接外
部に出力させる信号経路を設けたことを特徴とするディ
ジタル・シグナル・プロセッサ。２、上記データＲＡＭは、書込みデータを入力するため
の内部データバスと、その読み出しデータを上記算術演
算回路等に供給するためのＸバスおよびＹバスに接続さ
れるものであり、上記信号経路は上記ＸバスあるいはＹ
バスの一方またはその両方が出力レジスタに接続される
ことにより構成されるものであることを特徴とする特許
請求の範囲第１項記載のディジタル・シグナル・プロセ
ッサ。