JPH01166241A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01166241A JPH01166241A JP32411187A JP32411187A JPH01166241A JP H01166241 A JPH01166241 A JP H01166241A JP 32411187 A JP32411187 A JP 32411187A JP 32411187 A JP32411187 A JP 32411187A JP H01166241 A JPH01166241 A JP H01166241A
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- data memory
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- external data
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- Pending
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- 238000004364 calculation method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101001114053 Homo sapiens P antigen family member 3 Proteins 0.000 description 1
- 102100023239 P antigen family member 3 Human genes 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路技術におけるデータ・アドレッシン
グ機能の高速化に係り、特に画像処理分野におけるデー
タの高速なアドレッシング及び高速な内部演算処理に好
適な、信号処理プロセッサのアーキテクチャに関する発
明である。
グ機能の高速化に係り、特に画像処理分野におけるデー
タの高速なアドレッシング及び高速な内部演算処理に好
適な、信号処理プロセッサのアーキテクチャに関する発
明である。
従来の技術では、外部データを集積回路内部に取り込ん
でデータ処理を行う上で、外部データを内部メモリのア
ドレッシングに直接使用することはしていない。
でデータ処理を行う上で、外部データを内部メモリのア
ドレッシングに直接使用することはしていない。
一般に、外部データは集積回路内部に取り込まれて種々
の演算処理に使用され、処理結果は一般に内部メモリに
格納されるかまたは外部に出力される。
の演算処理に使用され、処理結果は一般に内部メモリに
格納されるかまたは外部に出力される。
従来、プログラム制御によるプロセッサでデータ処理を
行う場合は、１．ＳＩに入力されるデータは、−度入力
レジスタに取り込まれた後にワーキングレジスタに転送
されるか、データメモリにデータとして転送されてデー
タ処理されるのが一般的であった。デジタル信号処理プ
ロセッサの場合においても、１）ＳＩＣＦ ’８７
Ｊｕ］ｙ １５−＋７ Ｈｊ、ｒｏｓｈｉｍａ
ｐｐ、！２８９−１２９２ｒＨｉｒ、ａｃｈｉ’ｓ
Ａｄｖａｎｃｅｄ ＤｉＨｊｔ、ａｌ ＳｉｇｎａｌＰ
ｒｏｃｅｓｓｏｒ Ｅ ｎｔ＋ａｎｃｅｄ Ｆ ｏｒ
Ｔ ＋＋＋ａｇｅ Ｊにあるように、外部データは
入力レジスタＥＴＲに取り込まれた後に、汎用レジスタ
ＡＣＣＯＨ−ＡＣＣ３Ｌや内部データメモリＰＡＧＥＯ
−ＰＡＧＥ３に転送されるようになっている。
行う場合は、１．ＳＩに入力されるデータは、−度入力
レジスタに取り込まれた後にワーキングレジスタに転送
されるか、データメモリにデータとして転送されてデー
タ処理されるのが一般的であった。デジタル信号処理プ
ロセッサの場合においても、１）ＳＩＣＦ ’８７
Ｊｕ］ｙ １５−＋７ Ｈｊ、ｒｏｓｈｉｍａ
ｐｐ、！２８９−１２９２ｒＨｉｒ、ａｃｈｉ’ｓ
Ａｄｖａｎｃｅｄ ＤｉＨｊｔ、ａｌ ＳｉｇｎａｌＰ
ｒｏｃｅｓｓｏｒ Ｅ ｎｔ＋ａｎｃｅｄ Ｆ ｏｒ
Ｔ ＋＋＋ａｇｅ Ｊにあるように、外部データは
入力レジスタＥＴＲに取り込まれた後に、汎用レジスタ
ＡＣＣＯＨ−ＡＣＣ３Ｌや内部データメモリＰＡＧＥＯ
−ＰＡＧＥ３に転送されるようになっている。
このように、従来の集積回路プロセッサは、外部データ
を直接内部メモリのアドレス・データとして用いる機能
及びその制御を行う命令の点について配慮がされておら
ず、外部データを用いた内外部データメモリのアドレッ
シングの困艷さ及びアクセス時間の低速性の問題があっ
た。特に画像処理及びテーブル索引等のデータ処理にお
いては。
を直接内部メモリのアドレス・データとして用いる機能
及びその制御を行う命令の点について配慮がされておら
ず、外部データを用いた内外部データメモリのアドレッ
シングの困艷さ及びアクセス時間の低速性の問題があっ
た。特に画像処理及びテーブル索引等のデータ処理にお
いては。
外部から取り込んだデータを内部データメモリのアドレ
スデータとして用いる処理も多く、このような場合にお
いては従来技術では処理速度が低下するという問題があ
った６ 本発明の目的は、外部データを内部データメモリのアド
レスデータとして直接に使用可能とするアーキテクチャ
構成及び制御命令を提供することによって、データ処理
速度の向上を図ることにある。
スデータとして用いる処理も多く、このような場合にお
いては従来技術では処理速度が低下するという問題があ
った６ 本発明の目的は、外部データを内部データメモリのアド
レスデータとして直接に使用可能とするアーキテクチャ
構成及び制御命令を提供することによって、データ処理
速度の向上を図ることにある。
上記目的は、集積回路プロセッサ内において。
外部データ用の入力レジスタと内部データメモリ用のア
ドレス発生部とを結ぶデータバス及びその制御命令を設
けることによって達成される。
ドレス発生部とを結ぶデータバス及びその制御命令を設
けることによって達成される。
外部データ用の入力レジスタと内部メモリのアドレス発
生部及び上記入力レジスタの出力側にマルチプレクサを
設け、このマルチプレクサによって、上記入力レジスタ
内のデータを上記内部アドレス発生部に出力するか、デ
ータ演算部の汎用レジスタや内部データメモリに転送す
るための内部データバスに出力するかの選択機能を持た
せることによって、外部データをアドレスデータとして
使用する場合にデータ処理が高速化される。
生部及び上記入力レジスタの出力側にマルチプレクサを
設け、このマルチプレクサによって、上記入力レジスタ
内のデータを上記内部アドレス発生部に出力するか、デ
ータ演算部の汎用レジスタや内部データメモリに転送す
るための内部データバスに出力するかの選択機能を持た
せることによって、外部データをアドレスデータとして
使用する場合にデータ処理が高速化される。
以下１本発明の一実施例を第１図により説明する。第１
図において、ワンチップにＩＣ化された情報処理装置１
０は、命令メモリ及び命令デコード制御を行うブロック
１１．内部データメモリ１２、データ演算部１３．汎用
レジスタ１４．内部データメモリ用アドレス発生部１５
．外部データメモリ用アドレス発生部１８．外部データ
用入力レジスタ２１．マルチプレクサ２２．データバス
３０及びアドレスバス３１等から構成されている６本発
明の装置は、その他の各種演算ブロック及び制御ブロッ
クを有しているが、ここでは本発明に関連している主要
なブロックだけを明示している６ 本発明の装置における特徴は、外部データ用入力レジス
タ２１の出力外にマルチプレクサ２２とこれを制御する
命令とその制御機能を設け、入力レジスタ２１のデータ
出刃先として、内部データバス３０及び内部データメモ
リ用アドレス発生部１５のアドレス・バス３１やアドレ
スレジスタ１７を選択できるようにしていることである
。
図において、ワンチップにＩＣ化された情報処理装置１
０は、命令メモリ及び命令デコード制御を行うブロック
１１．内部データメモリ１２、データ演算部１３．汎用
レジスタ１４．内部データメモリ用アドレス発生部１５
．外部データメモリ用アドレス発生部１８．外部データ
用入力レジスタ２１．マルチプレクサ２２．データバス
３０及びアドレスバス３１等から構成されている６本発
明の装置は、その他の各種演算ブロック及び制御ブロッ
クを有しているが、ここでは本発明に関連している主要
なブロックだけを明示している６ 本発明の装置における特徴は、外部データ用入力レジス
タ２１の出力外にマルチプレクサ２２とこれを制御する
命令とその制御機能を設け、入力レジスタ２１のデータ
出刃先として、内部データバス３０及び内部データメモ
リ用アドレス発生部１５のアドレス・バス３１やアドレ
スレジスタ１７を選択できるようにしていることである
。
第２閏は、出願前に検討されたプロセッサの構成図であ
るが、このプロセッサの場合には、入力レシスタ２１の
出力光は内部データバス３０に限定されていた。このた
め１画像処理で良く用いられるヒストグラム処理などの
場合には、データ処理速度が遅いという難点があった。
るが、このプロセッサの場合には、入力レシスタ２１の
出力光は内部データバス３０に限定されていた。このた
め１画像処理で良く用いられるヒストグラム処理などの
場合には、データ処理速度が遅いという難点があった。
そこで、ヒストグラム処理を例にとり、第１図に示した
本発明によるプロセッサと第２図に示した従来のプロセ
ッサで処理を行う場合について以下比較する。
本発明によるプロセッサと第２図に示した従来のプロセ
ッサで処理を行う場合について以下比較する。
ヒストグラム処理とは、第３図に示すような画像におい
て、各画素４２がｎビットの階調４３を持つ（ＮＸＭ）
個の画像データがあった場合に、各画素の階調分布４４
を計算しく第４図参照）、このヒストグラムの形状を基
に、ある適当な線形変換等によって形状を変換させて画
像を強調させる処理である。この階調分布４４を計算す
るという処理は、一般には画素データを取り込んで、そ
の画素データに対応するカウンタを１インクリメントし
、この操作を全側索データについて実行させることであ
る。これを、プロセッサで行うために以下の手順を用い
て行うのが一般的である。すなわち、画素毎のデータを
外部から取り込んで、そのデータを内部データメモリ１
２のアドレスデータと見なして、このデータに対応する
内部データメモリのデータを読み出して、そのデータに
１を加算して再度内部データメモリに格納する。この操
作を全画素（ＮＸＭ）個について、繰り返し行うことに
より内部データメモリのアドレスが画素４２の階調値４
３となり、そのアドレス値のデータがその階調における
画素数を表わしていることになる。
て、各画素４２がｎビットの階調４３を持つ（ＮＸＭ）
個の画像データがあった場合に、各画素の階調分布４４
を計算しく第４図参照）、このヒストグラムの形状を基
に、ある適当な線形変換等によって形状を変換させて画
像を強調させる処理である。この階調分布４４を計算す
るという処理は、一般には画素データを取り込んで、そ
の画素データに対応するカウンタを１インクリメントし
、この操作を全側索データについて実行させることであ
る。これを、プロセッサで行うために以下の手順を用い
て行うのが一般的である。すなわち、画素毎のデータを
外部から取り込んで、そのデータを内部データメモリ１
２のアドレスデータと見なして、このデータに対応する
内部データメモリのデータを読み出して、そのデータに
１を加算して再度内部データメモリに格納する。この操
作を全画素（ＮＸＭ）個について、繰り返し行うことに
より内部データメモリのアドレスが画素４２の階調値４
３となり、そのアドレス値のデータがその階調における
画素数を表わしていることになる。
このような処理の場合には、第２図のプロセッサでは、
第５図に示すような処理フローとなる。
第５図に示すような処理フローとなる。
すなわち、外部データを入力レジスタ２１に取り込んだ
後に１次サイクルで汎用レジスタ１４に転送し、その次
のサイクルで汎用レジスタから内部データメモリ用アド
レス発生部にデータを転送し。
後に１次サイクルで汎用レジスタ１４に転送し、その次
のサイクルで汎用レジスタから内部データメモリ用アド
レス発生部にデータを転送し。
さらに次のサイクルで内部データメモリをアクセスする
という手順が必要となる。
という手順が必要となる。
これに対し１本発明では、外部データメモリ１９から入
力レジスタ２１に取り込んだデータは。
力レジスタ２１に取り込んだデータは。
次のサイクルで直接に内部データメモリのアドレス発生
部１５にデータバス３３を通して転送し内部データメモ
リをアクセスできるために、出願前のプロセッサに比べ
て２サイクル分の処理速度向上が可能となる。
部１５にデータバス３３を通して転送し内部データメモ
リをアクセスできるために、出願前のプロセッサに比べ
て２サイクル分の処理速度向上が可能となる。
一般に、画像データはその量が非常に多く１例えば、５
１２Ｘ５１２画素の場合には本発明によって従来に比べ
て ５１２Ｘ５１２Ｘ２＝５２４，２８８サイクルのデータ
処理速度向上が可能となり、非常に大きな効果がある１
例えば、プロセッサの命令実行サイクルが１００ｎｓｅ
ｃ、の場合には１本発明による処理速度の向上は、従来
のプロセッサが第５図のフローに従い ５１２Ｘ５１２Ｘ７Ｘ １００ｎｓ ４１８３．５ｍ５
ｅｃ。
１２Ｘ５１２画素の場合には本発明によって従来に比べ
て ５１２Ｘ５１２Ｘ２＝５２４，２８８サイクルのデータ
処理速度向上が可能となり、非常に大きな効果がある１
例えば、プロセッサの命令実行サイクルが１００ｎｓｅ
ｃ、の場合には１本発明による処理速度の向上は、従来
のプロセッサが第５図のフローに従い ５１２Ｘ５１２Ｘ７Ｘ １００ｎｓ ４１８３．５ｍ５
ｅｃ。
かかるのに対し、本発明によるプロセッサでは。
第６図のフローに従い
５１２Ｘ５１２Ｘ５Ｘ１００ｎｓ４１３１．１ｍ５ｅｃ
。
。
となる、このように、ヒストグラム処理の例では本発明
のプロセッサにより、処理速度が約３０％向上する。こ
れは、大規模な画像サイズ及びＲＧＢカラー画像におけ
る画像処理速度の向上に非常に有効となる。
のプロセッサにより、処理速度が約３０％向上する。こ
れは、大規模な画像サイズ及びＲＧＢカラー画像におけ
る画像処理速度の向上に非常に有効となる。
本発明によれば、マルチプレクサとそ制御命令の追加だ
けで外部データを内部データメモリのアドレッシングに
直接使用できるので、高速なアドレッシングかつ高速な
データ処理が可能となり。
けで外部データを内部データメモリのアドレッシングに
直接使用できるので、高速なアドレッシングかつ高速な
データ処理が可能となり。
画像処理（ヒストグラムの作成及び変換、量子化。
二値化、空間フィルタ等）やテーブル索引等におけるデ
ータアクセス及びデータ処理の大幅な高速化を実現でき
る。
ータアクセス及びデータ処理の大幅な高速化を実現でき
る。
第１図は１本発明の一実施例の情報処理装置のブロック
配線図、第２図は出願前に検討された情報処理装置のブ
ロック配線図、第３図は画像データ形式の概略図、第４
図はヒストグラムの作図例。 第５図は第２図の情報処理装置を用いて画像のヒストグ
ラム処理を行うフロー及び第６図は１本発明による情報
処理装置を用いて画像のヒストグラム処理を行うフロー
である。 １０・・・情報処理装置のブロック配線図。 １１・・・命令メモリ及び命令制御部、１２・・・内部
データメモリ、１３・・・データ演算部、１４・・・汎
用レジスタ、１５・・・内部データメモリ用アドレス発
生部、１６・・・内部データメモリ用アドレス演算部、
１７・・・内部データメモリ用アドレスレジスタ、１８
・・・外部データメモリ用アドレス発生部、１９・・・
外部データメモリ、２０・・・外部データメモリ用出力
レジスタ、２１・・・外部データメモリ用入力レジスタ
、２２・・・入力レジスタのマルチプレクサ、３０・・
・データ転送用バス、３１・・・内部データメモリ用ア
ドレスバス、３２・・・入力レジスタからマルチプレク
サを１通してデータ転送用バスに接続されるパス、３３
・・・入力レジスタからマルチプレクサを通して内部デ
ータメモリ用アドレスバスに接続されるバス、３４・・
・マルチプレクサの切換えを行う制御線、４０・・・画
像の縦方向の画素数。 ４１・・・画像の横方向の画素数、４２・・・画素、４
３・・・画素の白黒濃淡階調、４４・・・画像のヒスト
グラム分布。 ＄ ｌ 図 ＄２ 図 第 ３ 回 ＄ ４図 ７１ｒｅＧｎｙｌｅｙｅ／ ｅｆ ？＋’ｒｔ／ −−
÷￥Ｉ Ｓ園 郷６ｒＡ
配線図、第２図は出願前に検討された情報処理装置のブ
ロック配線図、第３図は画像データ形式の概略図、第４
図はヒストグラムの作図例。 第５図は第２図の情報処理装置を用いて画像のヒストグ
ラム処理を行うフロー及び第６図は１本発明による情報
処理装置を用いて画像のヒストグラム処理を行うフロー
である。 １０・・・情報処理装置のブロック配線図。 １１・・・命令メモリ及び命令制御部、１２・・・内部
データメモリ、１３・・・データ演算部、１４・・・汎
用レジスタ、１５・・・内部データメモリ用アドレス発
生部、１６・・・内部データメモリ用アドレス演算部、
１７・・・内部データメモリ用アドレスレジスタ、１８
・・・外部データメモリ用アドレス発生部、１９・・・
外部データメモリ、２０・・・外部データメモリ用出力
レジスタ、２１・・・外部データメモリ用入力レジスタ
、２２・・・入力レジスタのマルチプレクサ、３０・・
・データ転送用バス、３１・・・内部データメモリ用ア
ドレスバス、３２・・・入力レジスタからマルチプレク
サを１通してデータ転送用バスに接続されるパス、３３
・・・入力レジスタからマルチプレクサを通して内部デ
ータメモリ用アドレスバスに接続されるバス、３４・・
・マルチプレクサの切換えを行う制御線、４０・・・画
像の縦方向の画素数。 ４１・・・画像の横方向の画素数、４２・・・画素、４
３・・・画素の白黒濃淡階調、４４・・・画像のヒスト
グラム分布。 ＄ ｌ 図 ＄２ 図 第 ３ 回 ＄ ４図 ７１ｒｅＧｎｙｌｅｙｅ／ ｅｆ ？＋’ｒｔ／ −−
÷￥Ｉ Ｓ園 郷６ｒＡ
Claims (1)
- 外部データの入力レジスタ、マルチプレクサ、データ転
送用バス、内部データメモリ用アドレス発生部、外部デ
ータメモリ用アドレス発生部及び内部、外部データメモ
リ用アドレスバスより成り、外部データを内部データメ
モリのアドレッシングに用いるための入力レジスタと内
部データメモリ用アドレスバスとを上記マルチプレクサ
により接続することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32411187A JPH01166241A (ja) | 1987-12-23 | 1987-12-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32411187A JPH01166241A (ja) | 1987-12-23 | 1987-12-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01166241A true JPH01166241A (ja) | 1989-06-30 |
Family
ID=18162280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32411187A Pending JPH01166241A (ja) | 1987-12-23 | 1987-12-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01166241A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7007187B1 (en) * | 2000-06-30 | 2006-02-28 | Intel Corporation | Method and apparatus for an integrated circuit having flexible-ratio frequency domain cross-overs |
| JP2009104605A (ja) * | 2007-10-22 | 2009-05-14 | Advantest Corp | メモリアクセス動作を改善するための、バンクを用いたヒストグラム生成 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157631A (ja) * | 1983-12-27 | 1985-08-17 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 集積プログラマブルプロセツサ |
| JPS62224855A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | デ−タ処理装置 |
| JPS62224852A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | デイジタル・シグナル・プロセツサ |
-
1987
- 1987-12-23 JP JP32411187A patent/JPH01166241A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157631A (ja) * | 1983-12-27 | 1985-08-17 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 集積プログラマブルプロセツサ |
| JPS62224855A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | デ−タ処理装置 |
| JPS62224852A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | デイジタル・シグナル・プロセツサ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7007187B1 (en) * | 2000-06-30 | 2006-02-28 | Intel Corporation | Method and apparatus for an integrated circuit having flexible-ratio frequency domain cross-overs |
| US7257728B2 (en) | 2000-06-30 | 2007-08-14 | Intel Corporation | Method and apparatus for an integrated circuit having flexible-ratio frequency domain cross-overs |
| JP2009104605A (ja) * | 2007-10-22 | 2009-05-14 | Advantest Corp | メモリアクセス動作を改善するための、バンクを用いたヒストグラム生成 |
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