JPH07230543A - 画像データ圧縮装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】高速でのデータ圧縮処理を実現できるととも
に、効率よいデータ転送を行うことができ、しかもコス
ト的にも安価にできる。 【構成】読み出し専用ＲＡＭ８に格納された入力画像デ
ータのアドレスを複数のアドレスからなるブロックに分
割し、これらブロックのうちの特定アドレスを、ＤＭＡ
コントローラ３により読み出し専用バッファ５のバッフ
ァを選択することで転送元アドレスとして設定し、この
転送元アドレスのデータを当該ブロックの代表データと
して読み出し、これを書き込み専用バッファ６により書
き込み専用ＲＡＭ９に出力画像データとして書き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラベル印刷機などに用
いられる画像データの圧縮装置に関するものである。

【０００２】

【従来の技術】最近、ファイルの表紙などに貼付するラ
ベルを印刷するラベル印刷機が広く用いられるようにな
っている。ところで、このようなラベル印刷機では、液
晶表示部やプリンタの出力画像が原画像より画素数が少
ないことから、原画像をそのまま出力することができ
ず、このためデータ圧縮することにより、所定の大きさ
の出力画像生成し、これを液晶表示部に表示したりプリ
ンタにより印刷することが行われている。

【０００３】そして、従来、このような画像データの圧
縮には、ソフトウェアによるデータ圧縮処理が採用され
ることが多く、ＣＰＵを介してすべてのデータ転送を行
うようにしていた。

【０００４】

【発明が解決しようとする課題】ところが、ソフトウェ
アによるデータ圧縮処理によると、かかる処理に時間が
かかるために効率のよいデータ転送が行えないととも
に、コスト的にも高価になるという問題点があった。

【０００５】本発明は、上記事情に鑑みてなされたもの
で、高速でのデータ圧縮処理を実現できるとともに、効
率よいデータ転送を行うことができ、しかもコスト的に
も安価にできる画像データ圧縮装置を提供することを目
的とする。

【０００６】

【課題を解決するための手段】本発明によれば、原画像
データを格納する第１の記憶手段と、前記第１の記憶手
段に格納された前記原画像データのアドレスを複数ブロ
ックに分割し、これらブロックを構成するアドレスのう
ちの特定アドレスを転送元アドレスに設定するとともに
該転送元アドレスのデータを当該ブロックの代表データ
として読み出すアドレス変換手段と、このアドレス変換
手段より読み出された代表データをブロックを代表する
画像データとして転送先アドレスに格納する第２の記憶
手段とにより構成されている。

【０００７】また、本発明によれば、アドレス変換手段
は、ブロックを構成するアドレスに対応した複数のバッ
ファを有し、これらバッファを指定することで対応する
アドレスを転送元アドレスとして設定するように構成さ
れている。

【０００８】

【作用】この結果、本発明によれば、第１の記憶手段に
格納された原画像データのアドレスを複数ブロックに分
割し、これらブロックを構成するアドレスのうちの特定
アドレスを転送元アドレスに設定し、この転送元アドレ
スのデータを当該ブロックの代表データとして読み出す
とともに、この読み出した代表データをブロックを代表
する画像データとして第２の記憶手段の転送先アドレス
に格納するようにしたので、第１の記憶手段と第２の記
憶手段の間のアドレス線の接続を変更するようなハード
ウェア処理により画像データの圧縮を実現することがで
きる。

【０００９】

【実施例】以下、本発明の一実施例を図面に従い説明す
る。図１は、同実施例の概略構成を示している。図にお
いて、１はＣＰＵで、このＣＰＵ１には、アドレスバス
２によりＤＭＡＣ（ダイレクト・メモリ・アクセス・コ
ントローラ）３を接続するとともに、通常バッファ４、
読み出し専用バッファ５および書き込み専用バッファ６
を接続し、また、データバス７によりＤＭＡＣ３を接続
するとともに、入力画像データ格納読み出し専用ＲＡＭ
８および出力画像データ格納書き込み専用ＲＡＭ９を接
続している。

【００１０】そして、通常バッファ４および読み出し専
用バッファ５には、アドレスバス１０を介して入力画像
データ格納読み出し専用ＲＡＭ８を接続し、書き込み専
用バッファ６には、アドレスバス１１を介して出力画像
データ格納書き込み専用ＲＡＭ９を接続している。

【００１１】アドレスバス２には、アドレスデコーダ１
２を接続し、このアドレスデコーダ１２からの出力をＤ
ＭＡＣ３のＣＳ端子に与えるようにしている。また、ア
ドレスバス１０には、アドレスデコーダ１３、１４を接
続し、アドレスデコーダ１３からの出力を入力画像デー
タ格納読み出し専用ＲＡＭ８のＣＳ端子に、アドレスデ
コーダ１４からの出力を出力画像データ格納書き込み専
用ＲＡＭ９のＣＳ端子にそれぞれ与えるようにしてい
る。

【００１２】ＤＭＡＣ３は、制御回路３０を有し、この
制御回路３０には、ＣＰＵ１に対してＢＵＳＲＥＱ信号
（バス使用要求信号）を出力するＢＵＳＲＥＱ端子、Ｃ
ＰＵ１からのＢＵＳＡＫ信号（バス使用許可信号）を入
力するＢＵＳＡＫ端子、ＣＰＵ１に対してＩＮＴ信号
（割り込み信号）を出力するＩＮＴ端子をそれぞれ有
し、さらに通常バッファ４に対してＮＯＲＭＡＬＤＭＡ
信号を出力するＮＯＲＭＡＬＤＭＡ端子、書き込み専用
バッファ６に対して１／４ＤＭＡＷＲ信号を出力する１
／４ＤＭＡＷＲ端子、読み出し専用バッファ５に対して
１／４ＤＭＡＲＥＡＤ（１）信号および１／４ＤＭＡＲ
ＥＡＤ（２）信号を出力する１／４ＤＭＡＲＥＡＤ
（１）端子および１／４ＤＭＡＲＥＡＤ（２）端子をそ
れぞれ有している。また、ＤＭＡＣ３は、データ転送元
・転送先アドレスを設定するアドレス設定部３１とデー
タバッファ３２を有している。

【００１３】読み出し専用バッファ５は、アドレス設定
部３１より設定されたデータ転送元である読み出し専用
ＲＡＭ８に対し画像データを１／４に圧縮するため読み
出しアドレスを変更するようにしている。この場合、読
み出し専用バッファ５は、図２に示すように２ビットセ
レクタ５１と４個のバッファ５２、５３、５４、５５か
らなっている。そして、２ビットセレクタ５１は、アン
ドゲート５１１〜５１４とインバータ５１５、５１６か
ら構成していて、ＤＭＡＣ３の制御回路３１からの１／
４ＤＭＡＲＥＡＤ（１）信号が「０」、１／４ＤＭＡＲ
ＥＡＤ（２）信号が「０」の場合に、アンドゲート５１
１の出力を「１」にしてバッファ５２を選択し、１／４
ＤＭＡＲＥＡＤ（１）信号が「０」、１／４ＤＭＡＲＥ
ＡＤ（２）信号が「１」の場合に、アンドゲート５１２
の出力を「１」にしてバッファ５３を選択し、１／４Ｄ
ＭＡＲＥＡＤ（１）信号が「１」、１／４ＤＭＡＲＥＡ
Ｄ（２）信号が「０」の場合に、アンドゲート５１３の
出力を「１」にしてバッファ５４を選択し、１／４ＤＭ
ＡＲＥＡＤ（１）信号が「１」、１／４ＤＭＡＲＥＡＤ
（２）信号が「１」の場合に、アンドゲート５１４の出
力を「１」にしてバッファ５５を選択するようにしてい
る。

【００１４】そして、例えば、図３に示すように原画像
データとして、水平５１２本、垂直５１２の２５６ＫＢ
の入力画像データを、１／４（水平、垂直それぞれ１／
２）に圧縮して、図４に示す圧縮画像データを生成する
ものとすると、図３に示す入力画像データの全アドレス
を４個のアドレスＡ、Ｂ、Ｃ、Ｄからなるブロックに分
割し、各ブロックについて、アドレスＡに対しバッファ
５２、アドレスＢに対しバッファ５３、アドレスＣに対
しバッファ５４、アドレスＤに対しバッファ５５をそれ
ぞれ選択して、アドレスＡ、Ｂ、Ｃ、Ｄが図４に示す１
画素分のアドレスＥとなるようにアドレス変更を行うよ
うにしている。この場合、バッファ５２として、図５に
示すようにＡ０とＡ９を「０」にしたものが用いられ、
バッファ５３として、図６に示すようにＡ０を「１」、
Ａ９を「０」にしたものが用いられ、バッファ５４とし
て、図７に示すようにＡ０を「０」、Ａ９を「１」にし
たものが用いられ、バッファ５４として、図８に示すよ
うにＡ０とＡ９を「１」にしたものが用いられる。

【００１５】書き込み専用バッファ６は、アドレス設定
部３１より設定されたデータ転送先である書き込み専用
ＲＡＭ９に対して１／４に圧縮された画像データを書き
込むため書き込みアドレスを変更するようにしている。
例えば、図４に示すように１／４に圧縮された画像デー
タについては、書き込み専用バッファ６として図９に示
すようにＡ０とＡ９をオープンにしたものが用いられ
る。

【００１６】次に、以上のように構成した実施例の動作
を、図１０に示すフローチャートにより説明する。この
場合、上述したように、図３に示す水平５１２本、垂直
５１２の２５６ＫＢの原画像データを、１／４（水平、
垂直それぞれ１／２）に圧縮して、図４に示す圧縮画像
データを生成するものとし、図３に示す原画像が入力画
像データとして読み出し専用ＲＡＭ８に書き込まれてい
るものとする。

【００１７】この状態から、まずステップ１０１でＤＭ
ＡＣ３のアドレス設定部３１によりデータの転送元・転
送先アドレスを設定する。この場合、転送元アドレスと
して読み出し専用ＲＡＭ８のアドレス（０００００Ｈ）
と転送先アドレスとして書き込み専用ＲＡＭ９のアドレ
ス（０００００Ｈ）を設定する。

【００１８】次に、ステップ１０２でＤＭＡＣ３よりＣ
ＰＵ１に対しＢＵＳＲＥＱ信号を出力し、ＣＰＵ１から
のＢＵＳＡＫ信号を入力することで、ＣＰＵ１のＡＤＤ
ＢＵＳ、ＤＡＴＡ ＢＵＳをハイインピーダンスにし
て、ＡＤＤ ＢＵＳ、ＤＡＴＡ ＢＵＳをＤＭＡＣ３に
解放する。

【００１９】次いで、ステップ１０３でＤＭＡＣ３より
読み出し専用バッファ５のバッファ５２〜５５を選択す
る。ここで、図３に示す入力画像データの全アドレスを
４個のアドレスＡ、Ｂ、Ｃ、Ｄからなるブロックに分割
し、このうち最初のブロックのアドレスＡ（０００００
Ｈ）、アドレスＢ（００００１Ｈ）、アドレスＣ（００
２００Ｈ）、アドレスＤ（００２０１Ｈ）について、ア
ドレスＢ（００００１Ｈ）のデータを４アドレスの代表
データとする場合を述べると、ＤＭＡＣ３の１／４ＤＭ
ＡＲＥＡＤ（１）信号「０」、１／４ＤＭＡＲＥＡＤ
（２）信号「１」によりアンドゲート５１２の出力を
「１」にしてバッファ５３を選択するようにする。

【００２０】すると、ステップ１０４で、バッファ５３
は、図６に示すようにＡ０が「０」、Ａ９が「１」とな
っているため、ＤＭＡＣ３のデータバッファ３２に設定
するアドレスは、上述のアドレスＡ（０００００Ｈ）、
アドレスＢ（００００１Ｈ）、アドレスＣ（００２００
Ｈ）、アドレスＤ（００２０１Ｈ）については、常にア
ドレス（００００１Ｈ）となることから、最初のアドレ
スＡ（０００００Ｈ）についても読み出し専用ＲＡＭ８
のアドレス（００００１Ｈ）のデータが代表データとし
て読み出され、ＤＭＡＣ３のデータバッファ３２に格納
される。

【００２１】次に、ステップ１０５で、ＤＭＡＣ３より
書き込み専用バッファ６に対して１／４ＤＭＡＷＲ信号
を出力する。すると、書き込み専用バッファ６は、図９
に示すようにＡ０、Ａ９がともにオープンになって、常
に無視され、書き込み専用ＲＡＭ９のアドレスは、上述
のアドレスＡ（０００００Ｈ）、アドレスＢ（００００
１Ｈ）、アドレスＣ（００２００Ｈ）、アドレスＤ（０
０２０１Ｈ）については、常に（０００００Ｈ）となる
ので、ＤＭＡＣ３のデータバッファ３２に格納された代
表データは、ステップ１０６で書き込み専用ＲＡＭ９の
アドレス（０００００Ｈ）に書き込まれる。

【００２２】そして、ステップ１０７に進み、ＤＭＡＣ
３のアドレス設定部３１によりデータの転送元・転送先
アドレスをカウントアップし、転送元アドレスとして読
み出し専用ＲＡＭ８のアドレス（００００１Ｈ）と転送
先アドレスとして書き込み専用ＲＡＭ９のアドレス（０
０００１Ｈ）を設定し、ステップ１０１に戻って上述し
たと同様な動作を実行する。この場合も、アドレスＢ
（００００１Ｈ）についても読み出し専用ＲＡＭ８のア
ドレス（００００１Ｈ）のデータが代表データとして読
み出され、ＤＭＡＣ３のデータバッファ３２に格納され
たのち、書き込み専用ＲＡＭ９のアドレス（０００００
Ｈ）に書き込まれる。

【００２３】以下、同様にして転送元アドレスである読
み出し専用ＲＡＭ８の各ブロックのアドレスＡ、Ｂ、
Ｃ、Ｄについて（３ＦＦＦＦＨ）まで上述した動作を繰
り返すことにより、図３に示す読み出し専用ＲＡＭ８に
格納された水平５１２本、垂直５１２の２５６ＫＢの入
力画像データは、図４に示すように１／４に圧縮されて
書き込み専用ＲＡＭ９に格納されるようになる。

【００２４】従って、このようにすれば図３に示す読み
出し専用ＲＡＭ８に格納された入力画像データのアドレ
スを４個のアドレスＡ、Ｂ、Ｃ、Ｄからなるブロックに
分割し、これらブロックのうちの特定アドレスを、ＤＭ
ＡＣ３により読み出し専用バッファ５のバッファ５２〜
５５を選択することで転送元アドレスとして設定し、こ
の転送元アドレスのデータを当該ブロックの代表データ
として読み出し、これを書き込み専用バッファ６により
図４に示す書き込み専用ＲＡＭ９に出力画像データとし
て書き込むようにしたので、読み出し専用バッファ５お
よび書き込み専用バッファ６によりアドレス線の接続を
変更するようなハードウェア処理により画像データの１
／４圧縮を実現することができ、これにより、従来のソ
フトウェアによるデータ圧縮に比べ、高速で、効率のよ
いデータ圧縮を実現できるとともに、コスト的にも安価
にできるようになる。

【００２５】なお、上述した実施例では、原画像を１／
４に圧縮した場合を述べたが、読み出し専用バッファ５
として図１１に示すようにＡ０、Ａ１を「０」、Ａ９、
Ａ１０を「０」にしたものを用い、書き込み専用バッフ
ァ６として図１２に示すようにＡ０、Ａ１、Ａ９、Ａ１
０をオープンにしたものを用いれば、原画像を１／16に
圧縮した画像を得ることができる。また、縦横比を変え
て圧縮する場合、例えば水平方向を１／４、垂直方向を
１／２に圧縮することで、原画像を１／８に圧縮するよ
うにもできる。その他、本発明は、上記実施例にのみ限
定されず、要旨を変更しない範囲で適宜変形して実施で
きる。

【００２６】

【発明の効果】以上述べたように、本発明によれば、第
１の記憶手段に格納された原画像データのアドレスを複
数ブロックに分割し、これらブロックを構成するアドレ
スのうちの特定アドレスを転送元アドレスに設定し、こ
の転送元アドレスのデータを当該ブロックの代表データ
として読み出すとともに、この読み出した代表データを
ブロックを代表する画像データとして第２の記憶手段の
転送先アドレスに格納するようにしたので、第１の記憶
手段と第２の記憶手段の間のアドレス線の接続を変更す
るハードウェア処理により画像データの圧縮を実現する
ことができ、これにより、高速で、効率のよいデータ転
送によるデータ圧縮を行うことができ、しかもコスト的
にも安価にできる。そして、このようにして容易に画像
データの圧縮を実現できることは、特に、ローコストが
要求されるラベル印刷機などでの画像処理にも有効に利
用できる。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成を示す図。

【図２】一実施例に用いられる読み出し専用バッファの
概略構成を示す図。

【図３】一実施例に用いられる読み出し専用ＲＡＭに書
き込まれた入力画像データを示す図。

【図４】一実施例に用いられる書き込み専用ＲＡＭに書
き込まれた圧縮画像データを示す図。

【図５】一実施例に用いられる読み出し専用バッファの
一例を示す図。

【図６】一実施例に用いられる読み出し専用バッファの
一例を示す図。

【図７】一実施例に用いられる読み出し専用バッファの
一例を示す図。

【図８】一実施例に用いられる読み出し専用バッファの
一例を示す図。

【図９】一実施例に用いられる書き込み専用バッファの
一例を示す図。

【図１０】一実施例の動作を説明するためのフローチャ
ート。

【図１１】本発明の他の実施例に用いられる読み出し専
用バッファを示す図。

【図１２】他の実施例の書き込み専用バッファを示す
図。

【符号の説明】

１…ＣＰＵ、 ２…アドレスバス、 ３…ＤＭＡＣ（ダイレクト・メモリ・アクセス・コント
ローラ）、 ３０…制御回路、 ３１…アドレス設定部、 ３２…データバッファ、 ４…通常バッファ、 ５…読み出し専用バッファ、 ５１…２ビットセレクタ、 ５２、５３、５４、５５…バッファ、 ５１１、５１２、５１３、５１４…アンドゲート、 ５１５、５１６…インバータ、 ６…書き込み専用バッファ、 ７…データバス、 ８…入力画像データ格納読み出し専用ＲＡＭ、 ９…出力画像データ格納書き込み専用ＲＡＭ、 １０、１１…アドレスバス、 １２、１３、１４…アドレスデコーダ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 原画像データを格納する第１の記憶手段
   と、 前記第１の記憶手段に格納された原画像データのアドレ
   スを複数ブロックに分割しこれらブロックを構成するア
   ドレスのうちの特定アドレスを転送元アドレスに設定す
   るとともに該転送元アドレスのデータを当該ブロックの
   代表データとして読み出すアドレス変換手段と、 このアドレス変換手段より読み出された代表データをブ
   ロックを代表する画像データとして転送先アドレスに格
   納する第２の記憶手段とを具備したことを特徴とする画
   像データ圧縮装置。
2. 【請求項２】 アドレス変換手段は、ブロックを構成す
   るアドレスに対応した複数のバッファを有し、これらバ
   ッファを指定することで対応するアドレスを転送元アド
   レスとして設定することを特徴とする請求項１記載の画
   像データ圧縮装置。