JPH07129460A - 画像処理方法及びその装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像処理する画像データが格納されるフレー
ムメモリの使用効率を向上させた画像処理方法及びその
装置を提供する。 【構成】 伝送路から受け取ったシリアル形式の画像デ
ータを、フレームメモリワード単位のワード画素データ
に変換して、フレームメモリ１の各格納領域１ａに書き
込み、各格納領域１ａの一群からワード画素データを読
み出して画像処理部側に出力するに当たり、読み出しア
ドレスと書き込みアドレスとが共に矢印Ｂで示す順序で
進み、ある格納領域１ａからワード画素データが読み出
される際に追従して、同じ格納領域１ａ、若しくは前記
矢印Ｂの順序において上流側の格納領域１ａに対して、
伝送路側からのワード画素データが書き込まれるよう
に、読み出しアドレス及び書き込みアドレスをそれそれ
生成するようにした。 【効果】 画像処理の迅速化を、構成を大型化すること
なく実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばテレビジョン映
像等の画像データに対して、例えばデジタルフィルタリ
ング処理等の画像処理を行う画像処理方法及びその装置
に関するものである。

【０００２】

【従来の技術】例えばテレビジョン映像の１画面分の画
像データは、図２４に示すように、表示画面５中の左上
から右上へ、左下から右下へと１画素ずつ時系列的に伝
送される。

【０００３】このような画像データに対して、例えばデ
ジタルフィルタリング処理等の画像処理を行う画像処理
装置では、１画素ずつシリアル形式で伝送されてくる画
像データを、例えばシフトレジスタで構成されるシリア
ル／パラレル変換回路で、１画素×Ｗ画素のワード形式
に変換してフレームメモリに書き込み、このフレームメ
モリ中の画像データを縦ｍ画素×横ｎ画素（例えば縦３
画素×横３画素）の複数画素ずつ画像処理している。

【０００４】図２５は、前記フレームメモリのアドレス
構成を示す説明図であり、図中符号１で示すフレームメ
モリは、１×Ｗ（メモリワード分）画素の画像データを
格納できる格納領域１ａが縦横に配列され、画像データ
に対応した縦Ｐのｍ乗、横Ｐの（ｎ−ｍ）乗のＰ進ｎ桁
の格納空間を有し、各格納領域１ａには、フレームメモ
リ１の左上側から右上側へ、左下側から右下側へと連続
する順列で、「０」から「（Ｐのｎ乗）−１」までのア
ドレスが割りつけられている。

【０００５】このような構成のフレームメモリ１に対し
ては、上述したパラレル形式の画像データが、図２６の
模式図中の矢印Ｃで示すように、各格納領域１ａのアド
レス番号が若い方から順に書き込まれ、最終アドレス番
号の格納領域１ａに画像データが書き込まれた時点で、
フレームメモリ１は縦ｐのｍ乗画素分の画像データを格
納した状態となる。

【０００６】フレームメモリ１に縦ｐのｍ乗画素分の画
像データが書き込まれたならば、図２７に示すように、
表示画面５上の任意の矩形領域５ａ内に含まれる複数画
素分に相当する画像データを、フレームメモリ１上の任
意の格納領域１ａの一群（図２５（ｂ）の１ｂ）から読
み出して、別途設けられた画像処理部（図示せず）で所
定の画像処理を施し、その画像処理が施された画像デー
タを、図２８に示すように、画像処理前の画像データが
書き込まれていた元の矩形領域５ａに書き込んでいる。

【０００７】このとき、フレームメモリ１から前記画像
処理部への画像データの読み出しは、該画像処理部で１
画面分の画像データをブロック単位、つまり各格納領域
１ａ毎に処理するのに都合が良いことから、図２９の模
式図中の矢印Ｂで示すように、フレームメモリ１の左上
側の格納領域１ａから左下側の格納領域１ａへ、右上側
の格納領域１ａから右下側の格納領域１ａへと進む順序
で行われる。

【０００８】１画面分の画像データの画像処理が終わ
り、フレームメモリ１中に画像処理後の１画面分の画像
データが書き込まれたならば、その１画面分の画像処理
後の画像データを、図２６中の矢印Ｃで示す順で、フレ
ームメモリ１の左上側の格納領域１ａから右上側の格納
領域１ａへ、左下側の格納領域１ａから右下側の格納領
域１ａへと進む順序で読み出し、再びシリアルの１画素
ずつの画像データとした後に、表示部側に出力させる。

【０００９】表示部側への画像データ出力が済んだなら
ば、次の１画面分の画像データについて、上述と同様の
流れで画像処理を行う。このような処理を行う従来の画
像処理装置には、シングルバッファ方式を採用したもの
と、ダブルバッファ方式を採用したものとがある。

【００１０】シングルバッファ方式の画像処理装置に
は、図３０に要部をブロック図で示すように、書き込み
アドレス生成部２、読み出しアドレス生成部３、及びマ
ルチプレクサ４が設けられている。

【００１１】前記書き込みアドレス生成部２では、パラ
レルの画像データをフレームメモリ１の各格納領域１ａ
に書き込む際の、左上側の格納領域１ａから右上側の格
納領域１ａへ、左下側の格納領域１ａから右下側の格納
領域１ａへと進む順序の書き込みアドレスＡｗが生成さ
れる。

【００１２】また、前記読み出しアドレス生成部３で
は、各格納領域１ａからパラレルの画像データを読み出
して画像処理する際の、左上側の格納領域１ａから左下
側の格納領域１ａへ、右上側の格納領域１ａから右下側
の格納領域１ａへと進む順序の読み出しアドレスＡｒが
生成される。

【００１３】前記マルチプレクサ４では、書き込みアド
レス生成部２と読み出しアドレス生成部３とのどちらか
一方で生成されたアドレスＡｗ又はアドレスＡｒが、実
効アドレスＥＡとしてフレームメモリ１に出力される。
図３０中ｅｎａｂｌｅｗ、ｅｎａｂｌｅｒは、書き込み
を行ってもよいか、読み出しを行ってもよいかを示す。

【００１４】このような構成のシングルバッファ方式の
画像処理装置では、図３１に模式的に示すように、マル
チプレクサ４から出力される実効アドレスＥＡ（アドレ
スＡｗ又は読み出しアドレスＡｒ）に応じて、伝送路
（図示せず）から受け取った画像データのフレームメモ
リ１への書き込みと、データバスラインを介して前記画
像処理部へ伝送する画像データのフレームメモリ１から
の読み出しとが、１画面分ずつ交互に行われる。

【００１５】一方、ダブルバッファ方式の画像処理装置
は、図３２に要部をブロック図で示すように、前記フレ
ームメモリ１が２つ（フレームメモリ１Ａ，１Ｂ）設け
られ、これらに１対１で対応する２つのマルチプレクサ
４Ａ，４Ｂが設けられ、該両マルチプレクサ４Ａ，４Ｂ
は互いに連動して動作する。図３２中ｎｅｘｔｗ、ｎｅ
ｘｔｒは、次の書き込み、読み出しアドレスに進むこと
を示す。

【００１６】このような構成のダブルバッファ方式の画
像処理装置では、図３３に模式的に示すように、一方の
マルチプレクサ４Ａから実効アドレスＥＡ₀として出力
される書き込みアドレスＡｗにより、前記伝送路から受
け取った画像データが一方のフレームメモリ１Ａに書き
込まれている間、他方のフレームメモリ１Ｂでは、他方
のマルチプレクサ４Ｂから実効アドレスＥＡ₁として出
力される読み出しアドレスＡｒにより、前記画像処理部
への画像データの読み出しが行われる。

【００１７】

【発明が解決しようとする課題】しかしながら、上述し
たシングルバッファ方式では、フレームメモリ１から画
像処理部へ画像データを読み出している間は、伝送路か
ら受け取った画像データをフレームメモリ１に書き込む
ことができない。

【００１８】このため、実質的にフレームメモリ１の使
用効率が５０％になってしまい、フレームメモリ１が有
効に利用されないという問題点があった。また、見方を
変えると、シングルバッファ方式では、伝送路からの画
像データをフレームメモリ１に書き込んでいる間は、フ
レームメモリ１から画像処理部へ画像データを読み出す
ことができない。

【００１９】このため、１つの格納領域１ａから読み出
した画像データの画像処理が終了してから、次の格納領
域１ａから読み出した画像データの画像処理が開始され
るまでに待ち時間が発生し、効率良く高速で画像処理を
行うことができないという問題点があった。

【００２０】一方、上述したダブルバッファ方式では、
伝送路からの画像データを一方のフレームメモリ１に書
き込んでいる間に、他方のフレームメモリ１から画像デ
ータを読み出して画像処理側へ送ることができるので、
画像処理に待ち時間が発生せず、効率良く高速で画像処
理を行うことができる。

【００２１】しかし、そのためにフレームメモリ１を２
つ設けなければならないため、装置の大型化、コストア
ップにつながるという問題点があった。また、ダブルバ
ッファ方式においても、２つのフレームメモリ１をそれ
ぞれ単独で見ると、シングルバッファ方式と同様に、画
像データの読み出し中に書き込みが行えないため、各フ
レームメモリ１の使用効率はそれぞれ５０％となり、シ
ングルバッファ方式の場合と同様に、各フレームメモリ
１が有効に利用されないという問題点があった。

【００２２】そこで本発明は、上記問題点を解決するた
め、装置の大型化を招くことなく、画像処理する画像デ
ータが格納されるフレームメモリの使用効率を向上させ
た画像処理方法及びその装置を提供することを課題とす
るものである。

【００２３】

【課題を解決するための手段】上記課題を解決するため
に、本発明による画像処理方法は、画像データが一画素
ずつ伝送される伝送路から受け取った前記画像データ
を、複数画素ずつ一列にまとめてワード画素データとし
て出力し、前記画像データが格納されるフレームメモリ
の縦横複数配列された格納領域に前記出力されたワード
画素データを書き込み、前記各格納領域に書き込まれた
前記ワード画素データの所定の順序での読み出しに追従
させて、前記出力された新たなワード画素データを前記
各格納領域に書き込むようにしたことを特徴とする。

【００２４】また上記課題を解決するために、本発明に
よる画像処理装置は、画像データが１画素ずつ伝送され
る伝送路から受け取った前記画像データを、複数画素ず
つ一列にまとめてワード画素データとして出力するシリ
アル／パラレル変換手段と、前記ワード画素データが格
納される格納領域が縦横複数配列され、前記画像データ
が格納されるフレームメモリと、前記格納領域の一群中
のワード画素データを画像処理する画像処理手段とを備
える画像処理装置において、前記各格納領域から所定の
順序で前記ワード画素データを読み出すための読み出し
アドレスを生成する読み出しアドレス生成手段と、前記
シリアル／パラレル変換手段からの前記ワード画素デー
タを、前記読み出しアドレスの格納領域、若しくは前記
所定の順序における前記読み出しアドレスより上流側の
アドレスの格納領域に書き込むための書き込みアドレス
を生成する書き込みアドレス生成手段と、前記読み出し
アドレスに従って前記各格納領域から前記画像処理手段
へのワード画素データの読み出しを制御すると共に、前
記書き込みアドレスに従い、前記ワード画素データの読
み出しに追従させて前記シリアル／パラレル変換手段か
ら前記各格納領域への前記ワード画素データの書き込み
を制御する制御手段とを設けたことを特徴とする。

【００２５】

【作用】本発明によれば、フレームメモリの各格納領域
に対するワード画素データの読み出しと書き込みとが同
じ順序で行われ、ワード画素データの書き込みアドレス
として、読み出しアドレスと同じか若しくは手前のアド
レスが割り当てられる。

【００２６】しかも、ワード画素データの書き込みが、
ワード画素データの読み出しに追従して行われるため、
ワード画素データの書き込み動作と読み出し動作とが、
両者が干渉することなく並行して同時に行われる。

【００２７】このため、書き込み動作中に読み出し動作
を待機させたり、読み出し動作中に書き込み動作を待機
させる必要がなくなり、画像処理に待ち時間が発生せ
ず、効率良く高速で画像処理を行うことができる。

【００２８】また、ワード画素データの書き込み動作と
読み出し動作とが並行して同時に行われることから、フ
レームメモリ上の未使用空間をほとんどなくすことが可
能となるため、フレームメモリの有効利用を図ることが
でき、しかも、そのために並行処理用のフレームメモリ
を別途設ける必要もなく、コスト的にも有利となる。

【００２９】

【実施例】以下、本発明の実施例について図面に基づい
て説明する。図１乃至図１９は本発明による画像処理装
置の第１実施例を示す図であり、図１はその第１実施例
に係る画像処理装置の概略構成を示すブロック図であ
る。

【００３０】図１に示す本実施例の画像処理装置は、シ
リアル入力部１１及びシリアル出力部１２からなる入出
力系と、フレームメモリ１と、画像処理部１３、ＲＯＭ
１４、及びＲＡＭ１５からなる画像処理プロセッサ系
と、コントローラ１６とを備え、これらは図１に示すよ
うにデータバスライン１７で相互に接続されている。

【００３１】前記シリアル入力部１１には、図２４で示
したようなテレビジョン映像等の１画面分の画像データ
が１画素ずつ時系列的に入力される。前記シリアル出力
部１２からは、前記画像処理部１３で画像処理された後
の１フレームバッファ分の画像データが、前記シリアル
入力部１１への画像処理前の画像データの入力時と同様
の順序で、１画素ずつ不図示の表示部に向けて出力され
る。

【００３２】前記画像処理部１３は、算術論理演算ユニ
ット（ＡＬＵ）を構成して、前記シリアル入力部１１で
受け取った画像データに対する画像処理を行う。また、
前記ＲＯＭ１４やＲＡＭ１５には、前記画像処理部１３
による画像処理時に論理演算で必要とするルックアップ
テーブル（ＬＵＴ）等の情報が記憶されている。

【００３３】前記コントローラ１６は、シリアル入力部
１１で受け取った画像データを前記フレームメモリ１に
対して書き込む際や、画像処理部１３で画像処理した後
の画像データを前記フレームメモリ１に対して書き込む
際に、画像データの書き込み先の格納領域１ａのアドレ
スを決定する。

【００３４】同様に、コントローラ１６は、画像処理部
１３で画像処理する画像処理前の画像データをフレーム
メモリ１から読み出す際や、画像処理後の画像データを
フレームメモリ１から前記シリアル出力部１２への読み
出す際に、画像データの読み出し先の格納領域１ａのア
ドレスを決定する。

【００３５】次に、図１に示した本実施例の画像処理装
置の構成中の、前記シリアル入力部１１に入力された画
像データを前記各格納領域１ａに書き込むのに必要な構
成と、書き込まれた画像データを各格納領域１ａから読
み出して前記画像処理部１３に出力するのに必要な構成
とを、図２のブロック図を参照してさらに詳細に説明す
る。

【００３６】図２において符号１１ａはシリアル／パラ
レル変換部で、前記シリアル入力部１１に入力された１
画素分ずつの画像データをシリアル／パラレル変換し、
縦１画素×横Ｗ画素の複数画素ずつのワード画素データ
とするもので、シリアル入力部１１に内蔵されている。

【００３７】符号１３ａは、フレームメモリ１の各格納
領域１ａから読み出されたワード画素データが格納され
る画像処理用ワークメモリ、１３ｂは、画像処理用ワー
クメモリ１３ａへのワード画素データの取り込みを制御
する画像処理用制御部であり、共に画像処理部１３に設
けられている。

【００３８】符号１６ａはアクセス権調停部で、シリア
ル／パラレル変換部１１ａから格納領域１ａへの前記ワ
ード画素データの書き込みと、格納領域１ａから画像処
理用ワークメモリ１３ａへのワード画素データの読み出
しとが交互に実行されるように制御する。

【００３９】符号１６ｂはメモリ制御部であり、前記フ
レームメモリ１に対する画像データの書き込み／読み出
し動作を制御する。これらアクセス権調停部１６ａ及び
メモリ制御部１６ｂは、共に前記コントローラ１６に設
けられている。

【００４０】図２に示す構成では、前記シリアル／パラ
レル変換部１１ａから格納領域１ａへ前記ワード画素デ
ータを書き込む際に、シリアル／パラレル変換部１１ａ
からアクセス権調停部１６ａに前記メモリ制御部１６ｂ
へのアクセス要求信号が出力される。

【００４１】同様に、前記格納領域１ａから前記画像処
理用ワークメモリ１３ａへ前記ワード画素データを読み
出す際に、前記画像処理用制御部１３ｂからアクセス権
調停部１６ａに前記メモリ制御部１６ｂへのアクセス要
求信号が出力される。

【００４２】シリアル／パラレル変換部１１ａや画像処
理用制御部１３ｂからのアクセス要求を受けたアクセス
権調停部１６ａは、それらのアクセス要求を交互に承認
し、シリアル／パラレル変換部１１ａと画像処理用制御
部１３ｂとにアクセス承認信号を交互に返送する。

【００４３】また、アクセス権調停部１６ａは、シリア
ル／パラレル変換部１１ａや画像処理用制御部１３ｂに
アクセス承認信号を出力する際、これと同時に、前記メ
モリ制御部１６ｂへアクセスを承認した対象（シリアル
／パラレル変換部１１ａ又は画像処理用制御部１３ｂ）
を示す書き込み／読み出し信号を出力する。

【００４４】前記シリアル／パラレル変換部１１ａで
は、前記アクセス要求信号に応答してアクセス権調停部
１６ａからアクセス承認信号が返送されてきた場合に、
前記メモリ制御部１６ｂに書き込み要求信号を出力す
る。

【００４５】同様に、前記画像処理用制御部１３ｂで
は、前記アクセス要求信号に応答してアクセス権調停部
１６ａからアクセス承認信号が返送されてきた場合に、
前記メモリ制御部１６ｂに読み出し要求信号を出力す
る。

【００４６】前記メモリ制御部１６ｂでは、シリアル／
パラレル変換部１１ａからの前記書き込み要求信号や、
画像処理用制御部１３ｂからの前記読み出し要求信号を
受けた際に、アクセス権調停部１６ａから入力される前
記書き込み／読み出し信号を参照する。

【００４７】そして、前記書き込み／読み出し信号によ
り、例えばアクセス権調停部１６ａによりシリアル／パ
ラレル変換部１１ａからのアクセス要求が承認されたこ
とを確認した場合に、メモリ制御部１６ｂは、前記書き
込み要求信号に応答して、書き込み許可信号をシリアル
／パラレル変換部１１ａに返送する。

【００４８】この書き込み許可信号をシリアル／パラレ
ル変換部１１ａが受け取ることで、前記ワード画素デー
タのシリアル／パラレル変換部１１ａから各格納領域１
ａへの書き込みが実行される。

【００４９】また、前記書き込み／読み出し信号によ
り、例えばアクセス権調停部１６ａにより画像処理用制
御部１３ｂからのアクセス要求が承認されたことを確認
した場合に、メモリ制御部１６ｂは、前記読み出し要求
信号に応答して、読み出し許可信号を画像処理用制御部
１３ｂに返送する。

【００５０】この読み出し許可信号を画像処理用制御部
１３ｂが受け取ることで、前記ワード画素データの格納
領域１ａから画像処理用ワークメモリ１３ａへの読み出
しが実行される。

【００５１】従って、フレームメモリ１では、アクセス
権調停部１６ａによる調停結果に応じたメモリ制御部１
６ｂの制御により、シリアル／パラレル変換部１１ａか
ら格納領域１ａへのワード画素データの書き込みと、格
納領域１ａから画像処理用ワークメモリ１３ａへのワー
ド画素データの読み出しとが交互に行われる。

【００５２】次に、前記メモリ制御部１６ｂの詳細な構
成を、図３のブロック図を参照して説明する。図３に示
すように、前記メモリ制御部１６ｂは、書き込み／読み
出しアドレス生成部（以下、アドレス生成部と略記す
る）１６ｃ、シーケンスカウンタ１６ｄ、及び、マッパ
／ローテータ１６ｅを備える。

【００５３】前記アドレス生成部１６ｃは、シリアル／
パラレル変換部１１ａで変換されたワード画素データを
書き込むフレームメモリ１中の格納領域１ａの書き込み
アドレス（Aw）と、フレームメモリ１から読み出して画
像処理部１３により画像処理するワード画素データが格
納された格納領域１ａの読み出しアドレス（Ar）とに共
通な書き込み／読み出しアドレス（A ）を生成する。

【００５４】このアドレス生成部１６ｃには画像処理用
制御部１３ｂからの前記読み出し要求信号が入力され、
この信号の入力時にアドレス生成部１６ｃは生成する書
き込み／読み出しアドレスを、前記格納領域１ａに付与
されたアドレス番号順に１つずつインクリメントする。

【００５５】従って、アドレス生成部１６ｃで生成され
る書き込み／読み出しアドレスは、図２６中の矢印Ｃで
示すように、アドレスの番号順に変更される。尚、アド
レス生成部１６ｃで生成される書き込みアドレスと読み
出しアドレスとは、共通、つまり同じアドレスであるた
め、シリアル／パラレル変換部１１ａからの前記書き込
み要求信号はこの場合使用されない。

【００５６】また、生成された書き込み／読み出しアド
レスが、格納領域１ａに付与された最終のアドレス番号
となった場合、その次には、格納領域１ａに付与された
先頭のアドレス番号が生成される。

【００５７】また、これと同時に、生成されたアドレス
が前記先頭のアドレス番号に戻ったことを示すキャリー
（carry ）信号が、アドレス生成部１６ｃから前記シー
ケンスカウンタ１６ｄに出力される。そして、アドレス
生成部１６ｃにより生成された書き込み／読み出しアド
レスは、前記マッパ／ローテータ１６ｅに出力される。

【００５８】前記シーケンスカウンタ１６ｄには、アド
レス生成部１６ｃからの前記キャリー信号が入力され、
これに応じてシーケンスカウンタ１６ｄは、内部のカウ
ント値Ｓを「０」から１つずつインクリメントする。

【００５９】前記マッパ／ローテータ１６ｅでは、前記
アドレス生成部１６ｃからの書き込み／読み出しアドレ
スと、前記シーケンスカウンタ１６ｄによるカウント値
Ｓとに応じて、シリアル／パラレル変換部１１ａからフ
レームメモリ１へのワード画素データの書き込みに使用
する写像書き込みアドレスと、フレームメモリ１から画
像処理用ワークメモリ１３ａへのワード画素データの読
み出しに使用する写像読み出しアドレスとが生成され
る。

【００６０】前記写像書き込みアドレスの生成は、前記
アドレス生成部１６ｃからの書き込み／読み出しアドレ
スを、図２５中の右方向に所定アドレス分ローテートさ
せることで行われ、前記写像読み出しアドレスの生成
は、前記アドレス生成部１６ｃからの書き込み／読み出
しアドレスを、前記写像書き込みアドレスの場合と異な
る所定アドレス分だけ図２５中の右方向にローテートさ
せることで行われる。以下、この点について詳説する。

【００６１】まず、前記フレームメモリ１の格納空間が
図２５に示すようにｐ進ｎ桁であり、前記書き込み／読
み出しアドレスをＡ（但し、Ａは整数、０≦Ａ＜（ｐの
ｎ乗））とした場合、前記写像書き込みアドレスや写像
読み出しアドレスを生成する際に適用され、前記書き込
み／読み出しアドレスを図３４中右方向にｐ進γ桁ロー
テートさせるローテーション関数Ｒｏｔ（Ａ，γ）は、
下記の数式１のように定義される。

【００６２】

【数１】

【００６３】尚、上記数式１中のローテーション回数γ
は、前記シーケンスカウンタ１６ｄによるカウント値Ｓ
に応じて決定される。前記カウント値Ｓからローテーシ
ョン回数γを導き出すマッピング関数ｍａｐ（Ｓ）は、
下記の数式２のように定義され、この数式２で関係付け
られるカウント値Ｓとローテーション回数γとの関係は
下記の表１に示す通りである。

【００６４】

【数２】

【００６５】

【表１】

【００６６】また、前記ローテーション関数には、Ｒｏ
ｔ（Ｒｏｔ（Ａ，γ₁），γ₂）＝Ｒｏｔ（Ａ，γ₁＋
γ₂）という関係式と、Ｒｏｔ（Ａ，ｋｎ）＝Ａ（但し
ｋは整数）という関係式と、Ｒｏｔ（Ｒｏｔ（Ａ，
γ），−γ）＝Ａという関係式とがそれぞれ成り立つ。

【００６７】ここで、ローテーション関数Ｒｏｔ（Ａ，
ｍａｐ（Ｓ））のマッピングで実空間Ｐ上の書き込み／
読み出しアドレスＡに写像するような空間を、図４に示
す論理空間Ｌｍａｐ（Ｓ）と定義する。

【００６８】例えば、前記実空間Ｐ上の各格納領域１ａ
を、伝送路から受け取ったワード画素データをフレーム
メモリ１に書き込む際の従来のアクセス順のように、図
２６に示すような順序でアクセスするためには、Ｒｏｔ
（Ａ，０）をアドレスポインタとすればよい。

【００６９】また、前記実空間Ｐ上の各格納領域１ａ
を、画像処理するワード画素データをフレームメモリ１
から読み出す際のアクセス順のように、図２９に示すよ
うな順序でアクセスするためには、Ｒｏｔ（Ａ，ｍ）を
アドレスポインタとすればよい（但し、ｐのｍ乗はフレ
ームメモリ１の行数）。

【００７０】そして、上述した定義に従い前記実空間Ｐ
を前記論理空間Ｌｍａｐ（Ｓ）に写像すると、実空間Ｐ
に対するＲｏｔ（Ａ，０）をアドレスポインタとしたア
クセスは、先に述べた関係式から、前記論理空間Ｌｍａ
ｐ（Ｓ）に対するＲｏｔ（Ｒｏｔ（Ａ，０），ｍａｐ
（Ｓ））＝Ｒｏｔ（Ａ，ｍａｐ（Ｓ））をアドレスポイ
ンタとしたアクセスとなり、このアクセスは、図５に示
すように、図２９に示す順序と同じになる。

【００７１】同様に、前記実空間Ｐを前記論理空間Ｌｍ
ａｐ（Ｓ）に写像すると、実空間Ｐに対するＲｏｔ
（Ａ，ｍ）をアドレスポインタとしたアクセスは、先に
述べた関係式から、前記論理空間Ｌｍａｐ（Ｓ）に対す
るＲｏｔ（Ｒｏｔ（Ａ，ｍ），ｍａｐ（Ｓ））をアドレ
スポインタとしたアクセスとなる。

【００７２】そして、これは、前記論理空間Ｌｍａｐ
（Ｓ）の１つ先の論理空間Ｌｍａｐ（Ｓ＋１）に対する
Ｒｏｔ（Ａ，ｍａｐ（Ｓ＋１））をアドレスポインタと
したアクセスと同じことになり、このアクセスは、図６
に示すように、図２６に示す順序と同じになる。

【００７３】さらに、前記論理空間Ｌｍａｐ（Ｓ＋１）
を前記論理空間Ｌｍａｐ（Ｓ）に写像すると、論理空間
Ｌｍａｐ（Ｓ＋１）に対するＲｏｔ（Ａ，ｍａｐ（Ｓ＋
１））をアドレスポインタとしたアクセスは、先に述べ
た関係式から、論理空間Ｌｍａｐ（Ｓ）に対するＲｏｔ
（Ａ，ｍａｐ（Ｓ））をアドレスポインタとしたアクセ
スとなり、このアクセスは、図７に示すように、図２９
と同じ順序のアクセスとなる。

【００７４】従って、前記マッパ／ローテータ１６ｅ
は、前記アドレス生成部１６ｃからの書き込み／読み出
しアドレスＡと、前記シーケンスカウンタ１６ｄのカウ
ント値Ｓとを基に、前記実空間Ｐに対するＲｏｔ（Ａ，
ｍａｐ（Ｓ））なる写像書き込みアドレスを生成し、ま
た、前記実空間Ｐに対するＲｏｔ（Ａ，ｍａｐ（Ｓ＋
１））なる写像読み出しアドレスを生成する。

【００７５】これにより、前記実空間Ｐの写像空間であ
る前記論理空間Ｌｍａｐ（Ｓ）上で、シリアル／パラレ
ル変換部１１ａからフレームメモリ１へのワード画素デ
ータの書き込みと、フレームメモリ１から画像処理用ワ
ークメモリ１３ａへのワード画素データの読み出しと
が、常に同じ格納領域１ａ上で行われることになる。

【００７６】即ち、ある格納領域１ａから画像処理用ワ
ークメモリ１３ａへワード画素データを読み出した後に
生じるフレームメモリ１の未使用空間（図５中左側白抜
き部）に、シリアル／パラレル変換部１１ａから得られ
た次画面のワード画素データが追従して書き込まれ（図
７中左側斜線部）、フレームメモリ１の格納空間が１０
０％有効に使用される。

【００７７】尚、前記未使用空間とは、当然のことなが
ら、画像処理後のワード画素データが同じ格納領域１ａ
に書き込まれ、さらにその画像処理後のワード画素デー
タがシリアル出力部１２へ読み出された側に出力された
後に生じるものである。

【００７８】また、前記実空間Ｐに対するＲｏｔ（Ａ，
ｍａｐ（Ｓ））なるアドレスポインタを読み出しアドレ
スに用い、Ｒｏｔ（Ａ，ｍａｐ（Ｓ＋１））なるアドレ
スポインタを書き込みアドレスに用いても、同様の作用
効果が生じる。

【００７９】以上は、フレームメモリ１の縦横のフレー
ムサイズがｐのべき乗である場合について述べたが、次
に、縦横の少なくとも一方のフレームサイズがｐのべき
乗でない場合について、図８乃至図１９の模式図を参照
して説明する。

【００８０】まず、フレームメモリ１の横フレームサイ
ズがｐのべき乗でない実空間Ｐに対する、写像書き込み
アドレスＲｏｔ（Ａ，０）をアドレスポインタとしたア
クセスを、前記論理空間Ｌｍａｐ（Ｓ）上に写像する
と、図８に示すようになり、このアクセスは図２９と同
じ順序のアクセスとなる。

【００８１】一方、同じ実空間Ｐに対する写像読み出し
アドレスＲｏｔ（Ａ，ｍ）をアドレスポインタとしたア
クセスを、論理空間Ｌｍａｐ（Ｓ＋１）上に写像する
と、図９に示すようになり、さらにこれを論理空間Ｌｍ
ａｐ（Ｓ）上に写像すると、図１０に示すようになり、
このアクセスは図２９と同じ順序のアクセスとなる。

【００８２】そして、図８及び図１０を比べて分かるよ
うに、図１０中の書き込み使用空間内（図中斜線部分が
使用空間を示している）の格納領域１ａに、図８に示す
読み出しアドレスが重なることはなく、従って、論理空
間Ｌｍａｐ（Ｓ）に対するワード画素データの書き込み
と読み出しとが干渉することはない。

【００８３】また、上述したＲｏｔ（Ａ，０）なるアド
レスポインタを読み出しアドレスに用い、Ｒｏｔ（Ａ，
ｍ）なるアドレスポインタを書き込みアドレスに用い
て、横フレームサイズがｐのべき乗でない実空間Ｐに対
するアクセスを行う場合にも、図１３中の読み出し使用
空間内（図１３中斜線部分が使用空間を示している）の
格納領域１ａに、図１１に示す書き込みアドレスが重な
ることはなく、画像データの書き込みと読み出しとは干
渉しない。

【００８４】次に、フレームメモリ１の縦フレームサイ
ズがｐのべき乗でない実空間Ｐに対する、写像書き込み
アドレスＲｏｔ（Ａ，０）をアドレスポインタとしたア
クセスを、前記論理空間Ｌｍａｐ（Ｓ）上に写像する
と、図１４に示すようになり、このアクセスは図２９と
同じ順序のアクセスとなる。

【００８５】一方、同じ実空間Ｐに対する写像読み出し
アドレスＲｏｔ（Ａ，ｍ）をアドレスポインタとしたア
クセスを、論理空間Ｌｍａｐ（Ｓ＋１）上に写像する
と、図１５に示すようになり、さらにこれを論理空間Ｌ
ｍａｐ（Ｓ）上に写像すると、図１６に示すようにな
り、このアクセスは図２９と同じ順序のアクセスとな
る。

【００８６】そして、図１６に示す論理空間Ｌｍａｐ
（Ｓ）上でのアドレスポインタＲｏｔ（Ａ，ｍ）による
アクセスを、図１５の論理空間Ｌｍａｐ（Ｓ＋１）のよ
うに下詰めして行えば、その状態での使用空間内に、図
１４に示す書き込みアドレスが重なることはなく、従っ
て、論理空間Ｌｍａｐ（Ｓ）に対するワード画素データ
の書き込みと読み出しとが干渉することはない。

【００８７】また、上述したＲｏｔ（Ａ，０）なるアド
レスポインタを読み出しアドレスに用い、Ｒｏｔ（Ａ，
ｍ）なるアドレスポインタを書き込みアドレスに用いて
も、論理空間Ｌｍａｐ（Ｓ）上でのアドレスポインタＲ
ｏｔ（Ａ，ｍ）によるアクセスを上詰めして行えば、同
様の作用効果が生じる。

【００８８】続いて、フレームメモリ１の縦フレームサ
イズ及び横フレームサイズの両方がｐのべき乗でない実
空間Ｐに対する、写像書き込みアドレスＲｏｔ（Ａ，
０）をアドレスポインタとしたアクセスを、前記論理空
間Ｌｍａｐ（Ｓ）上に写像すると、図１７に示すように
なり、このアクセスは図２９と同じ順序のアクセスとな
る。

【００８９】一方、同じ実空間Ｐに対する写像読み出し
アドレスＲｏｔ（Ａ，ｍ）をアドレスポインタとしたア
クセスを、論理空間Ｌｍａｐ（Ｓ＋１）上に写像する
と、図１８に示すようになり、さらにこれを論理空間Ｌ
ｍａｐ（Ｓ）上に写像すると、図１９に示すようにな
り、このアクセスは図２９と同じ順序のアクセスとな
る。

【００９０】そして、図１９に示す論理空間Ｌｍａｐ
（Ｓ）上でのアドレスポインタＲｏｔ（Ａ，ｍ）による
アクセスを、図１８の論理空間Ｌｍａｐ（Ｓ＋１）のよ
うに左下詰めして行えば、その状態での使用空間内に、
図１７に示す書き込みアドレスが重なることはなく、従
って、論理空間Ｌｍａｐ（Ｓ）に対するワード画素デー
タの書き込みと読み出しとが干渉することはない。

【００９１】また、上述したＲｏｔ（Ａ，０）なるアド
レスポインタを読み出しアドレスに用い、Ｒｏｔ（Ａ，
ｍ）なるアドレスポインタを書き込みアドレスに用いて
も、論理空間Ｌｍａｐ（Ｓ）上でのアドレスポインタＲ
ｏｔ（Ａ，ｍ）によるアクセスを右上詰めして行えば、
同様の作用効果が生じる。

【００９２】以上の第１実施例では、ワード画素データ
の書き込みアドレスと読み出しアドレスとが同じである
場合について説明したが、書き込み動作と読み出し動作
との干渉をさらに確実に回避するため、書き込み動作と
読み出し動作との間に時間差（アクセス箇所の差）を設
けるバッファリング方式を採用することも可能である。

【００９３】以下、上記バッファリング方式を採用した
本発明の第２実施例について説明する。この第２実施例
において、画像処理装置全体の概略構成や、前記シリア
ル入力部１１から前記各格納領域１ａへのワード画素デ
ータの書き込み、並びに各格納領域１ａから前記画像処
理部１３へのワード画素データの読み出しに必要な構成
は、図１及び図２に示す第１実施例の構成と同じであ
る。

【００９４】しかし、第１実施例と第２実施例とでは、
前記メモリ制御部１６ｂの構成が若干異なる。そこで、
図２０のブロック図を参照して、第２実施例の画像処理
装置における前記メモリ制御部１６ｂの詳細な構成を説
明する。

【００９５】尚、図２０において図３のブロック図で示
したものと同一の部分には、図３で付したものと同じ引
用符号を付して説明を省略し、ここでは、新たに設けた
部分を中心に説明する。

【００９６】図２０に示す本実施例のメモリ制御部１６
ｂは、書き込みアドレス生成部１６ｆ、読み出しアドレ
ス生成部１６ｇ、アドレス選択用マルチプレクサ１６
ｈ、書き込み側シーケンスカウンタ１６ｊ、読み出し側
シーケンスカウンタ１６ｋ、カウンタ用マルチプレクサ
１６ｍ、コンパレータ１６ｎ、及び、マッパ／ローテー
タ１６ｅを備える。

【００９７】前記書き込みアドレス生成部１６ｆは、シ
リアル／パラレル変換部１１ａで変換されたワード画素
データを書き込むフレームメモリ１中の格納領域１ａの
アドレス（Aw）を生成し、前記アドレス選択用マルチプ
レクサ１６ｈとコンパレータ１６ｎとにそれぞれ出力す
る。

【００９８】この書き込みアドレス生成部１６ｆは、シ
リアル／パラレル変換部１１ａからの前記書き込み要求
信号に応じて、生成する書き込みアドレスを前記格納領
域１ａのアドレス番号順に１つずつインクリメントし、
アドレスが格納領域１ａの最終のアドレス番号となった
場合、その次には、格納領域１ａに付与された先頭のア
ドレス番号を生成する。尚、生成されたアドレスが前記
先頭のアドレス番号に戻ったことを示すキャリー信号
は、前記書き込み側シーケンスカウンタ１６ｊに出力さ
れる。

【００９９】前記読み出しアドレス生成部１６ｇは、フ
レームメモリ１から読み出して画像処理部１３により画
像処理するワード画素データが格納された格納領域１ａ
のアドレス（Ar）を生成し、前記アドレス選択用マルチ
プレクサ１６ｈとコンパレータ１６ｎとにそれぞれ出力
する。

【０１００】この読み出しアドレス生成部１６ｇは、画
像処理用制御部１３ｂからの前記読み出し要求信号に応
じて、生成する読み出しアドレスを前記格納領域１ａの
アドレス番号順に１つずつインクリメントし、アドレス
が格納領域１ａの最終のアドレス番号となった場合、そ
の次には、格納領域１ａに付与された先頭のアドレス番
号を生成する。尚、生成されたアドレスが前記先頭のア
ドレス番号に戻ったことを示すキャリー信号は、前記読
み出し側シーケンスカウンタ１６ｋに出力される。

【０１０１】前記アドレス選択用マルチプレクサ１６ｈ
は、前記書き込みアドレス生成部１６ｆで生成されたア
ドレスと、読み出しアドレス生成部１６ｇで生成された
アドレスとのいずれか一方を選択して出力する。

【０１０２】このアドレス選択用マルチプレクサ１６ｈ
には、前記アクセス権調停部１６ａからの前記書き込み
／読み出し信号が入力され、この書き込み／読み出し信
号を基にアドレス選択用マルチプレクサ１６ｈは、前記
両アドレスのうちどちらを出力するかを決定する。

【０１０３】即ち、アクセス権調停部１６ａによりシリ
アル／パラレル変換部１１ａからのアクセス要求が承認
された場合、前記書き込み／読み出し信号を基にアドレ
ス選択用マルチプレクサ１６ｈは、書き込みアドレス生
成部１６ｆで生成されたアドレスを選択して出力する。

【０１０４】反対に、アクセス権調停部１６ａにより画
像処理用制御部１３ｂからのアクセス要求が承認された
場合、前記書き込み／読み出し信号を基にアドレス選択
用マルチプレクサ１６ｈは、読み出しアドレス生成部１
６ｇで生成されたアドレスを選択して出力する。

【０１０５】前記書き込み側シーケンスカウンタ１６ｊ
には、書き込みアドレス生成部１６ｆからの前記キャリ
ー信号が入力され、前記読み出し側シーケンスカウンタ
１６ｋには、読み出しアドレス生成部１６ｇからの前記
キャリー信号が入力される。

【０１０６】このキャリー信号の入力に応じて書き込み
側シーケンスカウンタ１６ｊ及び読み出し側シーケンス
カウンタ１６ｋは、内部のカウント値（Sw,Sr ）を
「０」から１つずつインクリメントする。

【０１０７】これら書き込み側シーケンスカウンタ１６
ｊ及び読み出し側シーケンスカウンタ１６ｋによる前記
カウント値は、前記カウンタ用マルチプレクサ１６ｍ及
びコンパレータ１６ｎにそれぞれ出力される。

【０１０８】前記カウンタ用マルチプレクサ１６ｍは、
書き込み側シーケンスカウンタ１６ｊによるカウント値
と、読み出し側シーケンスカウンタ１６ｋによるカウン
ト値とのいずれか一方を選択して出力する。

【０１０９】このカウンタ用マルチプレクサ１６ｍに
は、前記アクセス権調停部１６ａからの前記書き込み／
読み出し信号が入力され、この書き込み／読み出し信号
を基にカウンタ用マルチプレクサ１６ｍは、前記両カウ
ント値のうちどちらを出力するかを決定する。

【０１１０】従って、前記アドレス選択用マルチプレク
サ１６ｈが出力するアドレスが、例えば書き込みアドレ
ス生成部１６ｆで生成されたアドレスである場合には、
カウンタ用マルチプレクサ１６ｍからは、書き込み側シ
ーケンスカウンタ１６ｊによるカウント値が出力され
る。

【０１１１】前記コンパレータ１６ｎは、前記書き込み
アドレス生成部１６ｆで生成されたアドレスと、読み出
しアドレス生成部１６ｇで生成されたアドレスとを比較
し、また、前記書き込み側シーケンスカウンタ１６ｊ及
び読み出し側シーケンスカウンタ１６ｋによる前記カウ
ント値同士を比較し、それら比較結果を基に、前記シリ
アル／パラレル変換部１１ａや画像処理用制御部１３ｂ
に、前記書き込み許可信号や読み出し許可信号を出力す
る。

【０１１２】ここで、コンパレータ１６ｎによる書き込
み許可や読み出し許可の具体的な判定論理について説明
する。まず、書き込みアドレス生成部１６ｆで生成され
たアドレスを書き込みアドレスＡｗ（０≦Ａｗ＜（ｐの
ｎ乗））、読み出しアドレス生成部１６ｇで生成された
アドレスを読み出しアドレスＡｒ（０≦Ａｒ＜（ｐのｎ
乗））、書き込み側シーケンスカウンタ１６ｊによるカ
ウント値をカウント値Ｓｗ、読み出し側シーケンスカウ
ンタ１６ｋによるカウント値をカウント値Ｓｒとする。

【０１１３】また、書き込みアドレスＡｗと読み出しア
ドレスＡｒとがそれぞれ示す実空間Ｐ上のアドレスは、
Ａｗ＝Ｒｏｔ（Ａｗ，ｍａｐ（Ｓｗ＋１））、Ａｒ＝Ｒ
ｏｔ（Ａｒ，ｍａｐ（Ｓｒ＋１））である。

【０１１４】以上の定義のもとに、初期状態では、ｎｅ
ｘｔｓｅｑ（Ｓｗ）＝Ｓｒ、及び、Ａｗ＝Ａｒ＝０であ
るものとする。そして、前記書き込み許可の判定論理
は、ｎｅｘｔｓｅｑ（Ｓｗ）＝Ｓｒ、又は、Ｓｗ＝Ｓｒ
で且つＡｗ＜Ａｒ、或は、Ｓｗ＝ｎｅｘｔｓｅｑ（Ｓ
ｒ）で且つＲｏｔ（Ａｗ，ｍａｐ（ｎｅｘｔｓｅｑ
（０）））＜Ａｒである。

【０１１５】但し、図２６に示す順序のアクセスから図
２９に示す順序のアクセスへの変換では、ｎｅｘｔｓｅ
ｑ（Ｓ）＝Ｓ＋１であり、その逆では、ｎｅｘｔｓｅｑ
（Ｓ）＝Ｓ−１である。また、ｎｅｘｔｓｅｑ（０）＝
Ｓｗ−Ｓｒである。

【０１１６】一方、前記読み出し許可の判定論理は、Ｓ
ｗ＝ｎｅｘｔｓｅｑ（Ｓｒ）、又は、Ｓｗ＝Ｓｒ、或
は、ｎｅｘｔｓｅｑ（Ｓｗ）＝Ｓｒで且つＡｗ＜Ｒｏｔ
（Ａｒ，ｍａｐ（ｎｅｘｔｓｅｑ（０）））である。但
し、ｎｅｘｔｓｅｑ（０）＝Ｓｒ−Ｓｗである。

【０１１７】そして、以上の判定論理に従って、コンパ
レータ１６ｎからシリアル／パラレル変換部１１ａや画
像処理用制御部１３ｂに、書き込み許可信号や読み出し
許可信号が出力され、これに応じて、シリアル／パラレ
ル変換部１１ａや画像処理用制御部１３ｂによるワード
画素データの書き込み動作や読み出し動作が実行され
る。

【０１１８】前記マッパ／ローテータ１６ｅでは、前記
アドレス選択用マルチプレクサ１６ｈから出力されたア
ドレスと、前記カウンタ用マルチプレクサ１６ｍから出
力されたカウント値とに応じて、シリアル／パラレル変
換部１１ａからフレームメモリ１へのワード画素データ
の書き込みに使用する写像書き込みアドレスや、フレー
ムメモリ１から画像処理用ワークメモリ１３ａへのワー
ド画素データの読み出しに使用する写像読み出しアドレ
スが交互に生成される。このマッパ／ローテータ１６ｅ
による写像書き込みアドレスや写像読み出しアドレス
は、第１実施例で説明した手順により生成される。

【０１１９】このようにして生成された写像書き込みア
ドレスや写像読み出しアドレスにより、シリアル／パラ
レル変換部１１ａや画像処理用制御部１３ｂによるワー
ド画素データの書き込み動作や読み出し動作が実行され
ると、論理空間Ｌｍａｐ（Ｓｗ），Ｌｍａｐ（Ｓｒ）上
で、前記写像書き込みアドレスや写像読み出しアドレス
のアドレスポインタは、図２１（ａ），（ｂ）に示すよ
うに移動する。

【０１２０】この図２１（ａ），（ｂ）を見て分かるよ
うに、シリアル／パラレル変換部１１ａからフレームメ
モリ１へのワード画素データの書き込み（同図（ｂ））
と、フレームメモリ１から画像処理用ワークメモリ１３
ａへのワード画素データの読み出し（同図（ａ））とが
並行して行われ、しかも、読み出し側のアドレスポイン
タが書き込み側のアドレスポインタより先行するため、
確実に書き込み動作が読み出し動作に干渉することがな
い。このような第２実施例によっても、フレームメモリ
１の格納空間を１００％有効に使用できるという第１実
施例と同様の効果を奏することができる。

【０１２１】そして、以上説明した第１及び第２実施例
のいずれにおいても、フレームメモリ１に対するワード
画素データの書き込み及び読み出しが並行して同時に行
われるため、画像処理部１３での画像処理に待ち時間が
発生せず、効率良く高速で画像処理を行え、しかも、そ
のために、並行処理用のフレームメモリを別途設ける必
要がないため、コスト的にも有利である。

【０１２２】尚、上述した両実施例では、論理空間Ｌｍ
ａｐ（Ｓ）上でのアドレスポインタの移動を、図２９に
示す順序に統一する場合について説明したが、図２６に
示す順序に統一してもよいことはいうまでもない。

【０１２３】また、両実施例で述べた書き込み／読み出
しアドレスの変換は、画像処理後のワード画素データの
フレームメモリ１への書き込みと、フレームメモリ１か
らシリアル出力部１２への画像処理後のワード画素デー
タの読み出しとを行う際にも適用できることは勿論のこ
とである。

【０１２４】また、本発明が適用できる画像処理装置の
全体構成は、図１に示す構成に限定されない。例えば、
図２２に示すように、前記シリアル入力部１１と前記書
き込みアドレス生成部１６ｆとを一体化してシリアル入
力／書き込みアドレス生成部１８とし、同様に、前記シ
リアル出力部１２と、フレームメモリ１から読み出され
てシリアル形式に変換された画像処理後の画像データに
シリアルのアドレスを付与するアドレス生成部とを一体
化して、シリアル出力／アドレス生成部１９としてもよ
い。そのようにすれば、入出力部分のハードウェア化が
図られ、高速の画像データにも対応することができるよ
うになる。

【０１２５】さらに、前記画像処理部１３、ＲＯＭ１
４、及びＲＡＭ１５からなる画像処理系を、図２３に示
すようにハードウェア化して、画像処理ロジック２０を
組むと共に、フレームメモリ１を２つ設けてもよい。

【０１２６】この場合には、シリアル入力／書き込みア
ドレス生成部１８を経たワード画素データを一方のフレ
ームメモリ１に書き込んで、そのフレームメモリ１から
画像処理ロジック２０に読み出させ、画像処理ロジック
２０で画像処理されたワード画素データを、他方のフレ
ームメモリ１に書き込んで、そのフレームメモリ１から
読み出した画像処理後のワード画素データを、シリアル
出力／アドレス生成部１９を経て表示部側に出力させ
る。これにより、より高速な画像データに対応すること
ができ、しかも、画像処理の高効率化を図ることができ
る。

【０１２７】

【発明の効果】以上説明したように本発明によれば、フ
レームメモリの各格納領域に対するワード画素データの
読み出しと書き込みとが同じ順序で行われ、書き込みア
ドレスとして、読み出しアドレスと同じ、若しくは手前
のアドレスが割り当てられる。しかも、書き込みアドレ
スに従ったワード画素データの書き込みが、読み出しア
ドレスに従ったワード画素データの読み出しに追従して
行われる。

【０１２８】従って、ワード画素データの書き込み動作
と読み出し動作とが、両者が干渉することなく並行して
同時に行われる。このため、書き込み動作中に読み出し
動作を待機させたり、読み出し動作中に書き込み動作を
待機させる必要がなくなり、画像処理に待ち時間が発生
せず、効率良く高速で画像処理を行うことができる。

【０１２９】また、ワード画素データの書き込み動作と
読み出し動作とが並行して同時に行われることから、フ
レームメモリ上の未使用空間をほとんどなくすことが可
能となるため、フレームメモリの有効利用を図ることが
でき、しかも、そのために、並行処理用のフレームメモ
リを別途設ける必要もなく、コスト的にも有利となる。

【図面の簡単な説明】

【図１】本発明による画像処理装置の第１実施例の概略
構成を示すブロック図である。

【図２】図１に示す画像処理装置の要部を示すブロック
図である。

【図３】図２に示すメモリ制御部１６ｂの詳細な構成を
示すブロック図である。

【図４】図１に示すフレームメモリの実空間アドレスと
これに写像する論理空間アドレスとの対比を示す説明図
である。

【図５】Ｒｏｔ（Ａ，ｏ）をアドレスポインタとした実
空間アドレスへのアクセスを論理空間アドレスへのアク
セスに写像した場合のアクセス箇所を示す説明図であ
る。

【図６】Ｒｏｔ（Ａ，ｍ）をアドレスポインタとした実
空間アドレスへのアクセスを論理空間アドレスへのアク
セスに写像した場合のアクセス箇所を示す説明図であ
る。

【図７】図６に示す論理空間アドレスへのアクセスを１
つ手前の論理空間アドレスへのアクセスに写像した場合
のアクセス箇所を示す説明図である。

【図８】フレームメモリ１の横サイズがｐのべき乗でな
くＲｏｔ（Ａ，ｏ）をアドレスポインタとした実空間ア
ドレスへのアクセスを論理空間アドレスへのアクセスに
写像した場合のアクセス箇所を示す説明図である。

【図９】フレームメモリ１の横サイズがｐのべき乗でな
くＲｏｔ（Ａ，ｍ）をアドレスポインタとした実空間ア
ドレスへのアクセスを論理空間アドレスへのアクセスに
写像した場合のアクセス箇所を示す説明図である。

【図１０】図９に示す論理空間アドレスへのアクセスを
１つ手前の論理空間アドレスへのアクセスに写像した場
合のアクセス箇所を示す説明図である。

【図１１】Ｒｏｔ（Ａ，ｍ）をアドレスポイントとした
実空間アドレスへのアクセスを論理空間アドレスへのア
クセスに写像した場合のアクセス箇所を示す説明図であ
る。

【図１２】Ｒｏｔ（Ａ，ｏ）をアドレスポイントとした
実空間アドレスへのアクセスを論理空間アドレスへのア
クセスに写像した場合のアクセス箇所を示す説明図であ
る。

【図１３】図１２に示す論理空間アドレスへのアクセス
を１つ手前の論理空間アドレスへのアクセスに写像した
場合のアクセス箇所を示す説明図である。

【図１４】フレームメモリの縦サイズがｐのべき乗でな
くＲｏｔ（Ａ，ｏ）をアドレスポイントとした実空間ア
ドレスへのアクセスを論理空間アドレスへのアクセスに
写像した場合のアクセス箇所を示す説明図である。

【図１５】フレームメモリの縦サイズがｐのべき乗でな
くＲｏｔ（Ａ，ｍ）をアドレスポイントとした実空間ア
ドレスへのアクセスを論理空間アドレスへのアクセスに
写像した場合のアクセス箇所を示す説明図である。

【図１６】図１５に示す論理空間アドレスへのアクセス
を１つ手前の論理空間アドレスへのアクセスに写像した
場合のアクセス箇所を示す説明図である。

【図１７】フレームメモリの縦横両サイズがｐのべき乗
でなくＲｏｔ（Ａ，ｏ）をアドレスポイントとした実空
間アドレスへのアクセスを論理空間アドレスへのアクセ
スに写像した場合のアクセス箇所を示す説明図である。

【図１８】フレームメモリの縦横両サイズがｐのべき乗
でなくＲｏｔ（Ａ，ｍ）をアドレスポイントとした実空
間アドレスへのアクセスを論理空間アドレスへのアクセ
スに写像した場合のアクセス箇所を示す説明図である。

【図１９】図１８に示す論理空間アドレスへのアクセス
を１つ手前の論理空間アドレスへのアクセスに写像した
場合のアクセス箇所を示す説明図である。

【図２０】本発明による画像処理装置の第２実施例に係
るメモリ制御部１６ｂの詳細な構成を示すブロック図で
ある。

【図２１】図２１（ａ），（ｂ）は、図４に示す実空間
アドレスへのアクセスを時間差を設けて論理空間アドレ
スへのアクセスに写像した場合のアクセス箇所の対比を
示す説明図である。

【図２２】本発明が適用される画像処理装置の変形構成
例を示すブロック図である。

【図２３】本発明が適用される画像処理装置の他の変形
構成例を示すブロック図である。

【図２４】１画面分の画像データの伝送画素順を示す模
式図である。

【図２５】図２５（ａ）は画像処理装置内のフレームメ
モリのアドレス構成を示す説明図、図２５（ｂ）は任意
の格納領域１ａの一群ｂの内容図である。

【図２６】図２５のフレームメモリに対してパラレル形
式の画像データを書き込む際の従来の書き込み動作の進
行順を示す説明図である。

【図２７】図２５のフレームメモリから画像処理部へ読
み出される複数画素分の画像データのフレームメモリ中
の領域を示す説明図である。

【図２８】図２７に示す領域から読み出された複数画素
分の画像データが画像処理後にフレームメモリに書き込
まれる状態を示す説明図である。

【図２９】図２５のフレームメモリからワード形式の画
像データを読み出す際の従来の読み出し動作の進行順を
示す説明図である。

【図３０】従来のシングルバッファ方式の画像処理装置
の要部を示すブロック図である。

【図３１】図３０の画像処理装置のフレームメモリ１に
対する画像データの書き込み動作と読み出し動作との進
行の流れを模式的に示す説明図である。

【図３２】従来のダブルバッファ方式の画像処理装置の
要部を示すブロック図である。

【図３３】図３２の画像処理装置のフレームメモリに対
する画像データの書き込み動作と読み出し動作との進行
の流れを模式的に示す説明図である。

【図３４】フレームメモリ１の書き込み／読み出しアド
レスのローテートを説明する図である。

【符号の説明】

１ フレームメモリ １ａ 格納領域 １ｂ 任意の格納領域１ａの一群 ２，１６ｆ 書き込みアドレス生成部 ３，１６ｇ 読み出しアドレス生成部 ４ マルチプレクサ ５ 表示画面 ５ａ 矩形領域 １１ シリアル入力部 １１ａ シリアル／パラレル変換部 １２ シリアル出力部 １３ 画像処理部 １３ａ 画像処理用ワークメモリ １３ｂ 画像処理用制御部 １４ ＲＯＭ １５ ＲＡＭ １６ コントローラ １６ａ アクセス権調停部 １６ｂ メモリ制御部 １６ｃ 書き込み／読み出しアドレス生成部 １６ｄ シーケンスカウンタ １６ｅ マッパ／ローテータ １６ｈ アドレス選択用マルチプレクサ １６ｊ 書き込み側シーケンスカウンタ １６ｋ 読み出し側シーケンスカウンタ １６ｍ カウンタ用マルチプレクサ １６ｎ コンパレータ １７ データバスライン １８ シリアル入力／書き込みアドレス生成部 １９ シリアル出力／アドレス生成部 ２０ 画像処理ロジック Ａ，Ａｗ，Ａｒ アドレス Ｂ，Ｃ アドレスの進行順 ＥＡ，ＥＡ₀，ＥＡ₁ 実効アドレス Ｌｍａｐ（Ｓ），Ｌｍａｐ（Ｓ＋１） 論理空間 Ｐ 実空間 Ｓ，Ｓｗ，Ｓｒ カウント値

Claims (2)

【特許請求の範囲】
1. 【請求項１】 画像データが一画素ずつ伝送される伝送
   路から受け取った前記画像データを、複数画素ずつ一列
   にまとめてワード画素データとして出力し、 前記画像データが格納されるフレームメモリの縦横複数
   配列された格納領域に前記出力されたワード画素データ
   を書き込み、 前記各格納領域に書き込まれた前記ワード画素データの
   所定の順序での読み出しに追従させて、前記出力された
   新たなワード画素データを前記各格納領域に書き込むよ
   うにした、 ことを特徴とする画像処理方法。
2. 【請求項２】 画像データが１画素ずつ伝送される伝送
   路から受け取った前記画像データを、複数画素ずつ一列
   にまとめてワード画素データとして出力するシリアル／
   パラレル変換手段と、 前記ワード画素データが格納される格納領域が縦横複数
   配列され、前記画像データが格納されるフレームメモリ
   と、 前記格納領域の一群中のワード画素データを画像処理す
   る画像処理手段とを備える画像処理装置において、 前記各格納領域から所定の順序で前記ワード画素データ
   を読み出すための読み出しアドレスを生成する読み出し
   アドレス生成手段と、 前記シリアル／パラレル変換手段からの前記ワード画素
   データを、前記読み出しアドレスの格納領域、若しくは
   前記所定の順序における前記読み出しアドレスより上流
   側のアドレスの格納領域に書き込むための書き込みアド
   レスを生成する書き込みアドレス生成手段と、 前記読み出しアドレスに従って前記各格納領域から前記
   画像処理手段へのワード画素データの読み出しを制御す
   ると共に、前記書き込みアドレスに従い、前記ワード画
   素データの読み出しに追従させて前記シリアル／パラレ
   ル変換手段から前記各格納領域への前記ワード画素デー
   タの書き込みを制御する制御手段と、 を設けたことを特徴とする画像処理装置。