JP2003323339A - メモリアクセス装置、半導体デバイス、メモリアクセス制御方法、コンピュータプログラム及び記録媒体 - Google Patents

メモリアクセス装置、半導体デバイス、メモリアクセス制御方法、コンピュータプログラム及び記録媒体

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JP2003323339A
JP2003323339A JP2003001595A JP2003001595A JP2003323339A JP 2003323339 A JP2003323339 A JP 2003323339A JP 2003001595 A JP2003001595 A JP 2003001595A JP 2003001595 A JP2003001595 A JP 2003001595A JP 2003323339 A JP2003323339 A JP 2003323339A
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interleave
interleave pattern
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Satoyuki Hiroi
聡幸 広井
Masaaki Oka
正昭 岡
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Sony Computer Entertainment Inc
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Abstract

(57)【要約】 【課題】 価格高騰を抑制しつつ、描画速度を上げる描
画装置を提供する。 【解決手段】 フレームバッファ１８への描画を複数種
類のうちのいずれかのインターリーブパターン単位で行
う描画装置をエンタテインメント装置上のＧＰＵ１５と
して構築する。各々のインターリーブパターンは、フレ
ームバッファ１８内の画素領域の組み合わせによって特
定される。ＧＰＵ１５は、描画対象となる図形の形状を
特定し、特定された図形の形状に適合するインターリー
ブパターンの種類を選定するとともに、フレームバッフ
ァ１８で指定される画素領域が、どの種類のインターリ
ーブパターンが選定された場合であっても当該インター
リーブターン内で同一のものが重複しないように設定す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、グラフィックコン
ピュータ、画像表現を伴うエンタテインメント装置等に
適用可能なメモリアクセスの手法に関する。より詳しく
は、メモリへのアクセスを、複数種類のいずれかのイン
ターリーブパターン単位で高速に行う仕組みに関する。
【０００２】
【従来の技術】例えばグラフィックコンピュータにより
構成されるエンタテインメント装置では、所定のプログ
ラム及びデータを記録媒体から読み出して実行すること
により、操作者からの指示に応じた画像処理及びサウン
ド処理を行うようになっているのが一般的である。この
場合の画像処理は、大別して、ジオメトリ処理と、レン
ダリング処理とに分けられる。
【０００３】「ジオメトリ処理」は、複数の多角形（ポ
リゴン）の集合でモデル化される物体画像の各多角形の
視点座標に応じた座標変換、距離に応じた透視変換、ク
リッピング、光源計算等を行う処理である。遠くの物体
画像が小さく見えるように変換されたり、遠くの物体画
像が薄く見えたりするのは、このジオメトリ処理によ
る。ジオメトリ処理の結果は、画像表示命令（ディスプ
レイリスト：DisplayListとも呼ばれる）として出力さ
れる。
【０００４】「レンダリング処理」は、上記の画像表示
命令を解釈して、ポリゴンの各頂点の色データと、奥行
きを示すＺ値とから、ポリゴンを構成する全てのピクセ
ル（画素）の色とＺ値（視点からの奥行き方向の距離）
とを考慮した画像データ（ピクセル及びＺ値等からなる
データ）を、画像メモリに描画するとともに、描画結果
を所定の信号形態に変換してディスプレイに表示させる
処理である。画像メモリに描画された画像データは、例
えば１／６０秒毎に更新されるため、ディスプレイ上で
は、物体画像が動いて表示されるように見える。
【０００５】
【発明が解決しようとする課題】ディスプレイにおける
画像の表示速度は、レンダリング処理の際の画像メモリ
へのアクセス（読み書き）速度、つまり描画速度に影響
される。描画速度が遅いとディスプレイでの画像の表示
速度が遅くなる。表示速度を速くするためには、高速ア
クセス可能な大容量のメモリを用いれば良いが、このよ
うなメモリは高価であるため、エンタテインメント装置
の製品の価格高騰を招く。
【０００６】本発明は、上述したような実情に鑑みてな
されたもので、高速アクセス可能なメモリを使用するこ
となく、アクセス速度を高めることができる、改良され
たメモリアクセスの仕組みを提供することを、その目的
とする。
【０００７】
【課題を解決するための手段】本発明は、メモリアクセ
ス装置、メモリアクセス制御方法、及び、メモリアクセ
ス装置をコンピュータにより実現する場合の半導体デバ
イス、コンピュータプログラム、記録媒体を提供する。
本発明のメモリアクセス装置は、マトリクス状に配され
た複数の記録領域を有するメモリへのアクセスをインタ
ーリーブパターン単位で行う装置であって、アクセス時
に使用するインターリーブパターンを選定するパターン
選定手段と、前記選定されたインターリーブパターンに
ついて割り当てられている複数の記録領域に、それらの
アドレスを切り替えることなく同時にアクセスする領域
アクセス手段とを具え、前記パターン選定手段でどのよ
うなインターリーブパターンが選定された場合であって
も、当該インターリーブパターン内では他の記録領域と
重複しない記録領域が前記領域アクセス手段に割り当て
られているものである。このメモリアクセス装置によれ
ば、あるインターリーブパターンから他のインターリー
ブパターンに切り替えても、アドレスを切り替える必要
がないので、１回のアクセスでメモリへのアクセスを終
わることができる。そのため、高速アクセス可能なメモ
リを使用しなくとも、アクセス速度を高めることができ
る。ここにいう「アクセス」とは、例えばデータ記録の
ためのアクセスと、データ読み出しのためのアクセスの
双方を含む。「インターリーブパターン」は、インター
リーブ処理時に同時にアクセスする際に選定される複数
の記録領域の組合せパターンをいう。複数種類のインタ
ーリーブパターンは、それぞれ他の種類のインターリー
ブパターンと同数の記録領域を互いに異なる組合せで表
すものである。
【０００８】このメモリアクセス装置を画像処理装置等
に適用する場合の前記メモリは、例えば前記記録領域が
画素領域となる画像メモリとなる。この場合、前記パタ
ーン選定手段は、前記画像メモリへの描画対象となる画
像の形状に適合するインターリーブパターンを選定する
ように構成される。「画素領域」は、画素を書き込むた
めのメモリ領域という意味で使用している。例えば１６
×１６個の画素領域を有する画像メモリという場合、２
５６個の画素を書き込んで、それを画像データの一部と
して表現できるようにした画像メモリという意味で使用
している。前記パターン選定手段は、具体的には、前記
形状が特定された画像を描画する際に最少のアクセス回
数となるインターリーブパターンを、前記適合するイン
ターリーブパターンとして選定するものである。
【０００９】前記画像メモリは、それぞれインターリー
ブパターン単位でアクセスされる画素領域を有する複数
のメモリブロックの集合からなる。各メモリブロックに
は同時アクセス可能数のメモリバンクが具えられてお
り、複数のメモリブロックの各々を識別するための第１
アドレス情報と、メモリバンク内の画素領域を識別する
ための第２アドレス情報との組合せによって、アクセス
すべき画素領域が特定されるようになっている。複数の
メモリブロックの各々はマトリクス状に配された画素領
域を有するものであり、前記第２アドレス情報は、この
マトリクス状の画素領域の縦方向、横方向あるいはこれ
らの方向の組合せのいずれかのアドレスで表されるもの
である。
【００１０】インターリーブ処理をより効率化する観点
からは、メモリブロック内の個々の画素領域とそれに割
り当てられる前記メモリバンクとの対応関係を規定した
テーブルを具え、このテーブルに基づいて、アクセスす
べきメモリバンクが決定されるように構成する。
【００１１】本発明の半導体デバイスは、マトリクス状
に配された複数の記録領域を有するメモリへのアクセス
を行うコンピュータに搭載される半導体デバイスであっ
て、前記コンピュータに、アクセス時に使用するインタ
ーリーブパターンを選定するパターン選定手段と、前記
選定されたインターリーブパターンに対応する複数の記
録領域に同時にアクセスする領域アクセス手段とを構築
させ、どのようなインターリーブパターンが選定された
場合であっても当該インターリーブパターン内では他の
記録領域と重複しない記録領域を前記領域アクセス手段
に割り当てることにより、前記メモリへのアクセスが、
前記記録領域のアドレスが切り替わることなく、複数種
類のいずれかのインターリーブパターン単位で行われる
ように、前記コンピュータを動作させるものである。
【００１２】本発明のメモリアクセス制御方法は、マト
リクス状に配された複数の記録領域を有するメモリへの
アクセスを複数種類のいずれかのインターリーブ単位で
行うコンピュータにおいて実行されるアクセス制御のた
めの方法であって、同時アクセス可能な複数の記録領域
を、どのようなインターリーブパターンが選定された場
合であっても当該インターリーブパターン内で同一の記
録領域が重複しないように定める段階と、アクセス時に
使用するインターリーブパターンを選定する段階と、前
記選定されたインターリーブパターンについて割り当て
られている複数の記録領域に、それらのアドレスを切り
替えることなく同時にアクセスする段階とを有する方法
である。
【００１３】本発明のコンピュータプログラムは、コン
ピュータを、上述した本発明のメモリアクセス装置とし
て動作させるためのコンピュータプログラムであり、本
発明の記録媒体は、このようなコンピュータプログラム
が記録された、コンピュータ読み取り可能な記録媒体で
ある。
【００１４】
【発明の実施の形態】以下、本発明の好ましい実施の形
態を説明する。本発明のメモリアクセス装置及びメモリ
アクセス制御方法は、例えば図１に示す構成のエンタテ
インメント装置において実施することができる。
【００１５】＜エンタテインメント装置の概要＞エンタ
テインメント装置は、エンタテインメント用のコンピュ
ータプログラムを読み出して実行することにより、操作
者からの指示に応じた所要の画像処理及びサウンド処理
を行う一種のコンピュータである。画像処理は、「ジオ
メトリ処理」と、「レンダリング処理」とに分けられ
る。これらの処理の概要については、前述のとおりであ
る。サウンド処理は、画像処理に連動して音声や効果音
等の音をスピーカ等から出力させる処理であり、図１の
ＳＰＵ（Sound Processing Unit）２５が、サウンドメ
モリ２９に記録された音データを読み出して所要の処理
を実行することにより実現される。
【００１６】ジオメトリ処理は、主として図１に示され
るメインバス１上のメインＣＰＵ（Central Processing
Unit）１１及びこれを補佐する処理装置であるＧＴＥ
（Geometry Transfer Engine ）１７により行われる。
レンダリング処理は、主として、本発明のメモリアクセ
ス装置の一例となるＧＰＵ（Graphic Processing Uni
t）１５により実現される。ＧＰＵ１５は、それ自体で
コンピュータの主要機能を形成するプロセッサ（半導体
デバイス）を含み、このプロセッサで、本発明のコンピ
ュータプログラムを読み込んで実行することにより、以
下にその詳細内容を示すインターリーブ処理を行い、こ
れによって、従来とは異なる特徴的なレンダリング処理
を行う。この実施形態では、ＧＰＵ１５がアクセスする
レンダリング処理用のメモリとして、安価な画像メモリ
であるＤＲＡＭを用いたフレームバッファ１８を用いた
場合の例を示す。
【００１７】エンタテインメント装置は、メインバス系
とサブバス系とをバスコントローラ１６で逐次オープン
／クローズしながら動作する。メインバス系は、メイン
ＣＰＵ１１、メインメモリ１２、メインＤＭＡＣ（Dyna
mic Memory Access Controller）１３、ＭＰＥＧデコー
ダ（ＭＤＥＣと略す）１４、ＧＰＵ１５をメインバス１
接続して構成される。サブバス系は、サブＣＰＵ２１、
サブメモリ２２、サブＤＭＡＣ２３、ＲＯＭ（Read Onl
y Memory）２４、ＳＰＵ２５、補助記憶装置２７、入力
デバイス２８、ディスクドライバ３０をサブバス２に接
続して構成される。
【００１８】メインＣＰＵ１１は、装置起動時にはＲＯ
Ｍ２４からブートプログラムを読み込んで実行し、補助
記憶装置２７からエンタテインメント用のアプリケーシ
ョンプログラム及び必要なデータをメインメモリ１２及
びサブバス２上のデバイスにロードして、以後の処理を
実行する上で必要となる環境を構築する。その後、アプ
リケーションプログラムからの要求及び入力デバイス２
８を通じて入力される各種指示に基づいて各種コマンド
パケットを生成し、上記の画像処理及びサウンド処理の
ための制御を行う。
【００１９】ＭＤＥＣ１４は、補助記憶装置２７から読
み出されたデータが離散コサイン変換などの直交変換に
より圧縮されて符号化された画像データである場合に、
それを復号化してメインメモリ１２に記録する。メイン
ＤＭＡＣ１３は、メインバス１上のデバイスを対象とす
るＤＭＡ転送の制御等を行うもので、バスコントローラ
１６がオープンになっているときは、サブバス２上のデ
バイスも制御の対象とする。サブＤＭＡＣ２３は、サブ
ＣＰＵ２１によって制御されるサブバス２上のデバイス
を対象とするＤＭＡ転送の制御等を行うもので、バスコ
ントローラ１６がクローズなっているときのみ、バスに
アクセスする権利を獲得する。
【００２０】＜ＧＰＵの構成＞ＧＰＵ１５の構成例を図
２に示す。ＧＰＵ１５は、メインＣＰＵ１１又はメイン
ＤＭＡＣ１３からメインバス１を介してパケットエンジ
ン３１にコマンドパケットとして送られてくる画像表示
命令に従って、プリプロセッサ３２と描画エンジン３３
との協働により各ポリゴンを描画するための画像データ
をフレームバッファ１８に書き込む。また、所定の出力
フォーマットで、フレームバッファ１８に書き込まれて
いる画素の組合せその他の制御情報で表される画像デー
タを読み出し、その画像データによって表現される画像
をＰＣＲＴＣ３４を介して図示しないディスプレイに表
示させる。ＰＣＲＴＣ３４は、メインＣＰＵ１１からデ
ィスプレイに画像を表示させる際に必要となるビデオ信
号とα値（透過係数）とを受け取るとともに、フレーム
バッファ１８に書き込まれている画像データを読み込む
際に使用される表示アドレスその他の制御情報（後述す
るマスク情報等）を発生させるデバイスである。表示ア
ドレスについては、１表示クロック毎に１表示アドレス
が出力される。
【００２１】フレームバッファ１８は、複数のメモリブ
ロック（図中、「メモリブロック［１］〜［Ｘ］〜
［Ｌ］と表記）から構成される。フレームバッファ１
８、各メモリブロック及びピクセルが書き込まれる画素
領域の関係は、図３に示すとおりである。すなわち、フ
レームバッファ１８内には、ブロックアドレス（ＢＡ＝
０、ＢＡ＝１、・・・）によって他のメモリブロックと
区別される複数のメモリブロックが形成されている。個
々のメモリブロックは、２ｍ×２ｎ個の画素領域が形成
されている。ｍ，ｎは自然数を表す数値であり、フレー
ムバッファ１８の規格により、ｍ≦ｎ、ｍ＞ｎの値をと
り得、ｍ＝ｎ＝４の場合、メモリブロックは正方形状の
２５６個の画素領域の集合となる。各々の画素領域は、
図３の横方向のアドレスをＸｂ、縦方向のアドレスをＹ
ｂとすると、Ｘｂ＝Ｘｓｍｏｄ２ｎ、Ｙｂ＝Ｙｓｍｏｄ
２ｍによって特定される。フレームバッファ１８内の各
メモリブロックの並びは、ディスプレイの表示領域と対
応しており、図示のように、ある画素領域に書き込まれ
たピクセルＧの位置は、スクリーン座標（Ｘｓ、Ｙｓ）
によって特定できるようになっている。上記の画像デー
タは、このような画素領域に書き込まれるピクセルの組
合せによって構築されるものである。
【００２２】プリプロセッサ３２は、メインバス１から
パケットエンジン３１を介して入力される画像表示命令
に従ってポリゴンを生成するための処理を行う。また、
所定の前処理をポリゴンに施し、描画エンジン３３が必
要とする各ポリゴンの頂点座標情報、インターリーブ処
理のための制御情報その他のデータを生成する。
【００２３】プリプロセッサ３２で行う前処理は、以下
のようなものである。まず、ポリゴンの頂点座標［（Ｘ
０，Ｙ０），（Ｘ１，Ｙ１），（Ｘ２，Ｙ２）］とテク
スチャ座標［（Ｕ０，Ｖ０），（Ｕ１，Ｖ１），（Ｕ
２，Ｖ２）］とに基づいて、Ｎ個のテクスチャエンジン
３３Ｂ１，３３Ｂ２・・・３３ＢＮが処理するポリゴン
に貼り付けるテクスチャの先読みを行うためのアドレス
情報を生成する。また、ポリゴンの辺の傾き［（Ｘ１−
Ｘ０）／（Ｙ１−Ｙ０），（Ｘ２−Ｘ０）／（Ｙ２−Ｙ
０），（Ｘ１−Ｘ２）／（Ｙ１−Ｙ２）］、テクスチャ
アドレスの傾き［（Ｕ１−Ｕ０）／（Ｙ１−Ｙ０），
（Ｕ２−Ｕ０）／（Ｙ２−Ｙ０），（Ｕ１−Ｕ２）／
（Ｙ１−Ｙ２）］，［（Ｖ１−Ｖ０）／（Ｙ１−Ｙ
０），（Ｖ２−Ｖ０）／（Ｙ２−Ｙ０），（Ｖ１−Ｖ
２）／（Ｙ１−Ｙ２）］・・・、ポリゴンの面積等か
ら、後述するミップマップの選択情報を再生する。そし
て、これらの情報を、テクスチャキャッシュ３３Ｆに供
給する。次に、ポリゴンの頂点座標［（Ｘ０，Ｙ０），
（Ｘ１，Ｙ１），（Ｘ２，Ｙ２）］を左エッジの頂点順
（Ｘ０，Ｙ０）→（Ｘ１，Ｙ１）→（Ｘ２，Ｙ２）又は
右エッジの頂点順（Ｘ２，Ｙ２）→（Ｘ１，Ｙ１）→
（Ｘ０，Ｙ０）でソーティングしたり、両端点のスキャ
ンやテクスチャアドレスのスキャンを行ったりする。
【００２４】プリプロセッサ３２は、上記のようにして
前処理した情報を、図示しないワークメモリに蓄えてお
き、描画エンジン３３が次のポリゴンを処理できるよう
になった段階で、１ポリゴンを処理できる情報を、ワー
クメモリからＮ個のポリゴンエンジン３３Ａ１，３３Ａ
２・・・３３ＡＮに転送する。これにより、描画エンジ
ン３３は、新たなポリゴンの描画処理を開始する。この
ような処理をすべてのポリゴンについて繰り返す。
【００２５】描画エンジン３３は、プリプロセッサ３２
に接続されたＮ個のポリゴンエンジン３３Ａ１，３３Ａ
２・・・３３ＡＮと、各ポリゴンエンジン３３Ａ１，３
３Ａ２・・・３３ＡＮに接続されたＮ個のテクスチャエ
ンジン３３Ｂ１，３３Ｂ２・・・３３ＢＮと、各テクス
チャエンジン３３Ｂ１，３３Ｂ２・・・３３ＢＮに接続
された第１のバススイッチャ３３Ｃと、第１のバススイ
ッチャ３３Ｃに接続されたＭ個のピクセルエンジン３３
Ｄ１，３３Ｄ２・・・３３ＤＭと、各ピクセルエンジン
３３Ｄ１，３３Ｄ２・・・３３ＤＭに接続された第２の
バススイッチャ３３Ｅと、第２のバススイッチャ３３Ｅ
に接続されたテクスチャキャッシュ３３Ｆと、テクスチ
ャキャッシュ３３Ｆに接続されたカラー・ルックアップ
・テーブル（ＣＬＵＴ：Color Lock Up Table)キャッシ
ュ３３Ｇとを具えて構成される。
【００２６】Ｎ個のポリゴンエンジン３３Ａ１，３３Ａ
２・・・３３ＡＮは、プリプロセッサ３２により前処理
が施されたポリゴンデータに基づいて画像表示命令に応
じたポリゴンを順次生成するとともに、生成したポリゴ
ン毎にシェーディング処理等を並列処理によって行う。
【００２７】Ｎ個のテクスチャエンジン３３Ｂ１，３３
Ｂ２・・・３３ＢＮは、ポリゴンエンジン３３Ａ１，３
３Ａ２・・・３３ＡＮにより生成されたポリゴン毎に、
テクスチャキャッシュ３３ＦからＣＬＵＴキャッシュ３
３Ｇを介して与えられるテクスチャデータに基づいて、
テクスチャマッピングとミップマップとを並列処理によ
って行う。「テクスチャマッピング」は、テクスチャソ
ース画像として別に用意された２次元画像（絵柄）、す
なわちテクスチャパターンをポリゴンの表面に貼り付け
る技術である。「ミップマッピング」は、３次元の物体
画像が動く場合にその物体画像を表現するためのポリゴ
ンの貼り付ける絵柄が不自然にならないようにピクセル
の組合せを補間する技術である。
【００２８】テクスチャキャッシュ３３Ｆには、Ｎ個の
テクスチャエンジン３３Ｂ１，３３Ｂ２・・・３３ＢＮ
が処理するポリゴンに貼り付けるテクスチャパターンが
存在するテクスチャ領域のアドレス情報がプリプロセッ
サ３２から事前に与えられ、このアドレス情報に基づい
てフレームバッファ１８上のテクスチャ領域からテクス
チャマッピングに必要なデータが転送されるようになっ
ている。さらに、該当するデータからミップマッピング
に必要となる解像度のデータのみが選択されて、ミップ
マップ・テクスチャデータとして転送されるようになっ
ている。ＣＬＵＴキャッシュ３３Ｇには、ポリゴンの描
画を行なう際に参照すべきＣＬＵＴデータがフレームバ
ッファ１８上のＣＬＵＴ領域から転送されるようになっ
ている。
【００２９】Ｎ個のテクスチャエンジン３３Ｂ１，３３
Ｂ２・・・３３ＢＮによってテクスチャマッピングやミ
ップマップの処理が施されたポリゴンは、第１のバスス
イッチャ３３Ｃを介してＭ個のピクセルエンジン３３Ｄ
１，３３Ｄ２・・・３３ＤＭに転送される。各ピクセル
エンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭは、表示さ
れる画像の奥行きを表現するための公知のＺバッファ処
理やアンチエリアシング処理等の各種画像処理を並列処
理によって行い、Ｍ個のピクセルを生成する。各ピクセ
ルは、第２のバススイッチャ３３Ｅを介してフレームバ
ッファ１８に随時書き込まれる。
【００３０】第２のバススイッチャ３３Ｅには、プリプ
ロセッサ３２からインターリーブ処理を行うための制御
情報が供給される。
【００３１】（インターリーブ処理）インターリーブ処
理は、フレームバッファ１８へのアクセス（この実施形
態では、ピクセルの書き込み／読み出し）を、複数種類
のうちのいずれかのインターリーブパターン単位で行う
処理であり、描画エンジン３３により実行される。例え
ば、ピクセル書込時には、フレームバッファ１８に、ポ
リゴンの形状に応じたピクセルを複数個同時に書き込め
るようにする。以下、本実施形態によるインターリーブ
処理について、詳細に説明する。便宜上、上記のｍ及び
ｎが共に「４」、すなわち、フレームバッファ１８内の
一つのメモリブロックに、１６×１６個のピクセルを書
き込んで、対象となる画像の一部を表現できるようにな
っているものとする。
【００３２】まず、このインターリーブ処理を実現する
第２のバススイッチャ３３Ｅの構成例と、フレームバッ
ファ１８との関係を説明する。第２のバススイッチャ３
３Ｅは、図４に示すように、プリプロセッサ３２からの
指示に基づいてピクセル書込アドレスを出力する制御回
路１０１と、この制御回路１０１からのピクセル書込ア
ドレスと、ＰＣＲＴＣ３４（図２参照）からの表示アド
レスとに基づいて所望のピクセルエンジン３３Ｄ１，３
３Ｄ２，３３Ｄ３，・・・３３ＤＭを動作可能にするた
めのセレクタ１０２と、図５にその使用形態例が示され
ている複数のマルチプレクサ／デマルチプレクサ（Mult
iplexer／Demultiplexer：以下「ＭＵＸ／ＤＭＵＸ」）
１０３ａ，１０３ｂ，・・・１０３ｐとを具えている。
このプリプロセッサ３２と制御回路１０１とにより、本
発明のパターン選択手段を実現することができる。ま
た、ピクセルエンジン３３Ｄ１等とセレクタ１０２と
で、領域アクセス手段を実現することができる。ＭＵＸ
／ＤＭＵＸ１０３ａ，１０３ｂ，・・・１０３ｐは、メ
モリブロック［１］，［２］，・・・，［Ｘ］，・・
・，［Ｌ］（図４の例ではメモリブロック［Ｘ］）の各
々のメモリバンクＡ0 〜Ａ15に選択的にアクセスできる
ようにするための１６個の入出力ポートを具えている。
【００３３】ＰＣＲＴＣ３４からは、１表示クロック毎
に１表示アドレスが出力されるので、複数の表示クロッ
クによって表現される画像を表示するためには、表示ア
ドレスを複数表示クロック分貯めてフレームバッファ１
８に同時アクセスできるようにする必要がある。そのた
め、第２のバススイッチャ３３Ｅでは、図６に示すよう
に、各表示アドレス（図中、「Ｘ，Ｙ」と表記）をシフ
トレジスタに格納しておき、それが所定数貯まった時点
で、シフトレジスタからマルチプレクサ（ＭＵＸ）でこ
れらを読み出してセレクタ１０２から出力するようにし
ている。なお、図６のＭＵＸは、セレクタ１０２に含ま
れる部品である。
【００３４】図４に戻り、セレクタ１０２は、表示アド
レスとピクセル書込アドレスとに基づいて該当するメモ
リブロックを有効化するためのブロックアドレスＢＡを
出力するとともに、このブロックアドレスＢＡによって
特定されるメモリブロックのメモリバンクに対応するピ
クセルエンジン３３Ｄ１，３３Ｄ２，３３Ｄ３，・・・
３３ＤＭを選択的に有効化するためのメモリアドレス
（X0,Y0〜X15,Y15）を出力する。
【００３５】各ピクセルエンジン３３Ｄ１，３３Ｄ２，
３３Ｄ３，・・・３３ＤＭには、各々、アドレス計算を
行うためのＭＡＰ演算器が搭載されており、セレクタ１
０２から受け付けた上記のメモリアドレス（X0,Y0〜X1
5,Y15）とＰＣＲＴＣ３４からのＲＧＢ信号RGB0〜RGB15
とをもとに、メモリバンクを選択するための選択情報
（A(X0,Y0）〜A（X15,Y15））及びＹアドレス（Y0〜Y1
5）、マスク信号（MASK0〜MASK15）をＭＵＸ／ＤＭＵＸ
１０３ａ，１０３ｂ・・・１０３ｐに出力する。選択情
報A(X,Y）は、どのピクセルエンジン３３Ｄ１，３３Ｄ
２，３３Ｄ３，・・・３３ＤＭが出力するピクセルをど
のメモリバンクに書き込むかを指定するための情報であ
る。マスク信号ＭＡＳＫは、特定のメモリバンクをマス
キング（ピクセルを書き込まない）するための信号であ
る。
【００３６】Ｙアドレス（Y0〜Y15）は、メモリバンク
内の書込位置を特定するためのアドレス情報である。イ
ンターリーブ処理を行う場合のメモリブロック内のアド
レス情報は、メモリブロックがマトリクス状の画素領域
からなるものであれば、本来、一つのメモリバンク内で
複数のアドレスが必要となるが、後述するように、本実
施形態によるインターリーブ処理では、同一のメモリバ
ンクが一つのインターリーブパターン内で重複して有効
化されることがないので、各メモリバンクにつき、一つ
のアドレスによって、アクセスすべき範囲を特定するこ
とができる。この実施形態では、このアドレスを「Ｙア
ドレス」として使用するものである。これによって、メ
モリアクセスの際のアドレス指定の処理が簡略化され
る。このＹアドレスは、レンダリング処理に際してイン
ターリーブパターン毎に、上述のＭＡＰ演算器で算出さ
れる。
【００３７】各メモリブロックには、図７に示されるよ
うに、ブロックアドレスＢＡが上位アドレス（Ａhigh）
として入力され、上記のＹアドレスが、そのブロックア
ドレスＢＡによって特定されたメモリブロック内のメモ
リバンクA0〜A15内の位置を特定するための下位アドレ
ス（Ａlow）として入力されるようになっている。つま
り、この２種類のアドレスによって、どのメモリブロッ
クのどの画素位置を有効化するかを指定できるようにな
っている。また、ＲＧＢ信号が各メモリブロックのｄａ
ｔａ端子に入力され、マスク信号ＭＡＳＫがイネーブル
信号としてenable端子に入力されるようになっている。
なお、図４において、メモリブロック［Ｘ］以外の他の
各メモリブロックは、メモリブロック［Ｘ］と同様の構
成となるため、その説明は省略する。
【００３８】ＭＵＸ／ＤＭＵＸ１０３ａ，１０３ｂ・・
・１０３ｐは、ピクセルの書込時には、上記の選択情報
（A(X,Y））に従って、Ｙアドレス（Y）、マスク信号
（MASK）、ＲＧＢ信号（RGB）を各メモリブロックに出
力し、ピクセルの読出時には、同じく選択情報Ａ（X）
に従って、ＰＣＲＴＣ３４へ表示用のRGB信号（ORGB）
を出力する。
【００３９】次に、以上のような描画エンジン３３にお
いて行う本実施形態のインターリーブ処理の原理を、従
来のインターリーブ処理との相違と対比して説明する。
便宜上、従来のインターリーブ処理を、本実施形態と同
様の条件、すなわち、１６個のメモリバンクＡ０〜Ａ１
５を用いて行うものとする。図８（ａ）において、斜線
で示す範囲は、従来のインターリーブ処理を実現するた
めに同時に指定されるメモリバンクであり、２行８列で
ピクセルを書き込むインターリーブパターンの場合の例
を示すものである。従来のインターリーブ処理では、あ
るインターリーブパターンが決まると、それに対応し
て、アクセスすべきメモリブロック内のアドレス（メモ
リアドレス）が決まる。言い換えれば、インターリーブ
パターンを変えるときは、アクセスすべきメモリブロッ
ク内のメモリアドレスも、それに応じて変える必要があ
る。図８（ｂ）において「０，０，０，・・・」、
「１，１，１、・・・」、「２，２，２、・・・」で表
されているのはメモリアドレスであり、斜線で示す範囲
（メモリアドレス「０」）が、図８（ａ）のインターリ
ーブパターンと１対１に対応する。このように、従来の
インターリーブ処理では、インターリーブパターンとメ
モリブロック内のメモリアドレスとの対応関係が固定さ
れているので、種々の異なるインターリーブパターンで
メモリブロックにアクセスしようとすると、一つのメモ
リバンクに複数のメモリアドレスでアクセスしなければ
ならず、１回のアクセスで終わらなくなる。
【００４０】これに対し、本実施形態によるインターリ
ーブ処理では、図９（ｂ）に示されるように、メモリブ
ロック内のメモリアドレスをインターリーブパターンが
変わっても固定とし、当該メモリブロックにアクセスす
べき範囲を、インターリーブパターンに応じて、上述し
た「Ｙアドレス」によって一意に特定できるようにす
る。このような処理が可能になるのは、メモリバンクＡ
０〜Ａ１５が、どのようなインターリーブパターンであ
っても、そのインターリーブパターン内では重複しない
ことに因る。従って、本実施形態によるインターリーブ
処理によれば、どのようなインターリーブパターンで
も、メモリアドレスを切り替える必要がないので、１回
のアクセスで終わることができる。なお、図９（ａ）に
おいて破線で示した部分は、図８（ａ）と同一のインタ
ーリーブパターンの場合に有効化されるメモリバンクＡ
０〜Ａ１５であり、図９（ｂ）において波線で示した部
分は、この場合のメモリアドレスの範囲を示している。
【００４１】（インターリーブパターンの選定）インタ
ーリーブ処理に際しては、ポリゴンの形状に応じて最適
なインターリーブパターンを選定する必要がある。本実
施形態では、ポリゴンを最少のアクセス回数で描画する
ことができるインタリーブパターンを最適なインタリー
ブパターンとして選定する。以下、その選定手順につい
て説明する。まず、図１０に示すような三角形ＴABCを
描画する場合の例を挙げて、メモリブロックへのアクセ
スの要領を説明する。図１０中、Ｘ，Ｙ方向の数字は、
メモリブロックを４×４ピクセル単位のインターリーブ
パターンでアクセスする場合の各インターリーブパター
ンのアクセス位置を表すアドレスである。Ｐ（ｘ，ｙ）
により、インターリーブパターンでアクセスする相対位
置が決まる。各インターリーブパターンにおける１６個
のピクセル分の領域が、それぞれ上述の１６個のメモリ
バンクＡ０〜Ａ１５に対応する。
【００４２】制御回路１０１は、まず、メモリブロック
内で、三角形ＴABC を描画するためにアクセスする領域
を特定する。図１０の三角形ＴABCが関わるのは、図１
１に示すように、Ｐ（ｘ，ｙ）＝Ｐ（３，１），Ｐ
（４，１），Ｐ（１，２），Ｐ（２，２），Ｐ（３，
２），Ｐ（４，２），Ｐ（１，３），Ｐ（２，３），Ｐ
（３，３），Ｐ（４，３），Ｐ（５，３），Ｐ（２，
４），Ｐ（３，４），Ｐ（４，４），Ｐ（５，４），Ｐ
（３，５），Ｐ（４，５），Ｐ（５，５），Ｐ（４，
６），Ｐ（５，６）で示される合計２０の領域である。
制御回路１０１は、このようにして検出した２０の領域
にアクセスできるようにするためのピクセル書込アドレ
スをセレクタ１０２に供給する。
【００４３】セレクタ１０２は、制御回路１０１から供
給されたピクセル書込アドレスに基いて、アクセスすべ
き領域を有効化するためのピクセルエンジンを選択す
る。また、ＰＣＲＴＣ３４からのマスク情報ＭＡＳＫに
基いて、マスクを行うピクセルエンジンを指定する。例
えば、図１２に示した領域Ｐ（４，１）に対応するメモ
リバンクＡ０〜Ａ１５において、マスクを行った部分以
外のメモリバンクは、Ｐ（４，１）の部分を拡大した図
１３におけるＡ４，Ａ５，Ａ６，Ａ８，Ａ９，Ａ１０，
Ａ１２，Ａ１３，Ａ１４（斜線部分）であり、これらを
同時に有効化するためのピクセルエンジンを選択する。
選択されたピクセルエンジンからは、該当するＭＵＸ／
ＤＭＵＸに、選択情報A(X,Y)、Ｙアドレス、マスク情報
（MASK）、書き込むべきＲＧＢ信号が供給される。各Ｍ
ＵＸ／ＤＭＵＸは、それぞれ、供給された情報によって
特定されるメモリバンクとピクセルエンジンとを入出力
ポートを介して接続し、各ピクセルエンジンからのメモ
リバンクへのアクセスを許容する。このようにして、図
１０のような三角形ＴABCの描画が可能になる。
【００４４】次に、インタリーブパターン毎のアクセス
回数の検出要領を説明する。ポリゴンの形状は、図１４
のような横長の三角形ＴDEF のものとする。 （４×４のインタリーブパターン）関係する領域は、図
１５に示すように、Ｐ（ｘ，ｙ）＝Ｐ（１，１），Ｐ
（２，１），Ｐ（３，１），Ｐ（４，１），Ｐ（５，
１），Ｐ（０，２），Ｐ（１，２），Ｐ（２，２），Ｐ
（３，２），Ｐ（４，２），Ｐ（５，２），Ｐ（６，
２），Ｐ（７，２），Ｐ（８，２），Ｐ（７，３），Ｐ
（８，３），Ｐ（９，３）の合計１７個となる。すなわ
ち、（４×４）のインターリーブパターンＰで三角形Ｔ
DEF を描画する場合のアクセス回数は、１７回となる。
このインターリーブパターンＰの中で、アクセスを要し
ないメモリバンクに対してマスキングを行うことによ
り、アクセス対象となるメモリバンクは、図１６の破線
で示されるメモリバンクとなる。
【００４５】（８×２のインタリーブパターン）図１７
に示すように、三角形ＴDEF を（８×２）のインターリ
ーブパターンＰ1 でアクセスする場合、関係する領域
は、図１８に示すように、Ｐ1（ｘ，ｙ）＝Ｐ1（１，
２），Ｐ1（２，２），Ｐ1（０，３），Ｐ1（１，
３），Ｐ1（２，３），Ｐ1（０，４），Ｐ1（１，
４），Ｐ1（２，４），Ｐ1（３，４），Ｐ1（１，
５），Ｐ1（２，５），Ｐ1（３，５），Ｐ1（４，
５），Ｐ1（５，５），Ｐ1（３，６），Ｐ1（４，６）
の合計１６個となる。すなわち、（８×２）のインター
リーブパターンＰ1 で三角形ＴDEF をアクセスする場
合、三角形ＴDEF を全てアクセスするためのアクセス回
数は、１６回となる。このインターリーブパターンＰ1
の中でマスキングを行うことにより、アクセス対象とな
るメモリバンクは、図１９の破線で示すメモリバンクと
なる。
【００４６】（１６×１のパターン）図２０に示すよう
に、三角形ＴDEF を（１６×１）のインターリーブパタ
ーンＰ2 でアクセスする場合、関係する領域は、図２１
に示すように、Ｐ2（ｘ，ｙ）＝Ｐ2（０，５），Ｐ2
（１，５），Ｐ2（０，６），Ｐ2（１，６），Ｐ2
（０，７），Ｐ2（１，７），Ｐ2（０，８），Ｐ2
（１，８），Ｐ2（０，９），Ｐ2（１，９），Ｐ2
（０，１０），Ｐ2（１，１０），Ｐ2（２，１０），Ｐ
2（１，１１），Ｐ2（２，１１），Ｐ2（１，１２），
Ｐ2（２，１２），Ｐ2（２，１３）の合計１８個とな
る。すなわち、（１６×１）のインターリーブパターン
Ｐ2で三角形ＴDEF をアクセスする場合、三角形ＴDEF
内部を全てアクセスするためのアクセス回数は、１８回
となる。このインターリーブパターンＰ2 の中でマスキ
ングを行うことにより、アクセス対象となるメモリバン
クは、図２２に示すメモリバンクとなる。
【００４７】上述のように、（４×４）のインターリー
ブパターンＰで三角形ＴDEF をアクセスする場合のアク
セス回数は１７回、（８×２）のインターリーブパター
ンＰ1で三角形ＴDEF をアクセスする場合のアクセス回
数は１６回、（１６×１）のインターリーブパターンＰ
2 で三角形ＴDEF をアクセスする場合のアクセス回数は
１８回となり、この結果、（８×２）のインターリーブ
パターンＰ1 で三角形ＴDEF をアクセスする場合のアク
セス回数が最少のアクセス回数となる。したがって、三
角形ＴDEF に対する適切なインターリーブパターンは、
（８×２）のインターリーブパターンＰ1ということに
なる。
【００４８】制御回路１０１は、上記のようにインター
リーブパターンを、ポリゴンの形状に応じた適切なパタ
ーンに切り換えるために、以下のような処理を行う。例
えば、メモリブロック［Ｘ］に書き込むポリゴンの形状
が図２３に示すような三角形（ＴHIJ）であった場合、
プリプロセッサ３２から供給されるインターリーブ制御
情報は、三角形ＴHIJの３つの頂点Ｈ，Ｉ，Ｊのｘｙ座
標Ｈ（ｘｈ，ｙｈ），Ｉ（ｘｉ，ｙｉ），Ｊ（ｘｊ，ｙ
ｊ）を含む情報となる。制御回路１０１は、このインタ
ーリーブ制御情報を用いて、三角形ＴHIJ の縦横比Ｒ
を、Ｘ方向の最大値ＭＡＸｘ及び最少値ＭＩＮｘ、Ｙ方
向の最大値ＭＡＸｙ及び最少値ＭＩＮｙをもって、Ｒ＝
ｄｙ／ｄｘ＝（ＭＡＸy−ＭＩＮy）／（ＭＡＸｘ−ＭＩ
Ｎx）なる演算により求める。なお、図２３の例では、
ＭＡＸｘ＝ｘｊ，ＭＩＮｘ＝ｘｉ，ＭＡＸｙ＝ｙｈ，Ｍ
ＩＮｙ＝ｙｉである。
【００４９】制御回路１０１は、上述のようにして求め
た縦横比Ｒに応じて、図２４に示すような、（１×１
６）、（２×８）、（４×４）、（８×２）、（１６×
１）の５種類のインターリーブパターンＰａ〜Ｐｅのう
ち、縦横比が最もＲに近いものを適切なインターリーブ
パターンとして選定し、三角形ＴHIJ をアクセスする際
に用いるインターリーブパターンを、選定したインター
リーブパターンに切り換える。縦横比Ｒを使って、その
ときの最適なインターリーブパターンを選択する方法と
しては、下表に示すようなテーブルを使ってもよい。
【００５０】
【表１】
【００５１】上述のように、第２のバススイッチャ３３
Ｅでは、描画するポリゴンの形状に応じて、図２４に示
したような５種類のインターリーブパターンＰａ〜Ｐｅ
から適切なインターリーブパターンを選定し、選定した
インターリーブパターンでメモリブロック［Ｘ］にアク
セスするため、最少のアクセス回数でメモリブロック
［Ｘ］にポリゴンを描画することができる。これによ
り、メモリアクセスを効率良く行うことができる。ＧＰ
Ｕ１５は、このような第２のバススイッチャ３３Ｅを採
用するようにしたので、ディスプレイでの描画速度を速
めることができるようになる。
【００５２】次に、選定されるインターリーブパターン
を用いたインターリーブ処理の内容を、より詳しく説明
する。図２４に示されるインターリーブパターンＰｃを
用いたときの実際の画面上の表示領域とインターリーブ
パターン（インターリーブパターンＰｃ）との関係を図
２５（ａ）に示す。本実施形態のフレームバッファ１８
が複数のメモリブロックからなること、各メモリブロッ
クの並びがディスプレイの表示領域に対応することは、
図３において説明したとおりである。個々のメモリブロ
ックは、ディスプレイの画面の左上を原点としたアドレ
ス、すなわち、ｘ座標ＰＩＸＨとｙ座標ＰＩＸＶとによ
り特定される。例えば、図２５（ａ）に示される三角形
において網掛けされたメモリブロックのｘ座標は
「２」、ｙ座標は「１」なので、このメモリブロックの
アドレスは、（２，１）ということになる。図２５
（ａ）のメモリブロック（２，１）の拡大図を図２５
（ｂ）に示す。なお、図２５（ａ）は、図３の上段図に
対応し、図２５（ｂ）のメモリブロックの拡大図は、図
３の下段図に対応する。
【００５３】インターリーブ処理は、メモリブロック毎
に行うことができる。また、メモリブロック毎に１６個
のピクセルエンジンをインターリーブパターン毎に選択
的に有効化してメモリバンクを割り当てる必要がある。
この場合の手法を図２６〜図３１を用いて説明する。な
お、図２６〜図３０においては、「０」はピクセルエン
ジン０、「１」はピクセルエンジン１、・・・、「１
５」はピクセルエンジン１５というように、ピクセルエ
ンジンの情報を表記してある。
【００５４】図２６〜図３０は、各インターリーブパタ
ーンＰａ〜Ｐｅが選定される場合のピクセルエンジンと
画素との関係を示した図である。インターリーブパター
ンＰａが選定される場合、有効化される画素は、図２６
に示されるように、「０〜１５」によって特定される１
６×１の範囲の画素となる。１６個のピクセルエンジン
は、この範囲をインターリーブの単位として有効化さ
れ、該当するメモリバンクが割り当てられる。
【００５５】このように、選定されるインターリーブパ
ターンに応じてメモリブロックに１６個のピクセルを同
時に書き込むためには、有効化する１６個のピクセルエ
ンジンの各々をそれぞれ異なるメモリバンクに割り当て
られなければならないが、従来のような（つまり、図８
のような）メモリバンクの割当方法では、異なるインタ
ーリーブパターンに対して、画素を同時アクセスできな
いため、それが不可能であった。
【００５６】本実施形態では、高速なインターリーブ処
理を可能にするために、どのインターリーブパターンが
選定された場合でも不具合が出ないように、メモリブロ
ックとメモリバンクとの対応関係を、予め所定の規則に
基づいて定める。その例を図３１に示す。図３１は、イ
ンターリーブパターンＰａ〜Ｐｅのいずれにも共通して
使うことのできるメモリバンクの割当例を示している。
領域内の数字は、メモリバンクの識別符号（１〜１５＝
Ａ０〜Ａ１５）である。このようにメモリバンクを割り
当てることで、どのインターリーブパターンＰａ〜Ｐｅ
を用いても、そのインターリーブパターン内で同一のメ
モリバンクが重複することがない。
【００５７】図３１において、インターリーブパターン
Ｐａの場合の同時アクセス領域は、領域Ｉ１として示さ
れている。この領域Ｉ１では、１６個のメモリバンクＡ
０〜Ａ１５が重複なく配置されている。インターリーブ
パターンＰｂを用いた場合の同時アクセス領域の１つで
あるＩ２でも、１６個のメモリバンクＡ０〜Ａ１５が重
複なく領域Ｉ２内に配置されている。同様に、インター
リーブパターンＰｃ〜Ｐｅを用いた場合の領域Ｉ３〜Ｉ
５においても、それぞれ１６個のメモリバンクＡ０〜Ａ
１５が重複せずに配置されている。従って、異なるイン
ターリーブパターンが選定された場合であっても、１６
画素を同時アクセスすることができ、効率的なインター
リーブ処理が可能になる。
【００５８】この実施形態では、メモリブロックが２４
×２４のピクセルを書き込めるものであり、かつ、１つ
のインターリーブパターンで最大１６個のピクセルを同
時に書き込むことを前提として説明したが、本発明は、
このような例に限定されない。例えば、メモリブロック
が２m×２ｎ個のピクセルを書き込む場合のメモリバン
クの割り当て方を、以下に説明する。
【００５９】メモリバンクを有効化させるための選択情
報Ａ（X，Y）は、以下の規則によって定められる。
【００６０】
【数３】・ｍ≦ｎの場合 Ｘ mod 2ｎ=2０×i[0]+2１×i[1]+…+2ｎ−１×i[n-1]=
Σ2ｋ×i[k] (但し、i[k]:0 or 1) Ｙ mod 2ｎ=2０×j[0]+2１×j[1]+…+2ｎ−１×j[n-1]=
Σ2ｋ×j[k] (但し、j[k]:0 or 1) と２進表記して、 Ａ(Ｘ,Ｙ)=Σ２ｋ×(i[k] xor j[n-1-k]) (但し、ｉ，ｊはビットの重み、Σはｋ＝０からｋ＝ｎ
−１までの総和、XORは排他的論理和を表す) ・ｍ＞ｎの場合 Ｘ mod 2ｍ=2０×i[0]+2１×i[1]+…+2ｍ−１×i[ｍ-1]
=Σ2ｋ×i[k] (但し、i[k]:0 or 1) Ｙ mod 2ｍ=2０×j[0]+2１×j[1]+…+2ｍ−１×j[ｍ-1]
=Σ2ｋ×j[k] (但し、j[k]:0 or 1) と２進表記して、 Ａ(Ｘ,Ｙ)=Σ２ｋ×(i[k] xor j[ｍ-1-k]) (但し、ｉ，ｊはビットの重み、Σはｋ＝０からｋ＝ｍ
−１までの総和、XORは排他的論理和を表す)
【００６１】例えば図３１に斜線で示したピクセルＧの
アドレス(９，８)を、ｍ＝ｎの場合の規則にあてはめて
みると、すなわち、Ｘに９，Ｙに８を代入して二進表記
すると、Ｘ＝９の場合のｉ（３）は１，ｉ（２）は０，
ｉ（１）は０，ｉ（０）は１、Ｙ＝８の場合のｊ（３）
は１，ｊ（２）は０，ｊ（１）は０，ｊ（０）は０なの
で、Ｘ＝１００１ｂ、Ｙ＝１０００ｂとなる。「１００
０」、「１００１」はそれぞれ２進数であり、「ｂ」は
それがバイナリであることを示している。Ｙ＝Σ２ｋ×
j[k]に対して、Σ２ｋ×j[n-1-k]は「inverseＹ」とな
るので、Ｙ＝１０００ｂのとき、inverseＹ＝０００１
ｂと表される。従って、Ａ（９，８）＝（１００１ｂ）
ｘｏｒ（０００１ｂ）＝１０００ｂ＝８となる。この数
値は、図３１のアドレスＡ（９，８）のピクセルＧに対
応するメモリバンクの識別符号（＝８：A8）と一致す
る。
【００６２】すべてのメモリバンクに対して上記の規則
に基づく演算を行い、選択情報Ａ（Ｘ，Ｙ）を定めるこ
とで、図３１のような内容のテーブルが得られる。この
テーブルを用いることにより、どのインターリーブパタ
ーン内にもメモリバンクが重複なく割り当てられるよう
になるので、第２のバススイッチャ３３Ｅでは、ポリゴ
ンの形状に合わせて必要なインターリーブパターンを定
めるだけで済むようになり、インターリーブ処理が効率
化される。このような仕組みによってメモリアクセス速
度が速くなるので、フレームバッファ１８に、必ずしも
高速メモリを使用する必要がなくなり、コスト増を生じ
ることなく、描画のための処理速度を速めることができ
るようになる。
【００６３】なお、本実施形態では、特徴的なインター
リーブ処理を第２のバススイッチャ３３Ｅを用いて実現
する場合の例を示したが、第２のバススイッチャ３３Ｅ
と等価の機能を有するユニット部品ないしデバイスを使
用しても、本実施形態と同様に本発明を実施することが
できるものである。また、このようなインターリーブ処
理は、ハードウエアのみの組み合わせ、ソフトウエア処
理のみ、あるいは両者の組み合わせのいずれによっても
実現が可能である。
【００６４】以上の説明は、ピクセルを書き込む場合の
例についてであるが、書き込まれたピクセルを読み出す
場合も、上記のピクセル書込アドレスが表示アドレスに
代わるだけで同様の動作となる。また、以上の説明は、
エンタテインメント装置における画像処理、特にレンダ
リング処理の際の画像メモリへのアクセスの例について
であるが、本発明は、画像メモリの例に限定されるもの
ではなく、テキストデータその他のデータのメモリアク
セス全般にも同様に適用が可能なものである。
【００６５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、高速アクセス可能なメモリを使用することな
く、アクセス速度を高めることができるという、特有の
効果が得られる。従って、必ずしもメモリを高速なもの
にする必要がなくなり、製品の価格高騰を抑制しつつ、
全体的なデータ処理の速度を上げることができる仕組み
を実現することができる。
【図面の簡単な説明】
【図１】 本発明を適用したエンタテインメント装置の
構成を示すブロック図。
【図２】 エンタテインメント装置におけるＧＰＵの具
体的な構成図。
【図３】 フレームバッファ、メモリブロック及び画素
領域の関係を示した図。
【図４】 ＧＰＵ内の第２のバススイッチャの構成図と
メモリバンクとの関係を示した図。
【図５】 ＭＵＸ／ＤＭＵＸの詳細構成図。
【図６】 ＰＣＲＴＣと第２のバススイッチャとの間の
インタフェースを示した図。
【図７】 メモリバンクの接続図。
【図８】 従来のインターリーブ処理の原理を説明する
ための図で、（ａ）はあるインターリーブパターンにお
けるバンクアドレス、（ｂ）はそのときのメモリアドレ
スを示す。
【図９】 本実施形態によるインターリーブ処理の原理
を説明するための図で、（ａ）はバンクアドレス、
（ｂ）はメモリアドレスを示す。
【図１０】 フレームバッファに描画する第１のポリゴ
ンの形状内部をアクセスする場合の説明図。
【図１１】 第１のポリゴンについてアクセスすべきイ
ンターリーブパターンの説明図。
【図１２】 第１のポリゴンについてアクセスする場合
のマスク処理を説明するための図。
【図１３】マスク処理の結果アクセスすべき領域を説明
するための図。
【図１４】フレームバッファのメモリバンク上に描画す
る第２のポリゴンについて（４×４）のインターリーブ
パターンでアクセスする場合について説明するための
図。
【図１５】第２のポリゴンについて（４×４）のインタ
ーリーブパターンでアクセスする場合のインターリーブ
パターンを説明するための図。
【図１６】第２のポリゴンについて（４×４）のインタ
ーリーブパターンでアクセスする場合のマスク処理につ
いて説明するための図。
【図１７】第２のポリゴンについて（８×２）のインタ
ーリーブパターンでアクセスする場合について説明する
ための図。
【図１８】第２のポリゴンについて（８×２）のインタ
ーリーブパターンでアクセスする場合のインターリーブ
パターンを説明するための図。
【図１９】第２のポリゴンについて（８×２）のインタ
ーリーブパターンでアクセスする場合のマスク処理につ
いて説明するための図。
【図２０】第２のポリゴンについて（１６×１）のイン
ターリーブパターンでアクセスする場合について説明す
るための図。
【図２１】第２のポリゴンについて（１６×１）のイン
ターリーブパターンでアクセスする場合のインターリー
ブパターンを説明するための図。
【図２２】第２のポリゴンについて（１６×１）のイン
ターリーブパターンでアクセスする場合のマスク処理に
ついて説明するための図。
【図２３】フレームバッファに描画するポリゴンの形状
の縦横比を算出する処理を説明するための図。
【図２４】 ５種類のインターリーブパターンを示した
パターン図。
【図２５】 （ａ）は画面表示領域とインターリーブパ
ターンとの関係を示した図，（ｂ）は(ａ)のブロック
(２，１)の拡大図。
【図２６】 インターリーブパターンＰａが選定された
場合の同時アクセス領域（１６×１）の説明図。
【図２７】 インターリーブパターンＰｂが選定された
場合の同時アクセス領域（８×２）の説明図。
【図２８】 インターリーブパターンＰｃが選定された
場合の同時アクセス領域（４×４）の説明図。
【図２９】 インターリーブパターンＰｄが選定された
場合の同時アクセス領域（２×８）の説明図。
【図３０】 インターリーブパターンＰｅが選定された
場合の同時アクセス領域（１×１６）の説明図。
【図３１】 テーブルの内容説明図。
【符号の説明】
１５ ＧＰＵ １８ フレームバッファ ３１ パケットエンジン ３２ プリプロセッサ ３３ 描画エンジン ３３Ａ１，３３Ａ２・・・３３ＡＮ ポリゴンエンジン ３３Ｂ１，３３Ｂ２・・・３３ＢＮ テクスチャエンジ
ン ３３Ｃ 第１のバススイッチャ ３３Ｄ１，３３Ｄ２・・・３３ＤＭ ピクセルエンジン ３３Ｅ 第２のバススイッチャ ３３Ｆ テクスチャキャッシュ ３４ ＰＣＲＴＣ １０１ 制御回路 １０２ セレクタ １０３ａ，１０３ｂ，・・・１０３ｐ MUX/DMUX：マル
チプレクサ／デマルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡 正昭 東京都港区赤坂７丁目１番１号 株式会社 ソニー・コンピュータエンタテインメント 内 Ｆターム(参考） 5B060 CA12 GA08 HA05

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 マトリクス状に配された複数の記録領域
    を有するメモリへのアクセスをインターリーブパターン
    単位で行う装置であって、 アクセス時に使用するインターリーブパターンを選定す
    るパターン選定手段と、 前記選定されたインターリーブパターンについて割り当
    てられている複数の記録領域に、それらのアドレスを切
    り替えることなく同時にアクセスする領域アクセス手段
    とを具え、 前記パターン選定手段でどのようなインターリーブパタ
    ーンが選定された場合であっても、当該インターリーブ
    パターン内では他の記録領域と重複しない記録領域が前
    記領域アクセス手段に割り当てられている、 メモリアクセス装置。
  2. 【請求項２】 前記メモリは、前記記録領域が画素領域
    となる画像メモリであり、 前記パターン選定手段は、前記画像メモリへの描画対象
    となる画像の形状に適合するインターリーブパターンを
    選定するように構成されている、 請求項１記載のメモリアクセス装置。
  3. 【請求項３】 前記インターリーブパターンが複数種類
    用意されており、この複数種類のインターリーブパター
    ンが、それぞれ他の種類のインターリーブパターンと同
    数の画素領域を互いに異なる組合せで表すものである、
    請求項２記載のメモリアクセス装置。
  4. 【請求項４】 前記パターン選定手段は、前記形状が特
    定された画像を描画する際に最少のアクセス回数となる
    インターリーブパターンを選定する、 請求項２記載のメモリアクセス装置。
  5. 【請求項５】 前記画像メモリが、それぞれ前記インタ
    ーリーブパターン単位でアクセスされる画素領域を有す
    る複数のメモリブロックの集合からなるものであり、 各メモリブロックには同時アクセス可能数のメモリバン
    クが具えられており、 前記複数のメモリブロックの各々を識別するための第１
    アドレス情報と、前記メモリバンク内の画素領域を識別
    するための第２アドレス情報との組合せによって、アク
    セスすべき画素領域が特定されるように構成されてい
    る、 請求項２記載のメモリアクセス装置。
  6. 【請求項６】 前記複数のメモリブロックの各々がマト
    リクス状に配された画素領域を有するものであり、 前記第２アドレス情報はこのマトリクス状の画素領域の
    縦方向、横方向あるいはそれらの方向の組合せのいずれ
    かのアドレスで表されるものである、 請求項５記載のメモリアクセス装置。
  7. 【請求項７】 メモリブロック内の個々の画素領域とそ
    れに割り当てられる前記メモリバンクとの対応関係を規
    定したテーブルを具え、このテーブルに基づいて、アク
    セスすべきメモリバンクが決定されるように構成されて
    いる、 請求項６記載のメモリアクセス装置。
  8. 【請求項８】 前記複数のメモリブロックの各々が、横
    方向のアドレスがＸ、縦方向のアドレスがＹで表される
    マトリクス状に配された２ｍ×２ｎ個の画素領域からな
    るものであり、これらの画素領域にアクセスする際に指
    定される前記第２アドレス情報がＡ（Ｘ，Ｙ）で表さ
    れ、ｍ≦ｎの場合、前記第２アドレス情報Ａ（Ｘ，Ｙ）
    が、下記の規則によって定められている、請求項５記載
    のメモリアクセス装置。 【数１】Ｘ mod 2ｎ=2０×i[0]+2１×i[1]+…+2ｎ−１
    ×i[n-1]=Σ2ｋ×i[k] (但し、i[k]:0 or 1) Ｙ mod 2ｎ=2０×j[0]+2１×j[1]+…+2ｎ−１×j[n-1]=
    Σ2ｋ×j[k] (但し、j[k]:0 or 1) と２進表記して、 Ａ(Ｘ,Ｙ)=Σ２ｋ×(i[k] xor j[n-1-k]) (但し、ｉ，ｊはビットの重み、Σはｋ＝０からｋ＝ｎ
    −１までの総和、XORは排他的論理和を表す)
  9. 【請求項９】 前記複数のメモリブロックの各々が、横
    方向のアドレスがＸ、縦方向のアドレスがＹで表される
    マトリクス状に配された２ｍ×２ｎ個の画素領域からな
    るものであり、これらの画素領域にアクセスする際に指
    定される前記第２アドレス情報がＡ（Ｘ，Ｙ）で表さ
    れ、ｍ＞ｎの場合、前記第２アドレス情報Ａ（Ｘ，Ｙ）
    が、下記の規則によって定められている、 請求項５記載のメモリアクセス装置。 【数２】Ｘ mod 2ｍ=2０×i[0]+2１×i[1]+…+2ｍ−１
    ×i[ｍ-1]=Σ2ｋ×i[k] (但し、i[k]:0 or 1) Ｙ mod 2ｍ=2０×j[0]+2１×j[1]+…+2ｍ−１×j[ｍ-1]
    =Σ2ｋ×j[k] (但し、j[k]:0 or 1) と２進表記して、 Ａ(Ｘ,Ｙ)=Σ２ｋ×(i[k] xor j[m-1-k]) (但し、ｉ，ｊはビットの重み、Σはｋ＝０からｋ＝ｍ
    −１までの総和、XORは排他的論理和を表す)
  10. 【請求項１０】 マトリクス状に配された複数の記録領
    域を有するメモリへのアクセスを行うコンピュータに搭
    載される半導体デバイスであって、 前記コンピュータに、アクセス時に使用するインターリ
    ーブパターンを選定するパターン選定手段と、前記選定
    されたインターリーブパターンに対応する複数の記録領
    域に同時にアクセスする領域アクセス手段とを構築さ
    せ、 どのようなインターリーブパターンが選定された場合で
    あっても当該インターリーブパターン内では他の記録領
    域と重複しない記録領域を前記領域アクセス手段に割り
    当てることにより、前記メモリへのアクセスが、前記記
    録領域のアドレスが切り替わることなく、複数種類のい
    ずれかのインターリーブパターン単位で行われるよう
    に、前記コンピュータを動作させる、 半導体デバイス。
  11. 【請求項１１】 マトリクス状に配された複数の記録領
    域を有するメモリへのアクセスを複数種類のいずれかの
    インターリーブ単位で行うコンピュータにおいて実行さ
    れるアクセス制御のための方法であって、 同時アクセス可能な複数の記録領域を、どのようなイン
    ターリーブパターンが選定された場合であっても当該イ
    ンターリーブパターン内で同一の記録領域が重複しない
    ように定める段階と、 アクセス時に使用するインターリーブパターンを選定す
    る段階と、 前記選定されたインターリーブパターンについて割り当
    てられている複数の記録領域に、それらのアドレスを切
    り替えることなく同時にアクセスする段階とを有する、 メモリアクセス制御方法。
  12. 【請求項１２】 コンピュータを、マトリクス状に配さ
    れた複数の記録領域を有するメモリへのアクセスをイン
    ターリーブパターン単位で行うメモリアクセス装置とし
    て動作させるためのコンピュータプログラムであって、 前記メモリアクセス装置が、アクセス時に使用するイン
    ターリーブパターンを選定するパターン選定手段と、前
    記選定されたインターリーブパターンについて割り当て
    られている複数の記録領域に、それらのアドレスを切り
    替えることなく同時にアクセスする領域アクセス手段と
    を具え、前記パターン選定手段でどのようなインターリ
    ーブパターンが選定された場合であっても、当該インタ
    ーリーブパターン内では他の記録領域と重複しない記録
    領域が前記領域アクセス手段に割り当てられているもの
    である、 コンピュータプログラム。
  13. 【請求項１３】 請求項１２に記載されたコンピュータ
    プログラムが記録された、コンピュータ読み取り可能な
    記録媒体。
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