JP2000123157A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 画像データを記憶している複数バンクからな
るメモリへのアクセス速度を向上できる画像処理装置を
提供する。 【解決手段】 画像データを処理する画像処理回路と、
複数のバンク２０１Ａ，２０１Ｂ，２０２Ａ，２０２Ｂ
を有し、画像データを記憶するＤＲＡＭと、前記複数の
バンクのそれぞれに対応して設けられ、対応するバンク
と前記画像処理手段との間で、画像データを入力順で出
力する複数の書き込み用ＦＩＦＯ回路４００Ａ，４００
Ｂ，４０２Ａ，４０２Ｂと、読み出し用ＦＩＦＯ回路４
０１Ａ，４０１Ｂ，４０３Ａ，４０３Ｂとを有するＱ

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理装置に関
する。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファ（フレームバ
ッファ）のアドレスに書き込むレンダリング(Renderin
g) 処理を行う。

【０００３】レンダリング処理の手法の一つに、ポリゴ
ン（Polygon)レンダリングがある。この手法では、立体
モデルを三角形の単位図形（ポリゴン）の組み合わせと
して表現しておき、このポリゴンを単位として描画を行
うことで、表示画面の色を決定する。

【０００４】ポリゴンレンダリングでは、物理座標系に
おける三角形の各頂点についての、座標（ｘ，ｙ，ｚ）
と、色データ（Ｒ，Ｇ，Ｂ）と、張り合わせのイメージ
パターンを示すテクスチャデータの同次座標（ｓ，ｔ）
および同次項ｑの値とを入力とし、これらの値を三角形
の内部で補間する処理が行われる。ここで、同次項ｑ
は、簡単にいうと、拡大縮小率のようなもので、実際の
テクスチャバッファのＵＶ座標系における座標、すなわ
ち、テクスチャ座標データ（ｕ，ｖ）は、同次座標
（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」および「ｔ
／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよび
ＶＳＩＺＥを乗じたものとなる。

【０００５】図１３は、３次元コンピュータグラフィッ
クスシステムの基本的な概念を示すシステム構成図であ
る。

【０００６】この３次元コンピュータグラフィックスシ
ステムにおいては、グラフィックス描画等のデータは、
メインプロセッサ１のメインメモリ２、あるいは外部か
らのグラフィックスデータを受けるＩ／Ｏインタフェー
ス回路３からメインバス４を介してレンダリングプロセ
ッサ５ａ、フレームバッファメモリ５ｂを有するレンダ
リング回路５に与えられる。

【０００７】レンダリングプロセッサ５ａには、表示す
るためのデータを保持することを目的とするフレームバ
ッファ５ｂと、描画する図形要素（たとえば三角形）の
表面に張り付けるテクスチャデータを保持しているテク
スチャメモリ６が結合されている。そして、レンダリン
グプロセッサ５ａによって、図形要素毎に表面にテクス
チャを張り付けた図形要素を、フレームバッファ５ｂに
描画するという処理が行われる。

【０００８】フレームバッファ５ｂとテクスチャメモリ
６は、一般的にＤＲＡＭ(Dynamic Random Access Memor
y)を用いて構成されている。ところで、従来、このよう
なＤＲＡＭは、例えば、図１４に示すように、バンク５
００Ａ，５００Ｂを有し、書き込みデータを入力する書
き込み用ＦＩＦＯ回路５０１と読み出しデータを出力す
る読み出し用ＦＩＦＯ回路５０２とがそれぞれ１個ずつ
設けられている。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た３次元コンピュータグラフィックスシステムにおい
て、ＤＲＡＭを複数のバンク構成にした場合に、書き込
み用ＦＩＦＯ回路５０１および読み出し用ＦＩＦＯ回路
５０２をそれぞれ１個しか設けていないと、以下に示す
ような場合には、ＤＲＡＭのセルがアクセス状態である
にも係わらず、アクセスを行うことができない事態が発
生する。

【００１０】例えば、図１５に示す時系列なデータＳ５
１０が、図１４に示す書き込み用ＦＩＦＯ回路５０１に
入力された場合について説明する。ここで、図１５に示
されるデータＡ₁ （０），Ａ₂ （０），はバンク２０１
Ａの０番目のデータ線（ライン）を介して書き込まれる
データであり、データＢ₃（１），Ｂ₄ （１），Ｂ
₇ （１），Ｂ₈ （１）はバンク２０１Ｂの１番目のデー
タ線を介して書き込まれるデータであり、データＡ
₅ （１），Ａ₆ （１）はバンク２０１Ａの１番目のデー
タ線を介して書き込まれるデータである。

【００１１】図１５に示すデータＳ５１０が、図１４に
示す書き込み用ＦＩＦＯ回路５０１に入力され、ＦＩＦ
Ｏ方式で、バンク５００Ａ，５００Ｂに書き込まれる。
先ず、図１６（Ａ）に示すように、先ず、タイミングｔ
₁ で、バンク５００Ａにおいて、０番目のデータ線のプ
リチャージ動作が開始される。次に、所定時間後に、タ
イミングｔ₃ ，ｔ₄ で、バンク５００Ａにおいて、バン
ク５００Ａの０番目のデータ線を介して、データＡ
₁ （０），Ａ₂ （０）が連続して２回書き込まれる。こ
のとき、タイミングｔ₃ で、バンク５００Ａにおけるデ
ータＡ₁ （０）の書き込み動作と並行して、バンク５０
０Ｂにおいて、１番目のデータ線のプリチャージ動作が
開始される。そして、バンク５００ＡにおけるデータＡ
₂ （０）の書き込み動作が終了したタイミングｔ₅ とタ
イミングｔ₆ とで、バンク５００Ｂにおいて、１番目の
データ線を介して、データＢ₃ （１），Ｂ₄ （１）が連
続して書き込まれる。このとき、タイミングｔ₆ で、バ
ンク５００ＢにおけるデータＢ₄ （１）の書き込み動作
と並行して、バンク５００Ａにおいて、１番目のデータ
線のプリチャージ動作が開始される。

【００１２】次に、所定時間後に、タイミングｔ₈ ，ｔ
₉ で、バンク５００Ａにおいて、バンク５００Ａの１番
目のデータ線を介して、データＡ₅ （１），Ａ₆ （１）
が連続して２回書き込まれる。その後、バンク５００Ａ
におけるデータＡ₆ （１）の書き込み動作が終了したタ
イミングｔ₁₀とタイミングｔ₁₁とで、バンク５００Ｂに
おいて、１番目のデータ線を介して、データＢ
₇ （１），Ｂ₈ （１）が連続して書き込まれる。

【００１３】この場合に、図１６（Ｂ）に示すタイミン
グｔ₇ 〜ｔ₈ では、バンク５００ＢはデータＢ₇ （１）
を１番目のデータ線を介して書き込み可能な状態になっ
ているが、書き込み用ＦＩＦＯ回路５０１において、デ
ータＢ₇ （１）はデータＡ₅(1),A₆ （１）を追い越すこ
とができないため、当該データＢ₇ （１）の書き込みを
行うことができない。すなわち、従来の図１４に示す構
成のＤＲＡＭでは、上述したようなデータの追い越しが
できないことが、ＤＲＡＭへのアクセス速度をさらに向
上させる上でのボトルネックとなっていた。

【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、画像データを記憶している複数バンクからな
るメモリへのアクセス速度を向上できる画像処理装置を
提供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点の画像処理装置は、画像データ
を処理する画像処理回路と、複数のバンクを有し、画像
データを記憶する第１の記憶回路と、前記複数のバンク
のそれぞれに対応して設けられ、対応する前記バンクと
前記画像処理手段との間で、画像データを入力順で出力
する複数の第２の記憶回路とを有する。

【００１６】このように、第１の観点の画像処理装置で
は、バンク毎に第２の記憶回路を設けたことで、第１の
記憶回路へのデータの入出力順序と、第２の記憶回路へ
のデータのアクセス順序とを入れ替えることが可能にな
る。これにより、複数のバンクのうち、アクセス可能な
バンクに優先的にアクセスを行うことができ、アクセス
速度を短縮できる。

【００１７】また、本発明の第１の観点の画像処理装置
は、好ましくは、前記複数のバンクのそれぞれに対応し
て設けられ、前記画像処理手段から入力した画像データ
を対応する前記バンクに出力する書き込み用の複数の前
記第２の記憶回路と、前記複数のバンクのそれぞれに対
応して設けられ、対応する前記バンクから読み出された
画像データを前記画像処理手段に出力する読み出し用の
複数の前記第２の記憶回路とを有する。

【００１８】また、本発明の第１の観点の画像処理装置
は、好ましくは、前記第２の記憶回路は、対応するバン
クについての前記画像データの書き込み時と読み出し時
とで共用される。

【００１９】また、本発明の第２の観点の画像処理装置
は、画像データを処理する画像処理回路と、複数のバン
クを有し、画像データを記憶する第１の記憶回路と、１
個の入力ポートと少なくとも２個以上の出力ポートとを
有し、各出力ポートにおいて、前記入力ポートを介して
前記画像処理手段から前記画像データを入力した順で前
記画像データを前記複数のバンクに出力する第２の記憶
回路とを有する。

【００２０】また、本発明の第２の観点の画像処理装置
は、好ましくは、少なくとも２個の入力ポートと１個以
上の出力ポートとを有し、前記入力ポートの位置に応じ
た順序で、前記複数のバンクから前記入力ポートを介し
て入力した画像データを、前記出力ポートから前記画像
処理回路に順に出力する第３の記憶回路をさらに有す
る。

【００２１】また、本発明の第３の観点の画像処理装置
は、単位図形の頂点について、３次元座標（ｘ，ｙ，
ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、テクスチ
ャ同次座標（ｓ，ｔ）および同次項ｑを含むポリゴンレ
ンダリングデータを用いてレンダリング処理を行う画像
処理装置であって、複数のバンクを有し、データを記憶
する第１の記憶回路と、前記複数のバンクのそれぞれに
対応して設けられ、データを入力順で出力する複数の第
２の記憶回路と、前記単位図形の頂点のポリゴンレンダ
リングデータを補間して、前記単位図形内に位置する画
素の補間データを生成する補間データ生成回路と、前記
補間データに含まれるテクスチャ同次座標（ｓ，ｔ）を
同次項ｑで除算して「ｓ／ｑ」および「ｔ／ｑ」を生成
し、当該「ｓ／ｑ」および「ｔ／ｑ」に応じたテクスチ
ャアドレスを用いて前記第２の記憶回路を介して前記第
１の記憶回路から読み出されたテクスチャデータを、図
形要素の表面への張り付け処理を行って表示データを生
成し、当該表示データを前記第２の記憶回路を介して前
記第１の記憶回路に書き込むるテクスチャ処理回路とを
有する。

【００２２】また、本発明の第４の観点の画像処理装置
は、単位図形の頂点について、３次元座標（ｘ，ｙ，
ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、テクスチ
ャ同次座標（ｓ，ｔ）および同次項ｑを含むポリゴンレ
ンダリングデータを用いてレンダリング処理を行う画像
処理装置であって、複数のバンクを有し、データを記憶
する第１の記憶回路と、１個の入力ポートと少なくとも
２個以上の出力ポートとを有し、各出力ポートにおい
て、前記入力ポートを介して前記画像処理手段から前記
画像データを入力した順で前記画像データを前記複数の
バンクに出力する第２の記憶回路と、前記単位図形の頂
点のポリゴンレンダリングデータを補間して、前記単位
図形内に位置する画素の補間データを生成する補間デー
タ生成回路と、前記補間データに含まれるテクスチャ同
次座標（ｓ，ｔ）を同次項ｑで除算して「ｓ／ｑ」およ
び「ｔ／ｑ」を生成し、当該「ｓ／ｑ」および「ｔ／
ｑ」に応じたテクスチャアドレスを用いて前記第１の記
憶回路から読み出されたテクスチャデータを、図形要素
の表面への張り付け処理を行って表示データを生成し、
当該表示データを前記第２の記憶回路を介して前記第１
の記憶回路に書き込むるテクスチャ処理回路とを有す
る。

【００２３】さらに、本発明の第４の観点の画像処理装
置は、好ましくは、少なくとも２個の入力ポートと１個
以上の出力ポートとを有し、前記入力ポートの位置に応
じた順序で、前記複数のバンクから前記入力ポートを介
して入力した画像データを、前記出力ポートから前記画
像処理回路に順に出力する第３の記憶回路をさらに有
し、前記テクスチャ処理回路は、前記第３の記憶回路を
介して、前記第１の記憶回路から前記テクスチャデータ
を読み出す。

【００２４】

【発明の実施の形態】以下、本実施形態においては、パ
ーソナルコンピュータなどに適用される、任意の３次元
物体モデルに対する所望の３次元画像をＣＲＴ(Cathode
Ray Tube)などのディスプレイ上に高速に表示する３次
元コンピュータグラフィックスシステムについて説明す
る。

【００２５】図１は、本発明に係る画像処理装置として
の３次元コンピュータグラフィックスシステム１０のシ
ステム構成図である。

【００２６】３次元コンピュータグラフィックスシステ
ム１０は、立体モデルを単位図形である三角形（ポリゴ
ン）の組み合わせとして表現し、このポリゴンを描画す
ることで表示画面の各画素の色を決定し、ディスプレイ
に表示するポリゴンレンダリング処理を行うシステムで
ある。また、３次元コンピュータグラフィックスシステ
ム１０では、平面上の位置を表現する（ｘ，ｙ）座標の
他に、奥行きを表すｚ座標を用いて３次元物体を表し、
この（ｘ，ｙ，ｚ）の３つの座標で３次元空間の任意の
一点を特定する。

【００２７】図１に示すように、３次元コンピュータグ
ラフィックスシステム１０は、メインプロセッサ１１、
メインメモリ１２、Ｉ／Ｏインタフェース回路１３、お
よびレンダリング回路１４が、メインバス１５を介して
接続されている。以下、各構成要素の機能について説明
する。

【００２８】メインプロセッサ１１は、例えば、アプリ
ケーションの進行状況などに応じて、メインメモリ１２
から必要なグラフィックデータを読み出し、このグラフ
ィックデータに対してクリッピング(Clipping)処理、ラ
イティング(Lighting)処理などのジオメトリ(Geometry)
処理などを行い、ポリゴンレンダリングデータを生成す
る。メインプロセッサ１１は、ポリゴンレンダリングデ
ータＳ１１を、メインバス１５を介してレンダリング回
路１４に出力する。

【００２９】Ｉ／Ｏインタフェース回路１３は、必要に
応じて、外部から動きの制御情報またはポリゴンレンダ
リングデータなどを入力し、これをメインバス１５を介
してレンダリング回路１４に出力する。

【００３０】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，ｓ，
ｔ，ｑ）のデータを含んでいる。ここで、（ｘ，ｙ，
ｚ）データは、ポリンゴの頂点の３次元座標を示し、
（Ｒ，Ｇ，Ｂ）データは、それぞれ当該３次元座標にお
ける赤、緑、青の輝度値を示している。（ｓ，ｔ，ｑ）
データのうち、（ｓ，ｔ）は、対応するテクスチャの同
次座標を示しており、ｑは同次項を示している。ここ
で、「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチ
ャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチ
ャ座標データ（ｕ，ｖ）が得られる。テクスチャバッフ
ァ１４７ａに記憶されたテクスチャデータへのアクセス
は、テクスチャ座標データ（ｕ，ｖ）を用いて行われ
る。すなわち、ポリゴンレンダリングデータは、三角形
の各頂点の物理座標値と、それぞれの頂点の色とテクス
チャデータである。

【００３１】以下、レンダリング回路１４について詳細
に説明する。図１に示すように、レンダリング回路１４
は、ＤＤＡ(Digital DifferentialAnarizer) セットア
ップ回路１４１、トライアングルＤＤＡ回路１４２、テ
クスチャエンジン回路１４３、メモリインタフェース
（Ｉ／Ｆ）回路１４４、ＣＲＴコントロール回路１４
５、ＲＡＭＤＡＣ回路１４６、ＤＲＡＭ１４７およびＳ
ＲＡＭ(Static RAM)１４８を有する。本実施形態におけ
るレンダリング回路１４は、一つの半導体チップ内にロ
ジック回路と少なくとも表示データとテクスチャデータ
とを記憶するＤＲＡＭ１４７とが混載されている。

【００３２】ＤＲＡＭ１４７ ＤＲＡＭ１４７は、テクスチャバッファ１４７ａ、ディ
スプレイバッファ１４７ｂ、ｚバッファ１４７ｃおよび
テクスチャＣＬＵＴ(Color Look Up Table) バッファ１
４７ｄとして機能する。また、ＤＲＡＭ１４７は、後述
するように、同一機能を有する複数（本実施形態では４
個）のモジュールに分割されている。

【００３３】また、ＤＲＡＭ１４７には、より多くのテ
クスチャデ−タを格納するために、インデックスカラ−
におけるインデックスと、そのためのカラ−ルックアッ
プテ−ブル値が、テクスチャＣＬＵＴバッファ１４７ｄ
に格納されている。インデックスおよびカラ−ルックア
ップテ−ブル値は、テクスチャ処理に使われる。すなわ
ち、通常はＲ，Ｇ，Ｂそれぞれ８ビットの合計２４ビッ
トでテクスチャ要素を表現するが、それではデ−タ量が
膨らむため、あらかじめ選んでおいた例えば２５６色等
の中から一つの色を選んで、そのデ−タをテクスチャ処
理に使う。このことで２５６色であればそれぞれのテク
スチャ要素は８ビットで表現できることになる。インデ
ックスから実際のカラ−への変換テ−ブルは必要になる
が、テクスチャの解像度が高くなるほど、よりコンパク
トなテクスチャデ−タとすることが可能となる。これに
より、テクスチャデ−タの圧縮が可能となり、内蔵ＤＲ
ＡＭの効率良い利用が可能となる。

【００３４】さらにＤＲＡＭ１４７には、描画と同時並
行的に隠れ面処理を行うため、描画しようとしている物
体の奥行き情報が格納されている。なお、表示データと
奥行きデータおよびテクスチャデータの格納方法として
は、メモリブロックの先頭から連続して表示データが格
納され、次に奥行きデータが格納され、残りの空いた領
域に、テクスチャの種類毎に連続したアドレス空間でテ
クスチャデータが格納される。これにより、テクスチャ
データを効率よく格納できることになる。

【００３５】図２は、ＤＲＡＭ１４７、ＳＲＡＭ１４
８、並びに、ＤＲＡＭ１４７およびＳＲＡＭ１４８へア
クセスするメモリＩ／Ｆ回路１４４の具体的な構成例を
示すブロック図である。

【００３６】図２に示すように、図１に示すＤＲＡＭ１
４７およびＳＲＡＭ１４８は、前述したように４個のメ
モリモジュール２００，２１０，２２０，２３０に分割
されている。

【００３７】メモリモジュール２００は、メモリ２０
１，２０２を有する。メモリ２０１は、ＤＲＡＭ１４７
の一部を構成するバンク２０１Ａ，２０１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２０１Ｃ，２０１Ｄと
を有する。また、メモリ２０２は、ＤＲＡＭ１４７の一
部を構成するバンク２０２Ａ，２０２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２０２Ｃ，２０２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２０１
Ｃ，２０１Ｄ，２０２Ｃ，２０２Ｄに対しては同時アク
セスが可能である。

【００３８】メモリモジュール２１０は、メモリ２１
１，２１２を有する。メモリ２１１は、ＤＲＡＭ１４７
の一部を構成するバンク２１１Ａ，２１１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２１１Ｃ，２１１Ｄと
を有する。また、メモリ２１２は、ＤＲＡＭ１４７の一
部を構成するバンク２１２Ａ，２１２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２１２Ｃ，２１２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２１１
Ｃ，２１１Ｄ，２１２Ｃ，２１２Ｄに対しては同時アク
セスが可能である。

【００３９】メモリモジュール２２０は、メモリ２２
１，２２２を有する。メモリ２２１は、ＤＲＡＭ１４７
の一部を構成するバンク２２１Ａ，２２１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２２１Ｃ，２２１Ｄと
を有する。また、メモリ２２２は、ＤＲＡＭ１４７の一
部を構成するバンク２２２Ａ，２２２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２２２Ｃ，２２２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２２１
Ｃ，２２１Ｄ，２２２Ｃ，２２２Ｄに対しては同時アク
セスが可能である。

【００４０】メモリモジュール２３０は、メモリ２３
１，２３２を有する。メモリ２３１は、ＤＲＡＭ１４７
の一部を構成するバンク２３１Ａ，２３１Ｂと、ＳＲＡ
Ｍ１４８の一部を構成するバンク２３１Ｃ，２３１Ｄと
を有する。また、メモリ２３２は、ＤＲＡＭ１４７の一
部を構成するバンク２３２Ａ，２３２Ｂと、ＳＲＡＭ１
４８の一部を構成するバンク２３２Ｃ，２３２Ｄとを有
する。なお、ＳＲＡＭ１４８を構成するバンク２３１
Ｃ，２３１Ｄ，２３２Ｃ，２３２Ｄに対しては同時アク
セスが可能である。

【００４１】ここで、メモリモジュール２００，２１
０，２２０，２３０の各々は、図１に示すテクスチャバ
ッファ１４７ａ、ディスプレイバッファ１４７ｂ、Ｚバ
ッファ１４７ｃおよびテクスチャＣＬＵＴバッファ１４
７ｄの全ての機能を持つ。すなわち、メモリモジュール
２００，２１０，２２０，２３０の各々は、対応する画
素のテクスチャデータ、描画データ（（Ｒ，Ｇ，Ｂ）デ
ータ）、ｚデータおよびテクスチャカラールックアップ
テーブルデータの全てを記憶する。ただし、メモリモジ
ュール２００，２１０，２２０，２３０は、相互で異な
る画素についてのデータを記憶する。ここで、同時に処
理される１６画素についてのテクスチャデータ、描画デ
ータ、ｚデータおよびテクスチャカラールックアップテ
ーブルデータが、相互に異なるバンク２０１Ａ，２０１
Ｂ，２０２Ａ，２０２Ｂ，２１１Ａ，２１１Ｂ，２１２
Ａ，２１２Ｂ，２２１Ａ，２２１Ｂ，２２２Ａ，２２２
Ｂ，２３１Ａ，２３１Ｂ，２３２Ａ，２３２Ｂに記憶さ
れる。これにより、メモリＩ／Ｆ回路１４４は、ＤＲＡ
Ｍ１４７に対して、例えば８（Ｘ方向）×２画素（Ｙ方
向）の１６画素についてのデータが同時に書き込むこと
が可能になる。なお、読み出しは、例えば、８（Ｘ方
向）×１画素（Ｙ方向）の８画素についてデータが同時
に読み出すことが可能になる。なお、メモリＩ／Ｆ回路
１４４は、後述するように、いわゆる所定のインターリ
ーブ方式のアドレッシングに基づいてＤＲＡＭ１４７へ
のアクセス（書き込み）を行う。

【００４２】図３は、ＤＲＡＭ１４７のバッファ（例え
ばテクスチャバッファ）としての構成例を示す概略図で
ある。図３に示すように、２×８画素（ピクセル）の領
域でメモリアクセスされたデータは、ページ（ロウ）や
ブロック（カラム）と呼ばれる領域に格納される。各ロ
ウＲＯＷ０〜ＲＯＷn+1 は、図３（ａ）に示すように、
それぞれ４個のカラム（ブロック）Ｍ０Ａ，Ｍ０Ｂ，Ｍ
１Ａ，Ｍ１Ｂに区分けされている。そして、書き込み時
には、Ｘ方向およびＹ方向について偶数のバウンダリ、
読み出し時には、Ｘ方向について８の倍数のバウンダ
リ、Ｙ方向については任意バウンダリの領域でアクセス
が行われる。

【００４３】なお、バンク２０１Ｃ，２０１Ｄ，２０２
Ｃ，２０２Ｄ，２１１Ｃ，２１１Ｄ，２１２Ｃ，２１２
Ｄ，２２１Ｃ，２２１Ｄ，２２２Ｃ，２２２Ｄ，２３１
Ｃ，２３１Ｄ，２３２Ｃ，２３２Ｄには、それぞれバン
ク２０１Ａ，２０１Ｂ，２０２Ａ，２０２Ｂ，２１１
Ａ，２１１Ｂ，２１２Ａ，２１２Ｂ，２２１Ａ，２２１
Ｂ，２２２Ａ，２２２Ｂ，２３１Ａ，２３１Ｂ，２３２
Ａ，２３２Ｂに記憶されているテクスチャデータが記憶
される。

【００４４】次に、インターリーブ方式のアドレッシン
グに基づくテクスチャバッファ１４７ａにおけるテクス
チャデータの記憶パターンについて、図４〜図６に関連
付けてさらに詳細に説明する。図４はテクスチャデータ
に含まれる同時にアクセスが行われるカラーデータ（画
素データ）を説明するための図、図５はテクスチャデー
タを構成する単位ブロックを説明するための図、図６は
テクスチャバッファのアドレス空間を説明するするため
の図である。

【００４５】本実施形態の場合、図４に示すように、テ
クスチャデータに含まれる、２×８のマトリクス状に配
置された画素の色データを示すカラーデータｐｉｘ₀ 〜
ｐｉｘ₁₅が、同時にアクセスされる。

【００４６】カラーデータｐｉｘ₀ 〜ｐｉｘ₁₅は、テク
スチャバッファ１４７ａを構成するＳＲＡＭ１４８の異
なるバンクに記憶される必要がある。本実施形態では、
カラーデータｐｉｘ₀ ，ｐｉｘ₁ ，ｐｉｘ₈ ，ｐｉｘ₉
が、それぞれ図２に示すメモリ２０１のバンク２０１
Ｃ，２０１Ｄおよびメモリ２０２のバンク２０２Ｃ，２
０２Ｄに記憶される。また、カラーデータｐｉｘ₂ ，ｐ
ｉｘ₃ ，ｐｉｘ₁₀，ｐｉｘ₁₁が、それぞれ図２に示すメ
モリ２１１のバンク２１１Ｃ，２１１Ｄおよびメモリ２
１２のバンク２１２Ｃ，２１２Ｄに記憶される。また、
カラーデータｐｉｘ₄ ，ｐｉｘ₅ ，ｐｉｘ₁₂，ｐｉｘ₁₃
が、それぞれ図２に示すメモリ２２１のバンク２２１
Ｃ，２２１Ｄおよびメモリ２２２のバンク２２２Ｃ，２
２２Ｄに記憶される。さらに、カラーデータｐｉｘ₆ ，
ｐｉｘ₇ ，ｐｉｘ₁₄，ｐｉｘ₁₅が、それぞれ図２に示す
メモリ２３１のバンク２３１Ｃ，２３１Ｄおよびメモリ
２３２のバンク２３２Ｃ，２３２Ｄに記憶される。

【００４７】本実施形態では、同時に処理される矩形領
域内に位置する画素のカラーデータｐｉｘ₀ 〜ｐｉｘ₁₅
の組を単位ブロックＲ_i と呼び、例えば、１枚のイメー
ジを示すテクスチャデータは、図５に示すように、Ｂ×
Ａのマトリクス状に配置された単位ブロックＲ₀ 〜Ｒ
_BA-1からなる。単位ブロックＲ₀ 〜Ｒ_BA-1は、図６に示
すように、１次元のアドレス空間で連続したアドレスを
持つように、テクスチャバッファ１４７ａを構成するＤ
ＲＡＭ１４７に記憶されている。また、各単位ブロック
Ｒ₀ 〜Ｒ_BA-1内のカラーデータｐｉｘ₀ 〜ｐｉｘ₁₅は、
１次元のアドレス空間内で連続したアドレスを持つよう
に、ＳＲＡＭ１４８の相互に異なるバンクに記憶され
る。すなわち、テクスチャバッファ１４７ａには、同時
にアクセスが行われるカラーデータからなる単位ブロッ
クが、一次元のアドレス空間で連続したアドレスを持つ
ように記憶される。

【００４８】以下、図２に示すメモリモジュール２０
０，２１０，２２０，２３０内に、それぞれメモリコン
トローラ３５０，３６０，３７０，３８０との間のイン
タフェース部に設けられたＦＩＦＯ回路について説明す
る。当該ＦＩＦＯ回路の構成は、メモリモジュール２０
０，２１０，２２０，２３０において共通であるため、
以下、メモリモジュール２００に設けられたＦＩＦＯ回
路について説明する。

【００４９】図７に示すように、メモリモジュール２０
０は、バンク２０１Ａ，２０１Ｂ，２０１Ｃ，２０１
Ｄ、バンク２０２Ａ，２０２Ｂ，２０２Ｃ，２０２Ｄ、
読み出し用ＦＩＦＯ回路４０１Ａ，４０１Ｂ，４０３
Ａ，４０３Ｂ、書き込み用ＦＩＦＯ回路４００Ａ，４０
０Ｂ，４０２Ａ，４０２Ｂ、分配・集配部４１０，４１
１およびＦＩＦＯコントローラ４２０を有する。

【００５０】ＦＩＦＯコントローラ４２０は、書き込み
用ＦＩＦＯ回路４００Ａ，４００Ｂ，４０２Ａ，４０２
Ｂ、分配・集配部４１０，４１１の入出力を統括して制
御する。分配・集配部４１０は、ＤＲＡＭ１４７のバン
ク２０１Ａ，２０１Ｂのデータ書き込み時に、図２に示
す書き込み用配線群４０１Ｒ，４０２Ｒを介して入力し
たデータのうち、バンク２０１Ａに書き込まれるデータ
を書き込み用ＦＩＦＯ回路４００Ａに出力し、バンク２
０１Ｂに書き込まれるデータを書き込み用ＦＩＦＯ回路
４００Ｂに出力する。また、分配・集配部４１０は、Ｄ
ＲＡＭ１４７のバンク２０１Ａ，２０１Ｂのデータ読み
出し時に、読み出し用ＦＩＦＯ回路４０１Ａ，４０１Ｂ
から入力したデータを、読み出し用配線群４０１Ｗ，４
０２Ｗに出力する。このとき、必要に応じてデータの並
べ替えが行われる。

【００５１】書き込み用ＦＩＦＯ回路４００Ａは、ＦＩ
ＦＯコントローラ４２０からの制御信号に基づいて、バ
ンク２０１Ａの書き込み時に、分配・集配部４１０から
入力したデータをＦＩＦＯ方式でバンク２０１Ａに書き
込む。また、読み出し用ＦＩＦＯ回路４０１Ａは、ＦＩ
ＦＯコントローラ４２０からの制御信号に基づいて、バ
ンク２０１Ａの読み出し時に、バンク２０１Ａから読み
出したデータを、ＦＩＦＯ方式で分配・集配部４１０に
出力する。また、書き込み用ＦＩＦＯ回路４００Ｂは、
ＦＩＦＯコントローラ４２０からの制御信号に基づい
て、バンク２０１Ｂの書き込み時に、分配・集配部４１
０から入力したデータをＦＩＦＯ方式でバンク２０１Ｂ
に書き込む。また、読み出し用ＦＩＦＯ回路４０１Ｂ
は、ＦＩＦＯコントローラ４２０からの制御信号に基づ
いて、バンク２０１Ｂの読み出し時に、バンク２０１Ｂ
から読み出したデータを、ＦＩＦＯ方式で分配・集配部
４１０に出力する。

【００５２】バンク２０１Ａ，２０１Ｂは、ＤＲＡＭ１
４７のバンクであり、通常のＤＲＡＭと同様に、データ
線を所定の電圧（プリチャージ電圧）に初期設定するプ
リチャージ動作に続いて、書き込み動作および読み出し
動作が選択的に行われる。また、定期的にリフレッシュ
動作が行われる。このとき、バンク２０１Ａ，２０１Ｂ
は、他のバンクがアクセスされているときでも、プリチ
ャージ動作およびリフレッシュ動作を行うことができ
る。

【００５３】以下、バンク２０１Ａ，２０１Ｂの書き込
み動作について説明する。ここでは、図８に示す時系列
なデータＳ３９０が、書き込み用配線群４０１Ｒ，４０
２Ｒを介してメモリコントローラ３５０から図７に示す
分配・集配部４１０に入力された場合の動作を説明す
る。ここで、図８に示されるデータＡ₁ （０），Ａ
₂ （０），はバンク２０１Ａの０番目のデータ線（ライ
ン）を介して書き込まれるデータであり、データＢ
₃ （１），Ｂ₄ （１），Ｂ₇ （１），Ｂ₈ （１）はバン
ク２０１Ｂの１番目のデータ線を介して書き込まれるデ
ータであり、データＡ₅ （１），Ａ₆ （１）はバンク２
０１Ａの１番目のデータ線を介して書き込まれるデータ
である。

【００５４】分配・集配部４１０に入力された図８に示
すデータは、バンク２０１Ａに書き込まれるデータとバ
ンク２０１Ｂに書き込まれるデータとに分配され、図９
（Ａ）に示すデータＳ４０１Ａが書き込み用ＦＩＦＯ回
路４００Ａに出力され、図９（Ｂ）に示すデータＳ４０
１Ｂが書き込み用ＦＩＦＯ回路４００Ｂに出力される。

【００５５】そして、書き込み用ＦＩＦＯ回路４００Ａ
からデータＳ４１０ＡがＦＩＦＯ方式でバンク２０１Ａ
に出力される。また、書き込み用ＦＩＦＯ回路４００Ｂ
からデータＳ４１０ＢがＦＩＦＯ方式でバンク２０１Ｂ
に出力される。

【００５６】これにより、図１０（Ａ），（Ｂ）に示す
ように、先ず、タイミングｔ₁ で、バンク２０１Ａにお
いて、０番目のデータ線のプリチャージ動作が開始され
る。次に、所定時間後に、タイミングｔ₃ ，ｔ₄ で、バ
ンク２０１Ａにおいて、バンク２０１の０番目のデータ
線を介して、データＡ₁ （０），Ａ₂ （０）が連続して
２回書き込まれる。このとき、タイミングｔ₃ で、バン
ク２０１ＡにおけるデータＡ₁ （０）の書き込み動作と
並行して、バンク２０１Ｂにおいて、１番目のデータ線
のプリチャージ動作が開始される。そして、バンク２０
１ＡにおけるデータＡ₂ （０）の書き込み動作が終了し
たタイミングｔ₅ で、バンク２０１Ｂにおいて、１番目
のデータ線を介して、データＢ₃ （１），Ｂ₄ （１），
Ｂ₇ （１），Ｂ₈ （１）が連続して書き込まれる。この
とき、タイミングｔ₆ で、バンク２０１Ｂにおけるデー
タＢ₄ （１）の書き込み動作と並行して、バンク２０１
Ａにおいて、１番目のデータ線のプリチャージ動作が開
始される。

【００５７】そして、バンク２０１ＢにおけるデータＢ
₈ （１）の書き込み動作が終了したタイミングｔ₉ で、
バンク２０１Ａにおいて、１番目のデータ線を介して、
データＡ₅ （１），Ａ₆ （１）が連続して書き込まれ
る。

【００５８】また、ＤＲＡＭ１４７のバンク２０１Ａ，
２０１Ｂの読み出し動作は、図２に示すメモリコントロ
ーラ３５０から入力したデータを分配・集配部４１０に
おいてデータの並べ替え等（集配）を行う点と、図７に
示す読み出し用ＦＩＦＯ回路４０１Ａ，４０１Ｂを用い
る点とを除いて、前述した書き込み動作と同じである。

【００５９】なお、バンク２０２Ａ，２０２Ｂ，２０２
Ｃ，２０２Ｄ、読み出し用ＦＩＦＯ回路４０３Ａ，４０
３Ｂ、書き込み用ＦＩＦＯ回路４０２Ａ，４０２Ｂおよ
び分配・集配部４１１は、基本的に、それぞれ前述した
バンク２０１Ａ，２０１Ｂ，２０１Ｃ，２０１Ｄ、読み
出し用ＦＩＦＯ回路４０１Ａ，４０１Ｂ、書き込み用Ｆ
ＩＦＯ回路４００Ａ，４００Ｂおよび分配・集配部４１
０と同じである。

【００６０】以上説明したように、図７に示すように、
ＤＲＡＭ１４７の各バンク毎に書き込み用ＦＩＦＯ回路
および読み出し用ＦＩＦＯ回路を１個ずつ設けたこと
で、前述した従来のＤＲＡＭのように複数のバンクで１
つのＦＩＦＯ回路を設けた場合に比べて、データの書き
込み時間および読み出し時間を短縮できる。

【００６１】また、メモリモジュール２００，２１０，
２２０，２３０は、例えば、図７に示す読み出し用ＦＩ
ＦＯ回路４０３Ａ，４０３Ｂ、書き込み用ＦＩＦＯ回路
４０２Ａ，４０２Ｂおよび分配・集配部４１１の代わり
に、１個の入力ポートと２個の出力ポートとを有する書
き込み用ＦＩＦＯ回路６００，６０２および２個の入力
ポートと２個の出力ポートとを有する読み出し用ＦＩＦ
Ｏ回路６０１，６０３を用いて構成することも可能であ
る。この場合にも、書き込み用ＦＩＦＯ回路６００，６
０２および読み出し用ＦＩＦＯ回路６０１，６０３にお
いてデータの追い越しが可能になることから、例えば、
図１０に示すパターンでＤＲＡＭ１４７のバンクにアク
セスを行うことが可能になる。

【００６２】ＤＤＡセットアップ回路１４１ ＤＤＡセットアップ回路１４１は、後段のトライアング
ルＤＤＡ回路１４２において物理座標系上の三角形の各
頂点の値を線形補間して、三角形の内部の各画素の色と
深さ情報を求めるに先立ち、ポリゴンレンダリングデー
タＳ１１が示す（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データ
について、三角形の辺と水平方向の差分などを求めるセ
ットアップ演算を行う。このセットアップ演算は、具体
的には、開始点の値と終点の値と、開始点と終点との距
離を用いて、単位長さ移動した場合における、求めよう
としている値の変分を算出する。ＤＤＡセットアップ回
路１４１は、算出した変分データＳ１４１をトライアン
グルＤＤＡ回路１４２に出力する。

【００６３】トライアングルＤＤＡ回路１４２ トライアングルＤＤＡ回路１４２は、ＤＤＡセットアッ
プ回路１４１から入力した変分データＳ１４１を用い
て、三角形内部の各画素における線形補間された（ｚ，
Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データを算出する。トライア
ングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データ
と、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，
ｓ，ｔ，ｑ）データとを、ＤＤＡデータ（補間データ）
Ｓ１４２としてテクスチャエンジン回路１４３に出力す
る。例えば、トライアングルＤＤＡ回路１４２は、並行
して処理を行う矩形内に位置する８（＝２×４）画素分
のＤＤＡデータＳ１４２をテクスチャエンジン回路１４
３に出力する。

【００６４】テクスチャエンジン回路１４３ テクスチャエンジン回路１４３は、「ｓ／ｑ」および
「ｔ／ｑ」の算出処理、テクスチャ座標データ（ｕ，
ｖ）の算出処理、テクスチャバッファ１４７ａからの
（Ｒ，Ｇ，Ｂ）データの読み出し処理等をパイプライン
方式で行う。なお、テクスチャエンジン回路１４３は、
例えば所定の矩形内に位置する８画素についての処理を
同時に並行して行う。

【００６５】テクスチャエンジン回路１４３は、ＤＤＡ
データＳ１４２が示す（ｓ，ｔ，ｑ）データについて、
ｓデータをｑデータで除算する演算と、ｔデータをｑデ
ータで除算する演算とを行う。テクスチャエンジン回路
１４３には、例えば図示しない除算回路が８個設けられ
ており、８画素についての除算「ｓ／ｑ」および「ｔ／
ｑ」が同時に行われる。

【００６６】また、テクスチャエンジン回路１４３は、
除算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞ
れテクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１４３は、メモリＩ／Ｆ回
路１４４を介して、ＳＲＡＭ１４８あるいはＤＲＡＭ１
４７に、生成したテクスチャ座標データ（ｕ，ｖ）を含
む読み出し要求を出力し、メモリＩ／Ｆ回路１４４を介
して、ＳＲＡＭ１４８あるいはテクスチャバッファ１４
７ａに記憶されているテクスチャデータを読み出すこと
で、（ｓ，ｔ）データに対応したテクスチャアドレスに
記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８を得る。ここ
で、ＳＲＡＭ１４８には、前述したようにテクスチャバ
ッファ１４７ａに格納されているテクスチャデータが記
憶される。テクスチャエンジン回路１４３は、読み出し
た（Ｒ，Ｇ，Ｂ）データＳ１４８の（Ｒ，Ｇ，Ｂ）デー
タと、前段のトライアングルＤＤＡ回路１４２からのＤ
ＤＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）データと
を、それぞれ掛け合わせるなどして、カラーデータＳ１
４３を生成する。テクスチャエンジン回路１４３は、こ
のカラーデータＳ１４３をメモリＩ／Ｆ回路１４４に出
力する。

【００６７】なお、テクスチャバッファ１４７ａには、
ＭＩＰＭＡＰ（複数解像度テクスチャ）などの複数の縮
小率に対応したテクスチャデータが記憶されている。こ
こで、何れの縮小率のテクスチャデータを用いるかは、
所定のアルゴリズムを用いて、前記三角形単位で決定さ
れる。

【００６８】テクスチャエンジン回路１４３は、フルカ
ラー方式の場合には、テクスチャバッファ１４７ａから
読み出した（Ｒ，Ｇ，Ｂ）データを直接用いる。一方、
テクスチャエンジン回路１４３は、インデックスカラー
方式の場合には、あらかじめ作成したカラールックアッ
プテーブル（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ
１４７ｄから読み出して、内蔵するＳＲＡＭに転送およ
び記憶し、このカラールックアップテーブルを用いて、
テクスチャバッファ１４７ａから読み出したカラーイン
デックスに対応する（Ｒ，Ｇ，Ｂ）データを得る。

【００６９】メモリＩ／Ｆ回路１４４ メモリＩ／Ｆ回路１４４は、テクスチャエンジン回路１
４３から入力したカラーデータＳ１４３に対応するｚデ
ータと、ｚバッファ１４７ｃに記憶されているｚデータ
との比較を行い、入力したカラーデータＳ１４３によっ
て描画される画像が、前回、ディスプレイバッファ１４
７ｂに書き込まれた画像より、手前（視点側）に位置す
るか否かを判断し、手前に位置する場合には、画像デー
タＳ１４３に対応するｚデータでｚバッファ１４７ｃに
記憶されたｚデータを更新する。また、メモリＩ／Ｆ回
路１４４は、（Ｒ，Ｇ，Ｂ）データをディスプレイバッ
ファ１４７ｂに書き込む。さらに、メモリＩ／Ｆ回路１
４４は、テクスチャエンジン回路１４３からのＳＲＡＭ
１４８に、生成されたテクスチャ座標データ（ｕ，ｖ）
を含む読み出し要求を受けた場合には、ＳＲＡＭ１４８
に記憶された（Ｒ，Ｇ，Ｂ）データＳ１４８を読み出
す。また、メモリＩ／Ｆ回路１４４は、ＣＲＴコントロ
ール回路１４５から表示データを読み出す要求を受けた
場合には、この要求に応じて、ディスプレイバッファ１
４７ｂから一定の固まり、例えば８画素あるいは１６画
素単位で表示データを読み出す。

【００７０】このように、メモリＩ／Ｆ回路１４４は、
ＤＲＡＭ１４７およびＳＲＡＭ１４８へのアクセス（書
き込みまたは読み出し）を行うが、書き込み経路と読み
出し経路とが別経路として構成されている。すなわち、
書き込みの場合には書き込みアドレスＡＤＲＷとカラー
データＤＴＷが書き込み系回路で処理されてＤＲＡＭ１
４７に書き込み、読み出しの場合には読み出し系回路で
処理されてＤＲＡＭ１４７またはＳＲＡＭ１４８から読
み出す。そして、メモリＩ／Ｆ回路１４４は、所定のイ
ンターリーブ方式のアドレッシングに基づいてＤＲＡＭ
１４７へのアクセスを、書き込みを１６画素単位、読み
出しを８画素単位で行う。

【００７１】以下に、メモリＩ／Ｆ回路１４４の具体的
な構成例について、図２を参照しながら説明する。

【００７２】メモリＩ／Ｆ回路１４４は、図２に示すよ
うに、ディストリビュータ３００、アドレスコンバータ
３１０，３２０，３３０，３４０、メモリコントローラ
３５０，３６０，３７０，３８０および読み出しコント
ローラ３９０を有する。

【００７３】〔ディストリビュータ３００〕ディストリ
ビュータ３００は、書き込み時に、８画素分のカラーデ
ータＤＴＷおよび書き込みアドレスＡＤＲＷを入力し、
これらから１６画素分のカラーデータを生成した後に、
各々４画素分のデータからなる４つの画像データＳ３０
１，Ｓ３０２，Ｓ３０３，Ｓ３０４に分割し、その画像
データおよび書き込みアドレスをそれぞれアドレスコン
バータ３１０，３２０，３３０，３４０に出力する。こ
こで、１画素分の（Ｒ，Ｇ，Ｂ）データは各々３２ビッ
ト、ｚデータは３２ビットからなる。

【００７４】〔アドレスコンバータ３１０，３２０，３
３０，３４０〕アドレスコンバータ３１０，３２０，３
３０，３４０は、書き込み時に、ディストリビュータ３
００から入力した（Ｒ，Ｇ，Ｂ）データおよびｚデータ
に対応したアドレスを、それぞれメモリモジュール２０
０，２１０，２２０，２３０内のアドレスに変換し、そ
れぞれ変換したアドレスＳ３１０，Ｓ３２０，Ｓ３３
０，Ｓ３４０と分割された画像データをメモリコントロ
ーラ３５０，３６０，３７０，３８０に出力する。

【００７５】図１２は、このディストリビュータ３００
の画像データ処理（ピクセル処理）を模式的に示す図で
ある。この図は、前述した図３〜図６に対応するもので
あり、ディストリビュータ３００は、ＤＲＡＭ１４７に
対して、例えば２×８画素の１６画素についてのデータ
が同時にアクセス可能になるように画像データ処理を行
う。そして、読み出し動作では、Ｘ方向について８の倍
数のバウンダリ、かつＹ方向について任意のバウンダリ
での領域でアクセスを行い、書き込み動作では、Ｘ方向
およびＹ方向について偶数のバウンダリの領域でアクセ
スを行うようなアドレッシングとなるように画像データ
の処理を行う。これによりＤＲＡＭ１４７は、アクセス
の先頭がメモリセル番号ＭＣＮ「１」，「２」，「３」
にはならず、必ずメモリセル番号ＭＣＮ「０」となり、
ページ違反の発生等が防止される。また、ディストリビ
ュータ３００は、各ＤＲＡＭモジュール２２０〜２３０
に対して、カラーデータを、表示領域において隣接した
部分は、異なるＤＲＡＭモジュールとなる配置するとな
るように画像データの処理を行う。これにより、三角形
のような平面を描画する場合には面で同時に処理できる
ことになるため、それぞれのＤＲＡＭモジュールの動作
確率は非常に高くなっている。

【００７６】〔メモリコントローラ３５０，３６０，３
７０，３８０〕メモリコントローラ３５０，３６０，３
７０，３８０は、それぞれ書き込み系配線群４０１Ｗ，
４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１Ｗ，４２２Ｗ，
４３１Ｗ，４３２Ｗ、並びに読み出し系配線群４０１
Ｒ，４０２Ｒ，４１１Ｒ，４１２Ｒ，４２１Ｒ，４２２
Ｒ，４３１Ｒ，４３２Ｒを介してメモリモジュール２０
０，２１０，２２０，２３０に接続されており、書き込
み時および読み出し時にメモリモジュール２００，２１
０，２２０，２３０に対してのアクセスを制御する。

【００７７】具体的には、書き込み時には、メモリコン
トローラ３５０，３６０，３７０，３８０は、ディスト
リビュータ３００から出力され、アドレスコンバータ３
５０，３６０，３７０，３８０から入力した４画素分の
（Ｒ，Ｇ，Ｂ）データおよびｚデータを、書き込み系配
線群４０１Ｗ，４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１
Ｗ，４２２Ｗ，４３１Ｗ，４３２Ｗを介してメモリモジ
ュール２００，２１０，２２０，２３０に同時に書き込
む。このとき、例えば、メモリモジュール２００では、
前述したように、バンク２０１Ａ，２０１Ｂ，２０２
Ａ，２０２Ｂの各々に、１画素分の（Ｒ，Ｇ，Ｂ）デー
タおよびｚデータが記憶される。メモリモジュール２１
０，２２０，２３０についても同じである。

【００７８】また、各メモリコントローラ３５０，３６
０，３７０，３８０は、自身のステートマシンがいわゆ
るアイドル（ＩＤＬＥ）状態にあるときに、アイドル信
号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０を読み出し
コントローラ３９０にアクティブで出力し、このアイド
ル信号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０に応答
した読み出しコントローラ３９０による読み出しアドレ
スおよび読み出し要求信号Ｓ３９１を受けて、読み出し
系配線群４０１Ｒ，４０２Ｒ，４１１Ｒ，４１２Ｒ，４
２１Ｒ，４２２Ｒ，４３１Ｒ，４３２Ｒを介してデータ
の読み出しを行い、読み出し系配線群３５１，３６１，
３７１，３８１、並びに配線群４４０を介して読み出し
コントローラ３９０に出力する。

【００７９】なお、本実施形態では、書き込み系配線群
４０１Ｗ，４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１Ｗ，
４２２Ｗ，４３１Ｗ，４３２Ｗ、並びに読み出し系配線
群４０１Ｒ，４０２Ｒ，４１１Ｒ，４１２Ｒ，４２１
Ｒ，４２２Ｒ，４３１Ｒ，４３２Ｒの配線本数は１２８
本（１２８ビット）、読み出し系配線群３５１，３６
１，３７１，３８１の配線本数は２５６本（２５６ビッ
ト）、ならびに読み出し系配線群４４０の配線本数は１
０２４本（１０２４ビット）である。

【００８０】〔読み出しコントローラ３９０〕読み出し
コントローラ３９０は、アドレスコンバータ３９１およ
びデータ演算処理部３９２により構成されている。アド
レスコンバータ３９１は、読み出しアドレスＡＤＲＲを
受けた場合、メモリコントローラ３５０，３６０，３７
０，３８０からのアイドル信号Ｓ３５０，Ｓ３６０，Ｓ
３７０，Ｓ３８０をすべてアクティブで受けると、この
アイドル信号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０
に応答して、８画素単位で読み出しを行うように、読み
出しアドレスおよび読み出し要求信号Ｓ３９１を各メモ
リコントローラ３５０，３６０，３７０，３８０に出力
する。データ演算部３９２は、読み出しアドレスおよび
読み出し要求信号Ｓ３９１に応答して各メモリコントロ
ーラ３５０，３６０，３７０，３８０で読み出された８
画素あるいは１６画素単位の、テクスチャデータ、
（Ｒ，Ｇ，Ｂ）データ、ｚデータおよびテクスチャカラ
ールックアップテーブルデータを配線群４４０を介して
入力し、所定の演算処理を行って、データ並べ替え部４
００でデータ並べ替えを行った後に、要求先、例えばテ
クスチャエンジン回路１４３またはＣＲＴコントロール
回路１４５に出力する。また、ＤＲＡＭ１４７の記憶領
域内において一の矩形領域からデータを読み出して他の
矩形領域に書き込む場合にも、読み出しコントローラ３
９０、データ並べ替え部４００およびディストリビュー
タ３００を介してデータ転送が行われる。

【００８１】読み出しコントローラ３９０は、上述した
ように、メモリコントローラ３５０，３６０，３７０，
３８０のすべてがアイドル状態にあるときに、読み出し
アドレスおよび読み出し要求信号Ｓ３９１をメモリコン
トローラ３５０，３６０，３７０，３８０に出力して読
み出しデータを受けることから、読み出すデータの同期
をとることができる。したがって、読み出しコントロー
ラ３９０は、データを一時的に保持するＦＩＦＯ(First
In First Out)回路等の保持回路を設ける必要がなく、
回路規模の縮小化が図られている。

【００８２】ＣＲＴコントロール回路１４５ ＣＲＴコントロール回路１４５は、与えられた水平およ
び垂直同期信号に同期して、図示しないＣＲＴに表示す
るアドレスを発生し、ディスプレイバッファ１４７ｂか
ら表示データを読み出す要求をメモリＩ／Ｆ回路１４４
に出力する。この要求に応じて、メモリＩ／Ｆ回路１４
４は、ディスプレイバッファ１４７ｂから一定の固まり
で表示データを読み出す。ＣＲＴコントローラ回路１４
５は、ディスプレイバッファ１４７ｂから読み出した表
示データを記憶するＦＩＦＯ回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１４６に、ＲＧＢのインデッ
クス値を出力する。

【００８３】ＲＡＭＤＡＣ回路１４６ ＲＡＭＤＡＣ回路１４６は、各インデックス値に対応す
るＲ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントロー
ラ回路１４５から入力したＲＧＢのインデックス値に対
応するデジタル形式のＲ，Ｇ，Ｂデータを、図示しない
Ｄ／Ａコンバータ(Digital/Analog Converter)に転送
し、アナログ形式のＲ，Ｇ，Ｂデータを生成する。ＲＡ
ＭＤＡＣ回路１４６は、この生成されたＲ，Ｇ，Ｂデー
タをＣＲＴに出力する。

【００８４】以下、上述した３次元コンピュータグラフ
ィックスシステム１０の全体動作を説明する。３次元コ
ンピュータグラフィックスシステム１０においては、グ
ラフィックス描画等のデータは、メインプロセッサ１１
のメインメモリ１２、あるいは外部からのグラフィック
スデータを受けるＩ／Ｏインタフェース回路１３からメ
インバス１５を介してレンダリング回路１４に与えられ
る。なお、必要に応じて、グラフィックス描画等のデー
タは、メインプロセッサ１１等において、座標変換、ク
リップ処理、ライティング処理等のジオメトリ処理が行
われる。ジオメトリ処理が終わったグラフィックスデー
タは、三角形の各３頂点の頂点座標ｘ，ｙ，ｚ、輝度値
Ｒ，Ｇ，Ｂ、描画しようとしている画素と対応するテク
スチャ座標ｓ，ｔ，ｑとからなるポリゴンレンダリング
データＳ１１となる。

【００８５】このポリゴンレンダリングデータＳ１１
は、レンダリング回路１４のＤＤＡセットアップ回路１
４１に入力される。ＤＤＡセットアップ回路１４１にお
いては、ポリゴンレンダリングデータＳ１１に基づい
て、三角形の辺と水平方向の差分などを示す変分データ
Ｓ１４１が生成される。具体的には、開始点の値と終点
の値、並びに、その間の距離を用いて、単位長さ移動し
た場合における、求めようとしている値の変化分である
変分が算出され、変分データＳ１４１としてトライアン
グルＤＤＡ回路１４２に出力される。

【００８６】トライアングルＤＤＡ回路１４２において
は、変分データＳ１４１を用いて、、三角形内部の各画
素における線形補間された（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，
ｑ）データが算出される。そして、この算出された
（ｚ，Ｒ，Ｇ，Ｂ，ｓ，ｔ，ｑ）データと、三角形の各
頂点の（ｘ，ｙ）データとが、ＤＤＡデータＳ１４２と
して、トライアングルＤＤＡ回路１４２からテクスチャ
エンジン回路１４３に出力される。

【００８７】テクスチャエンジン回路１４３において
は、ＤＤＡデータＳ１４２が示す（ｓ，ｔ，ｑ）データ
について、ｓデータをｑデータで除算する演算と、ｔデ
ータをｑデータで除算する演算とが行われる。そして、
除算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテク
スチャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、
テクスチャ座標データ（ｕ，ｖ）が生成される。

【００８８】次に、テクスチャエンジン回路１４３から
メモリＩ／Ｆ回路１４４に対して生成されたテクスチャ
座標データ（ｕ，ｖ）を含む読み出し要求が出力され、
メモリＩ／Ｆ回路１４４を介して、ＳＲＡＭ１４８に記
憶された（Ｒ，Ｇ，Ｂ）データＳ１４８が読み出され
る。次に、テクスチャエンジン回路１４３において、読
み出した（Ｒ，Ｇ，Ｂ）データＳ１４８の（Ｒ，Ｇ，
Ｂ）データと、前段のトライアングルＤＤＡ回路１４２
からのＤＤＡデータＳ１４２に含まれる（Ｒ，Ｇ，Ｂ）
データとが掛け合わされ、画素データＳ１４３として生
成される。この画素データＳ１４３は、テクスチャエン
ジン回路１４３からメモリＩ／Ｆ回路１４４に出力され
る。

【００８９】フルカラーの場合には、テクスチャバッフ
ァ１４７ａからのデータ（Ｒ，Ｇ，Ｂ）を直接用いれば
よいが、インデックスカラーの場合には、あらかじめ作
成しておいたカラーインデックステーブル（Color Inde
x Table ）のデータが、テクスチャＣＬＵＴ（Color Lo
ok Up Table)バッファ１４７ｄより、ＳＲＡＭ等で構成
される一時保管バッファへ転送され、この一時保管バッ
ファのＣＬＵＴを用いてカラーインデックスから実際の
Ｒ，Ｇ，Ｂカラーが得られる。なお、ＣＵＬＴがＳＲＡ
Ｍで構成された場合は、カラーインデックスをＳＲＡＭ
のアドレスに入力すると、その出力には実際のＲ，Ｇ，
Ｂカラーが出てくるといった使い方となる。

【００９０】そして、メモリＩ／Ｆ回路１４４におい
て、テクスチャエンジン回路１４３から入力した画素デ
ータＳ１４３に対応するｚデータと、ｚバッファ１４７
ｃに記憶されているｚデータとの比較が行われ、入力し
た画素データＳ１２によって描画される画像が、前回、
ディスプレイバッファ２１に書き込まれた画像より、手
前（視点側）に位置するか否かが判断される。判断の結
果、手前に位置する場合には、画像データＳ１４３に対
応するｚデータでｚバッファ１４７ｃに記憶されたｚデ
ータが更新される。

【００９１】次に、メモリＩ／Ｆ回路１４４において、
（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ１４７ｂ
に書き込まれる。これら書き込む（更新も含む）べきデ
ータは、書き込み系回路である、ディストリビュータ３
００、アドレスデコーダ３１０，３２０，３３０，３４
０を介してメモリコントローラ３５０，３６０，３７
０，３８０に供給され、メモリコントローラ３５０，３
６０，３７０，３８０によって、それぞれ書き込み系配
線群４０１Ｗ，４０２Ｗ，４１１Ｗ，４１２Ｗ，４２１
Ｗ，４２２Ｗ，４３１Ｗ，４３２Ｗを介し所定のメモリ
に対して並列的に書き込まれる。

【００９２】このとき、前述したように、図２に示すメ
モリモジュール２００，２１０，２２０，２３０の各々
において、図７に示す分配・集配部４１０，４１１およ
び書き込み用ＦＩＦＯ回路４００Ａ，４００Ｂ，４０２
Ａ，４０２Ｂを介して、バンク２０１Ａ，２０１Ｂ，２
０２Ａ，２０２Ｂ，２１１Ａ，２１１Ｂ，２１２Ａ，２
１２Ｂ，２２１Ａ，２２１Ｂ，２２２Ａ，２２２Ｂ，２
３１Ａ，２３１Ｂ，２３２Ａ，２３２Ｂに略同時にデー
タが書き込まれる。

【００９３】メモリＩ／Ｆ回路１４４においては、今か
ら描画しようとしている画素におけるテクスチャアドレ
スに対応したテクスチャを格納しているメモリブロック
がそのテクスチャアドレスにより算出され、そのメモリ
ブロックにのみ読みだし要求が出され、テクスチャデー
タが読み出される。この場合、該当するテクスチャデー
タを保持していないメモリブロックにおいては、テクス
チャ読み出しのためのアクセスが行われないため、描画
により多くのアクセス時間を提供することが可能となっ
ている。

【００９４】描画においても同様に、今から描画しよう
としている画素アドレスに対応する画素データを格納し
ているメモリブロックに対して、該当アドレスから画素
データがモディファイ書き込み(Modify Write)を行うた
めに読み出され、モディファイ後、同じアドレスへ書き
戻される。

【００９５】隠れ面処理を行う場合には、やはり同じよ
うに今から描画しようとしている画素アドレスに対応す
る奥行きデータを格納しているメモリブロックに対し
て、該当アドレスから奥行きデータがモディファイ書き
込み(Modify Write)を行うために読み出され、必要なら
ばモディファイ後、同じアドレスへ書き戻される。

【００９６】このようなメモリＩ／Ｆ回路１４４に基づ
くＤＲＡＭ１４７とのデータのやり取りにおいては、そ
れまでの処理を複数並行処理することで、描画性能を向
上させることができる。特に、トライアングルＤＤＡ回
路１４２とテクスチャエンジン１４３の部分を並列実行
形式で、同じ回路に設ける（空間並列）か、または、パ
イプラインを細かく挿入する（時間並列）ことで、部分
的に動作周波数を増加させるという手段により、複数画
素の同時算出が行われる。

【００９７】また、画素データは、メモリＩ／Ｆ回路１
４４の制御のもと、表示領域において隣接した部分は、
異なるＤＲＡＭモジュールとなるように配置される。こ
れにより、三角形のような平面を描画する場合には面で
同時に処理される。このため、それぞれのＤＲＡＭモジ
ュールの動作確率は非常に高い。

【００９８】そして、図示しないＣＲＴに画像を表示す
る場合には、ＣＲＴコントロール回路１４５において、
与えられた水平垂直同期周波数に同期して、表示アドレ
スが発生され、メモリＩ／Ｆ回路１４４へ表示データ転
送の要求が出される。メモリＩ／Ｆ回路１４４では、そ
の要求に従い、一定のまとまった固まりで、表示データ
がＣＲＴコントロール回路１４５に転送される。ＣＲＴ
コントロール回路１４５では、図示しないディスプレイ
用ＦＩＦＯ(First In First Out)等にその表示データが
貯えられ、一定の間隔でＲＡＭＤＡＣ１４６へＲＧＢの
インデックス値が転送される。

【００９９】なお、上述したようにメモリＩ／Ｆ回路１
４４に対してＤＲＡＭ１４７あるいはＳＲＡＭ１４８に
格納されているデータの読み出し要求があった場合、読
み出しコントローラ３９０のアドレスコンバータ３９１
に読み出しアドレスＡＤＲＲが入力される。このとき、
アドレスコンバータ３９１ではメモリコントローラ３５
０，３６０，３７０，３８０からのアイドル信号Ｓ３５
０，Ｓ３６０，Ｓ３７０，Ｓ３８０をすべてアクティブ
で入力された否かのチェックが行われる。そして、アイ
ドル信号Ｓ３５０，Ｓ３６０，Ｓ３７０，Ｓ３８０がす
べてアクティブで入力されると、アイドル信号Ｓ３５
０，Ｓ３６０，Ｓ３７０，Ｓ３８０に応答して、８画素
あるいは１６画素単位で読み出しを行うように、読み出
しアドレスおよび読み出し要求信号Ｓ３９１が各メモリ
コントローラ３５０，３６０，３７０，３８０に出力さ
れる。

【０１００】読み出しアドレスおよび読み出し要求信号
Ｓ３９１を受けて、各メモリコントローラ３５０，３６
０，３７０，３８０で８画素あるいは１６画素単位の、
テクスチャデータ、（Ｒ，Ｇ，Ｂ）データ、ｚデータお
よびテクスチャカラールックアップテーブルデータが読
み出し系配線群４０１Ｒ，４０２Ｒ，４１１Ｒ，４１２
Ｒ，４２１Ｒ，４２２Ｒ，４３１Ｒ，４３２Ｒを介して
並列的に読み出され、さらに読み出し系配線群３５１，
３６１，３７１，３８１，配線群４４０を介してデータ
演算部３９２に入力される。そして、データ演算部３９
２で所定の演算処理が行われて、要求先、たとえばテク
スチャエンジン回路１４３またはＣＲＴコントロール回
路１４５に出力される。

【０１０１】このとき、前述したように、図２に示すメ
モリモジュール２００，２１０，２２０，２３０の各々
において、図７に示す読み出し用ＦＩＦＯ回路４０１
Ａ，４０１Ｂ，４０３Ａ，４０３Ｂおよび分配・集配部
４１０，４１１を介して、バンク２０１Ａ，２０１Ｂ，
２０２Ａ，２０２Ｂ，２１１Ａ，２１１Ｂ，２１２Ａ，
２１２Ｂ，２２１Ａ，２２１Ｂ，２２２Ａ，２２２Ｂ，
２３１Ａ，２３１Ｂ，２３２Ａ，２３２Ｂから略同時に
データ読み出される。

【０１０２】ＲＡＭＤＡＣ１４６においては、ＲＡＭ内
部にＲＧＢのインデックスに対するＲＧＢ値が記憶され
ていて、インデックス値に対するＲＧＢ値が図示しない
Ｄ／Ａコンバータへ転送される。そして、Ｄ／Ａコンバ
ータでアナログ信号に変換されたＲＧＢ信号がＣＲＴへ
転送される。

【０１０３】以上説明したように、３次元コンピュータ
グラフィックシステム１０によれば、図７に示すよう
に、ＤＲＡＭ１４７の各バンク毎に書き込み用ＦＩＦＯ
回路および読み出し用ＦＩＦＯ回路を１個ずつ設けたこ
とで、前述した従来のＤＲＡＭのように複数のバンクで
１つのＦＩＦＯ回路を設けた場合に比べて、データの書
き込み時間および読み出し時間を短縮できる。

【０１０４】また、本実施形態によれば、ＤＲＡＭ１４
７およびＳＲＡＭ１４８へのアクセス（書き込みまたは
読み出し）を行うメモリＩ／Ｆ回路１４４において、書
き込み経路と読み出し経路とを別経路として構成し、書
き込みの場合には書き込みアドレスＡＤＲＷとカラーデ
ータＤＴＷを書き込み系回路であるデータ並べ替え部４
００、ディストリビュータ３００、アドレスコンバータ
３１０，３２０，３３０，３４０およびメモリコントロ
ーラ３５０，３６０，３７０，３８０で処理してＤＲＡ
Ｍ１４７に書き込み、読み出しの場合には読み出し系回
路であるデータ並べ替え部４００、読み出しコントロー
ラ３９０、メモリコントローラ３５０，３６０，３７
０，３８０で処理してＤＲＡＭ１４７またはＳＲＡＭ１
４８から読み出すことから、例えば読み出しの割り込み
が入った時等に早いタイミングで切り替えることがで
き、読み出しの際の性能向上を図れる利点がある。

【０１０５】また、メモリＩ／Ｆ回路１４４は、所定の
インターリーブ方式のアドレッシングに基づいてＤＲＡ
Ｍ１４７へのアクセスを、例えば１６画素単位あるいは
８画素単位で行い、アクセスを行う領域に制限を加えて
いることから、ペ−ジ違反を起こさない画像処理装置を
実現できる。

【０１０６】さらに、本実施形態によれば、半導体チッ
プ内部に内蔵されたＤＲＡＭ１４７に、表示デ−タと少
なくとも一つの図形要素が必要とするテクスチャデ−タ
を記憶させた構成を有することから、表示領域以外の部
分にテクスチャデ−タを格納できることになり、内蔵Ｄ
ＲＡＭの有効利用が可能となり、高速処理動作、並びに
低消費電力化を並立させるようにした画像処理装置が実
現可能となる。そして、単一メモリシステムを実現で
き、すべてが内蔵された中だけで処理ができる。その結
果、ア−キテクチャとしても大きなパラダイムシフトと
なる。また、メモリの有効利用ができることで、内部に
持っているＤＲＡＭのみでの処理が可能となり、内部に
あるがゆえのメモリと描画システムの間の大きなバンド
幅が、十分に活用可能となる。また、ＤＲＡＭにおいて
も特殊な処理を組み込むことが可能となる。

【０１０７】さらに、表示アドレス空間において、隣接
するアドレスにおける表示要素が、それぞれ異なるＤＲ
ＡＭのブロックになるように配置するので、さらにビッ
ト線の有効利用が可能となり、グラフィックス描画にお
けるような、比較的固まった表示領域へのアクセスが多
い場合には、それぞれのモジュ−ルが同時に処理できる
確率が増加し、描画性能の向上が可能となる。

【０１０８】また、チップ内部にＤＲＡＭを内蔵するこ
とで、その高速なインタ−フェ−ス部分がチップの内部
だけで完結することになるため、大きな付加容量のＩ／
Ｏバッファであるとか、チップ間配線容量をドライブす
る必要がなくなり、消費電力は内蔵しない場合に比較し
て小さくなる。よって、さまざまな技術を使って、一つ
のチップの中だけですべてができるような仕組みは、今
後の携帯情報端末等の身近なデジタル機器のためには、
必要不可欠な技術要素となっている。

【０１０９】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、図７に示すよう
に、メモリモジュール２００，２１０，２２０，２３０
において、各バンク毎に、書き込み用ＦＩＦＯ回路と読
み出し用ＦＩＦＯ回路の双方を設けた場合を例示した
が、書き込み動作と読み出し動作とは同時には行われな
いため、各バンク毎に、書き込み動作および読み出し動
作の双方で共用される１個のＦＩＦＯ回路を設けてもよ
い。また、図７に示す分配・集配部４１０，４１１の機
能を、メモリコントローラ３５０，３６０，３７０，３
８０に持たせてもよい。また、図７に示すＳＲＡＭ１４
８のバンク２０１Ｃ，２０１Ｄ，２０２Ｃ，２０２Ｄ，
バンク２１１Ｃ，２１１Ｄ，２１２Ｃ，２１２Ｄ，２２
１Ｃ，２２１Ｄ，２２２Ｃ，２２２Ｄ，バンク２３１
Ｃ，２３１Ｄ，２３２Ｃ，２３２Ｄの各々に、読み出し
用ＦＩＦＯ回路をそれぞれ設けてもよい。

【０１１０】また、上述した図１に示す３次元コンピュ
ータグラフィックスシステム１０では、ＳＲＡＭ１４８
を用いる構成を例示したが、ＳＲＡＭ１４８を設けない
構成にしてもよい。

【０１１１】さらに、図１に示す３次元コンピュータグ
ラフィックスシステム１０では、ポリゴンレンダリング
データを生成するジオメトリ処理を、メインプロセッサ
１１で行う場合を例示したが、レンダリング回路１４で
行う構成にしてもよい。

【０１１２】

【発明の効果】以上説明したように、本発明の画像処理
装置によれば、複数のバンクを有する第１の記憶回路へ
のアクセス速度を向上できる。

【図面の簡単な説明】

【図１】本発明に係る３次元コンピュータグラフィック
スシステムの構成を示すブロック図である。

【図２】本発明に係るレンダリング回路におけるＤＲＡ
Ｍ、ＳＲＡＭ、並びに、ＤＲＡＭおよびＳＲＡＭへアク
セスするメモリＩ／Ｆ回路の具体的な構成例を示すブロ
ック図である。

【図３】本発明に係るＤＲＡＭバッファの構成例を示す
概略図である。

【図４】テクスチャデータに含まれる同時にアクセスが
行われるカラーデータを説明するための図である。

【図５】テクスチャデータを構成する単位ブロックを説
明するための図である。

【図６】テクスチャバッファのアドレス空間を説明する
するための図である。

【図７】図７は、図２に示すメモリモジュールの構成図
である。

【図８】図８は、図７に示すメモリモジュールに入力さ
れるデータの一例である。

【図９】図９は、図７に示す書き込み用ＦＩＦＯ回路に
入力されるデータを説明するための図である。

【図１０】図１０は、図７に示す各バンクへの図９に示
すデータの書き込み動作を説明するための図である。

【図１１】図１１は、図２に示すメモリモジュールのそ
の他の構成図である。

【図１２】本発明に係るメモリＩ／Ｆ回路におけるディ
ストリビュータの画像データ処理を説明するための図で
ある。

【図１３】３次元コンピュータグラフィックスシステム
の基本的な概念を示すシステム構成図である。

【図１４】図１３は、図１２に示すメモリとしてＤＲＡ
Ｍを用いた場合のバンク付近の構成図である。

【図１５】図１５は、図１４に示す書き込み用ＦＩＦＯ
回路に入力されるデータを説明するための図である。

【図１６】図１６は、図１４に示す各バンクへの図１５
に示すデータの書き込み動作を説明するための図であ
る。

【符号の説明】

１０…３次元コンピュータグラフィックスシステム、１
１…メインプロセッサ、１２…メインメモリ、１３…Ｉ
／Ｏインタフェース回路、１４…レンダリング回路、１
４１…ＤＤＡセットアップ回路、１４２…トライアング
ルＤＤＡ回路、１４３…テクスチャエンジン回路、１４
４…メモリＩ／Ｆ回路、１４５…ＣＲＴコントローラ回
路、１４６…ＲＡＭＤＡＣ回路、１４７…ＤＲＡＭ、１
４７ａ…テクスチャバッファ、１４７ｂ…ディスプレイ
バッファ、１４７ｃ…ｚバッファ、１４７ｄ…テクスチ
ャＣＬＵＴバッファ、１４８…ＳＲＡＭ、２００，２１
０，２２０，２３０…メモリモジュール、２０１Ａ，２
０１Ｂ，２０２Ａ，２０２Ｂ，２１１Ａ，２１１Ｂ，２
１２Ａ，２１２Ｂ，２２１Ａ，２２１Ｂ，２２２Ａ，２
２２Ｂ，２３１Ａ，２３１Ｂ，２３２Ａ，２３２Ｂ…バ
ンク、３００…ディストリビュータ、３１０，３２０，
３３０，３４０…アドレスデコーダ、３５０，３６０，
３７０，３８０…メモリコントローラ、３９０…読み出
しコントローラ、３９１…アドレスデコーダ、３９２…
データ演算処理部、４１０，４１１…分配・集配部、４
００Ａ，４００Ｂ，４０２Ａ，４０２Ｂ，６００，６０
２…書き込み用ＦＩＦＯ回路、４０１Ａ，４０１Ｂ，４
０３Ａ，４０３Ｂ，６０１，６０３…読み出し用ＦＩＦ
Ｏ回路、４２０…ＦＩＦＯコントローラ

Claims (8)

【特許請求の範囲】
1. 【請求項１】画像データを処理する画像処理回路と、 複数のバンクを有し、画像データを記憶する第１の記憶
   回路と、 前記複数のバンクのそれぞれに対応して設けられ、対応
   する前記バンクと前記画像処理手段との間で、画像デー
   タを入力順で出力する複数の第２の記憶回路とを有する
   画像処理装置。
2. 【請求項２】前記複数のバンクのそれぞれに対応して設
   けられ、前記画像処理手段から入力した画像データを対
   応する前記バンクに出力する書き込み用の複数の前記第
   ２の記憶回路と、 前記複数のバンクのそれぞれに対応して設けられ、対応
   する前記バンクから読み出された画像データを前記画像
   処理手段に出力する読み出し用の複数の前記第２の記憶
   回路とを有する請求項１に記載の画像処理装置。
3. 【請求項３】前記第２の記憶回路は、対応するバンクに
   ついての前記画像データの書き込み時と読み出し時とで
   共用される請求項１に記載の画像処理装置。
4. 【請求項４】画像データを処理する画像処理回路と、 複数のバンクを有し、画像データを記憶する第１の記憶
   回路と、 １個の入力ポートと少なくとも２個以上の出力ポートと
   を有し、各出力ポートにおいて、前記入力ポートを介し
   て前記画像処理手段から前記画像データを入力した順で
   前記画像データを前記複数のバンクに出力する第２の記
   憶回路とを有する画像処理装置。
5. 【請求項５】少なくとも２個の入力ポートと１個以上の
   出力ポートとを有し、前記入力ポートの位置に応じた順
   序で、前記複数のバンクから前記入力ポートを介して入
   力した画像データを、前記出力ポートから前記画像処理
   回路に順に出力する第３の記憶回路を有する請求項４に
   記載の画像処理装置。
6. 【請求項６】単位図形の頂点について、３次元座標
   （ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デー
   タ、テクスチャ同次座標（ｓ，ｔ）および同次項ｑを含
   むポリゴンレンダリングデータを用いてレンダリング処
   理を行う画像処理装置であって、 複数のバンクを有し、データを記憶する第１の記憶回路
   と、 前記複数のバンクのそれぞれに対応して設けられ、デー
   タを入力順で出力する複数の第２の記憶回路と前記単位
   図形の頂点のポリゴンレンダリングデータを補間して、
   前記単位図形内に位置する画素の補間データを生成する
   補間データ生成回路と、 前記補間データに含まれるテクスチャ同次座標（ｓ，
   ｔ）を同次項ｑで除算して「ｓ／ｑ」および「ｔ／ｑ」
   を生成し、当該「ｓ／ｑ」および「ｔ／ｑ」に応じたテ
   クスチャアドレスを用いて前記第２の記憶回路を介して
   前記第１の記憶回路から読み出されたテクスチャデータ
   を、図形要素の表面への張り付け処理を行って表示デー
   タを生成し、当該表示データを前記第２の記憶回路を介
   して前記第１の記憶回路に書き込むるテクスチャ処理回
   路とを有する画像処理装置。
7. 【請求項７】単位図形の頂点について、３次元座標
   （ｘ，ｙ，ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）デー
   タ、テクスチャ同次座標（ｓ，ｔ）および同次項ｑを含
   むポリゴンレンダリングデータを用いてレンダリング処
   理を行う画像処理装置であって、 複数のバンクを有し、データを記憶する第１の記憶回路
   と、 １個の入力ポートと少なくとも２個以上の出力ポートと
   を有し、各出力ポートにおいて、前記入力ポートを介し
   て前記画像処理手段から前記画像データを入力した順で
   前記画像データを前記複数のバンクに出力する第２の記
   憶回路と、 前記単位図形の頂点のポリゴンレンダリングデータを補
   間して、前記単位図形内に位置する画素の補間データを
   生成する補間データ生成回路と、 前記補間データに含まれるテクスチャ同次座標（ｓ，
   ｔ）を同次項ｑで除算して「ｓ／ｑ」および「ｔ／ｑ」
   を生成し、当該「ｓ／ｑ」および「ｔ／ｑ」に応じたテ
   クスチャアドレスを用いて前記第１の記憶回路から読み
   出されたテクスチャデータを、図形要素の表面への張り
   付け処理を行って表示データを生成し、当該表示データ
   を前記第２の記憶回路を介して前記第１の記憶回路に書
   き込むるテクスチャ処理回路とを有する画像処理装置。
8. 【請求項８】少なくとも２個の入力ポートと１個以上の
   出力ポートとを有し、前記入力ポートの位置に応じた順
   序で、前記複数のバンクから前記入力ポートを介して入
   力した画像データを、前記出力ポートから前記画像処理
   回路に順に出力する第３の記憶回路をさらに有し、 前記テクスチャ処理回路は、前記第３の記憶回路を介し
   て、前記第１の記憶回路から前記テクスチャデータを読
   み出す請求項７に記載の画像処理装置。