JPH06242772A - スプライト制御方式 - Google Patents

Abstract

(57)【要約】 【目的】スプライト転送速度を維持するとともに、スプ
ライトパターンメモリを安価にする。 【構成】スプライト記憶手段１２は複数個のスプライト
の夫々についての色及び形を表すパターンデータを含む
スプライトデータを記憶し、複数のバッファ手段１４は
スプライト記憶手段１２からのスプライトデータを記憶
し、表示記憶手段１６は複数のバッファ手段１４からの
スプライトデータを表示画面に重ね合わせて表示するた
めに分割して記憶する。記憶制御手段１８はスプライト
記憶手段１２のスプライトデータを予め定められた順番
で複数のバッファ手段１４に書き込むと共にバッファ手
段にデータを書き込んでいる最中に既にデータが書き込
まれたバッファ手段からデータを読み出して表示記憶手
段１６に書き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データをビデオラ
ンダムアクセスメモリを用いて表示するコンピュータシ
ステムにおいて、画面の重ね合わせの合成をするための
スプライトを高速に表示又は移動させるスプライト制御
方式に関する。

【０００２】

【従来の技術】従来よりコンピュータの画面表示におい
て、画面の重ね合わせの合成をするためのスプライトが
知られている。このスプライトとは、スプライト画面に
グラフィックを描き、これを優先順位に従って重ね合わ
せることにより合成画面を作成するものである。また、
スプライトは通常の画面の手前に重ねて表示され、表示
アドレスを変えるだけで背後の画面データを書き換える
ことができる。さらに、このスプライトは画像上でパタ
ーン（色と形）を高速に移動するために用いられる。

【０００３】このようなスプライトの高速表示あるいは
移動を制御するスプライト制御方式の一例の構成ブロッ
クを図１１に示す。図１２にスプライトの転送タイミン
グチャートを示す。

【０００４】図１１において、パターンランダムアクセ
スメモリ１２ａ（以下、パターンＲＡＭと称する。）
は、デュアルポートメモリであり、複数のスプライトの
夫々についてのパターン番号、スプライトの表示位置な
どのスプライトデータを記憶している。そして、中央処
理装置１７（以下、ＣＰＵと称する。）が、パターンＲ
ＡＭ１２ａをアクセスする。

【０００５】次に、スプライトを陰極線管１０（以下、
ＣＲＴと称する。）の画面に表示する場合には、図示し
ないデータ読み出し部が、図１２に示す１垂直同期信号
期間（Ｖシンク）毎にスプライト転送期間（図中Ａ）に
おいて１画面分のスプライトデータを読み出して、シリ
アルデータバス５２、マルチプレクサ４２（以下、ＭＰ
Ｘと称する。）を通してビデオランダムアクセスメモリ
１６（以下、ＶＲＡＭと称する。）に転送する。なお、
期間（図中Ｂ）では、ＣＰＵ１７からのパターンＲＡＭ
１２ａへのアクセスが行われる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来、
パターンＲＡＭとして用いていたデュアルポートランダ
ムアクセスメモリは高価であるため、装置全体としてコ
スト高になっていた。このため、従来のスプライト転送
速度の性能を確保しつつ、パターンＲＡＭを安価にする
ことが望まれていた。

【０００７】本発明は、このような点に鑑みてなされた
もので、その目的とするところは、データ転送時間を短
縮することにより従来のスプライト転送速度を維持する
とともに、スプライトパターンメモリを安価にすること
のできるスプライト制御方式を提供することにある。

【０００８】

【課題を解決するための手段】本発明は、上記課題を解
決し目的を達成するために下記の構成とした。図１は本
発明の原理図である。本発明は、表示手段１０の表示画
面に重ね合わせの合成を行うための複数のピクセルから
なるスプライトを複数個表示するスプライト制御方式に
おいて、スプライト記憶手段１２、複数のバッファ手段
１４、表示記憶手段１６、記憶制御手段１８を有する。

【０００９】スプライト記憶手段１２は前記複数個のス
プライトの夫々についての色及び形を表すパターンデー
タを含むスプライトデータを記憶する。複数のバッファ
手段１４はスプライト記憶手段１２から出力されるスプ
ライトデータを記憶する。表示記憶手段１６は複数のバ
ッファ手段１４から出力されるスプライトデータを前記
表示画面に重ね合わせて表示するために分割して記憶す
る。

【００１０】記憶制御手段１８は、前記スプライト記憶
手段１２のスプライトデータを予め定められた順番で複
数のバッファ手段１４に書き込むと共に、バッファ手段
にデータを書き込んでいる最中に既にデータが書き込ま
れたバッファ手段からデータを読み出して表示記憶手段
１６に書き込む。

【００１１】ここで、前記記憶制御手段１８は、前記ス
プライト記憶手段１２のスプライトデータをピクセル毎
に予め定められた順番で複数のバッファ手段１４に書き
込むと共に、バッファ手段にピクセルデータを書き込ん
でいる最中に既にピクセルデータが書き込まれたバッフ
ァ手段からピクセルデータを読み出して表示記憶手段１
６に書き込むようにする。

【００１２】前記記憶制御手段１８は、書き込み信号発
生部１９ａ、１９ｂを有する。書き込み信号発生部１９
ａは、ピクセル毎に複数のバッファ手段１４にピクセル
データを書き込ませるための書き込み信号を発生する。
書き込み信号発生部１９ｂは、ピクセル毎に複数のバッ
ファ１４のピクセルデータを表示記憶手段１６に書き込
ませるための書き込み信号を発生するようにする。

【００１３】さらに、前記表示記憶手段１６は、２分割
されたスプライトデータに対応する２つのメモリであ
り、一方のメモリにバッファ手段１４からのスプライト
データを書き込む場合には、他方のメモリからスプライ
トデータを表示手段１０に読み出すよう構成されている
とよい。

【００１４】また、複数のバッファへのスプライトデー
タの書き込み及び読み出し制御によって時間短縮が図れ
るので、前記スプライト記憶手段１２の読み出し転送速
度は、前記表示記憶手段１６の書き込み速度よりも遅く
ても従来のデータ転送速度を維持できる。

【００１５】ここで、前記スプライト記憶手段１２は、
ダイナミックランダムアクセスメモリであってもよい。
ダイナミックランダムアクセスメモリは、メモリにデー
タを保持するために常にデータの再書き込みを必要とす
るメモリであり、スタティック・ラムに比較して回路構
成が簡単であって低価格であり、コスト低減を図ること
ができる。

【００１６】前記スプライト１個はｎ×ｎピクセルから
なり、例えば16ピクセル×16ピクセルからなっている。
前記スプライトデータは、さらに、スプライト１個１個
について、スプライトの画面の表示位置、色テーブル番
号を含む情報であってもよい。

【００１７】

【作用】本発明によれば、まず、記憶された複数個のス
プライトの夫々についての色及び形を表すパターンデー
タを含むスプライトデータをスプライト記憶手段１２に
記憶しておく。

【００１８】次に、記憶制御手段１８が、スプライト記
憶手段１２のスプライトデータを予め定められた順番で
複数のバッファ手段１４に書き込む。さらに、記憶制御
手段１８が、バッファ手段にデータを書き込んでいる最
中に既にデータが書き込まれたバッファ手段からデータ
を読み出して表示記憶手段１６に書き込む。

【００１９】表示記憶手段１６では、複数のバッファ手
段１４から出力されるスプライトデータを表示画面に重
ね合わせて表示するために分割して記憶する。すなわ
ち、複数のバッファへのスプライトデータの書き込みと
スプライトデータの表示記憶手段１６への読み出しをオ
ーバラップさせて行うので、データ転送時間の短縮が図
れるから、安価なスプライト記憶手段１２を用いかつこ
れの読み出し転送速度が比較的遅くても従来のデータ転
送速度を維持できる。

【００２０】従って、従来のスプライト転送速度を維持
することができるとともに、安価なスプライト記憶手段
を用いることにより、装置全体のコストを低減すること
ができる。

【００２１】

【実施例】以下、本発明にかかるスプライト制御方式を
説明する。図２は本発明にかかるスプライト制御方式を
実現するためのスプライト制御装置の一実施例の構成ブ
ロック図である。 ＜実施例の構成＞スプライト制御装置は、コンピーュタ
システムによってＣＲＴ１０の表示画面に重ね合わせの
合成を行うための複数のスプライトを表示する。ＣＰＵ
１７は、パターンＲＡＭ１２ｂをアクセスするととも
に、ＭＰＸ４１、ＭＰＸ４２を切換動作する。

【００２２】パターンＲＡＭ１２ｂは、ＣＰＵ１７、Ｍ
ＰＸ４１、複数バッファ１４、バッファデータ書き込み
部１８ａに接続される。このパターンＲＡＭ１２ｂは、
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭ
と称する。）であり、複数のスプライトの夫々につい
て、パターンデータ（色や形）、表示位置などの属性、
色テーブル番号などのスプライトデータを記憶してい
る。

【００２３】ＤＲＡＭからなるパターンＲＡＭ１２ｂ
は、メモリにデータを保持するために常にデータの再書
き込みを必要とするメモリであり、スタティック・ラム
に比較して回路構成が簡単であって低価格である。ま
た、ＤＲＡＭは読み出し転送速度が書き込み転送速度よ
りも遅く、従来用いていたデュアルポートＲＡＭの読み
出し速度よりも遅くなっている。

【００２４】図３にパターンＲＡＭ１２ｂの周辺回路図
を示す。パターンＲＡＭ１２ｂは、インデックス部２
１、パターン部２２、色テーブル部２３から構成されて
いる。インデックス部２１は、スプライト１個１個につ
いて、表示位置、パターンなどの属性、色テーブル番号
（パレットの色）などの情報を格納している。ここで、
スプライト１個のサイズは、例えば16×16ピクセルから
なり、１ピクセルとは１画素のことである。

【００２５】また、インデックス部２１は、例えば、10
24個のスプライト分の情報を格納し、1024個のスプライ
トに0〜1023までのインデックス番号を付けることによ
り夫々を区別している。

【００２６】パターン部２２は、インデックス部２１に
格納されたスプライトの各々のピクセルの色をスプライ
トパターンとして格納している。色テーブル部２３は、
例えば、16色のスプライトを使用する場合にインデック
ス部２１に設定する色テーブルのパターンを定義する領
域である。

【００２７】データ変換部２４は、パターン部２２から
のパターン読み出しデータと色テーブル部２３からの色
テーブル読み出しデータを演算によってＶＲＡＭ１６に
適したＶＲＡＭ書き込みデータに変換する。

【００２８】複数バッファ１４は、パターンＲＡＭ１２
ｂ、バッファデータ書き込み部１８ａ、ＶＲＡＭデータ
書き込み部１８ｂに接続される。複数バッファ１４は、
４つの先読みバッファ１４ａ〜１４ｄにより構成され
る。先読みバッファ１４ａ〜１４ｄは、パターンＲＡＭ
１２ｂに記憶されたスプライトデータをＶＲＡＭ１６に
転送する前に予め記憶する。

【００２９】バッファデータ書き込み部１８ａは、パタ
ーンＲＡＭ１２ｂから４ピクセル分づつスプライトデー
タを読み出して、この４ピクセル分のスプライトデータ
を先読みバッファ１４ａ〜１４ｄに順番に１ピクセル分
づつ振り分けて書き込む。

【００３０】このバッファデータ書き込み部１８ａには
パターンＲＡＭ用ＸＣＡＳ信号発生部１９ａが接続され
る。パターンＲＡＭ用ＸＣＡＳ信号発生部１９ａは、ロ
ーアドレスストローブ信号（以下、ＸＲＡＳと称す
る。）に基づき４ピクセル分のデータを読み出すための
カラムアドレスストローブ信号（以下、ＸＣＡＳと称す
る。）を生成して、このＸＣＡＳをバッファデータ書き
込み部１８ａに出力する。

【００３１】図４に先読みバッファの処理のタイミング
チャートを示す。図４では、ＸＣＡＳの４パルスの１パ
ルス毎に、１ピクセル分のデータがパターンＲＡＭ１２
ｂから読み出されて、すぐに先読みバッファに書き込ま
れることを示す。

【００３２】ＶＲＡＭデータ書き込み１８ｂは、複数バ
ッファ１４、ＶＲＡＭ１６に接続される。ＶＲＡＭデー
タ書き込み１８ｂは、先読みバッファ１４ａ〜１４ｄの
それぞれから順番に１ピクセル分のスプライトデータを
読み出して、ＶＲＡＭ１６に書き込む。

【００３３】このＶＲＡＭデータ書き込み１８ｂにはＶ
ＲＡＭ用ＸＣＡＳ信号発生部１９ｂが接続される。ＶＲ
ＡＭ用ＸＣＡＳ信号発生部１９ｂは、ＶＲＡＭ用ＸＲＡ
Ｓに基づき１ピクセル分のデータを読み出すためのＶＲ
ＡＭ用ＸＣＡＳを生成して、このＸＣＡＳをＶＲＡＭデ
ータ書き込み１８ｂに出力する。

【００３４】複数バッファ１４の出力側には前記ＭＰＸ
４２が接続され、このＭＰＸ４２にはＶＲＡＭ１６が接
続される。ＶＲＡＭ１６は、２つのＶＲＡＭ１６ａ，１
６ｂ、ＭＰＸ２０ａ，２０ｂを有し、パターンＲＡＭ１
２ｂに記憶されたスプライトデータをＣＲＴ１０の表示
に適した態様で記憶している。

【００３５】図５にダブルＶＲＡＭによるスプライトの
書き込みの構成ブロック図を示す。図５において、夫々
のＶＲＡＭ１６ａ，１６ｂは、複数のスプライトをＣＲ
Ｔ１０に表示するためのスプライト表示用バッファとし
て用いられる。ＶＲＡＭ１６ａ，１６ｂは、ＶＲＡＭペ
ージ１（画面レイア１）を仮想画面として例えば、256
×512ピクセルの画面モードで使用する場合にこのペー
ジを２分割した256×256ピクセル分のスプライトデータ
を格納している。

【００３６】ＭＰＸ２０ａ，２０ｂは、図示しない切換
制御部によってＶＲＡＭ１６ａ，１６ｂを相補的に選択
動作する。すなわち、ＭＰＸ２０ａが複数バッファ１４
からの内容を一方のＶＲＡＭに転送している間、ＭＰＸ
２０ｂが他方のＶＲＡＭからの内容をＣＲＴ１０に転送
する転送処理を行う。

【００３７】また、ＭＰＸ２０ａが複数バッファ１４か
らの内容を他方のＶＲＡＭに転送している間、ＭＰＸ２
０ｂが一方のＶＲＡＭからの内容をＣＲＴ１０に転送す
る転送処理とを垂直同期信号の周期毎に交互に繰り返し
行う。

【００３８】１つのＶＲＡＭでスプライト表示を行う場
合、表示の途中でデータ転送が行われると、画面にノイ
ズが入ったり、ちらつきが発生して見ずらい画面にな
る。ダブルＶＲＡＭを用いることにより、高速でかつノ
イズのないスプライト表示を行える。なお、スプライト
を表示するページ１（画面レイア１）は、表示の優先順
位を上にしておく必要がある。 ＜実施例の処理＞図６は実施例におけるスプライト制御
方式の処理フローである。次に、前記図面を参照して実
施例におけるスプライト制御方式の処理を説明する。

【００３９】まず、図３において、スプライトを表示す
る前に、パターンＲＡＭ１２ｂのインデックス部２１に
スプライトのパターンを例えば最大で896個だけ設定す
る。次に、スプライト（最大1024個）毎にスプライトの
パターン番号、スプライトの表示位置、表示時の変形の
有無などを設定する（ステップ１０１）。

【００４０】次に、バッファデータ書き込み部１８ａ
は、パターンＲＡＭ用ＸＲＡＳ信号発生部１９ａからの
パターンＲＡＭＸＲＡＳ信号とインデックス部２１のイ
ンデックス番号とを入力する。

【００４１】そして、バッファデータ書き込み部１８ａ
は、これらの情報に基づきパターン部２２、色テーブル
部２３からパターン読み出しデータ及び色テーブル読み
出しデータなどのスプライトデータをピクセル単位に読
み出して予め定めた順番で４つの先読みバッファ１４ａ
〜１４ｄに書き込む（ステップ１０２）。

【００４２】例えば４ピクセル分のスプライトデータを
４つの先読みバッファ１４ａ〜１４ｄに読み出す場合に
は、バッファデータ書き込み部１８ａは、図４に示すよ
うにＸＲＡＳの最初のパルスでピクセルデータＡを読み
出して先読みバッファ１４ａに書き込み、第２番目のパ
ルスでピクセルデータＢを読み出して先読みバッファ１
４ｂに書き込む。

【００４３】さらに、バッファデータ書き込み部１８ａ
は、第３番目のパルスでピクセルデータＣを読み出して
先読みバッファ１４ｃに書き込み、第４番目のパルスで
ピクセルデータＤを読み出して先読みバッファ１４ｄに
書き込む。

【００４４】一方、ＶＲＡＭデータ書き込み部１８ｂで
は、既に先読みバッファにピクセルデータが書き込まれ
ているか否かを判定する（ステップ１０３）。そして、
既に先読みバッファにデータが書き込まれている場合に
は、バッファデータ書き込み部１８ａが、ある先読みバ
ッファにピクセルデータを書き込んでいる最中に、ＶＲ
ＡＭデータ書き込み部１８ｂは、その直前にデータが書
き込まれた先読みバッファからピクセルデータを読み出
す。さらに、ＭＰＸ４２を通してＶＲＡＭ１６の一方に
書き込む（ステップ１０４）。

【００４５】例えば、図４に示すように、バッファデー
タ書き込み部１８ａが、先読みバッファ１４ｂにピクセ
ルデータを書き込んでいる最中に、ＶＲＡＭデータ書き
込み部１８ｂは、先読みバッファ１４ａからピクセルデ
ータを読み出して例えば、ＶＲＡＭ１６ａに書き込む。

【００４６】同様にバッファデータ書き込み部１８ａ
が、先読みバッファ１４ｃにピクセルデータを書き込ん
でいる最中に、ＶＲＡＭデータ書き込み部１８ｂは、先
読みバッファ１４ｂからピクセルデータを読み出して例
えば、ＶＲＡＭ１６ａに書き込む。

【００４７】このようにして先読みバッファへのピクセ
ルデータの書き込みとＶＲＡＭへのピクセルデータの書
き込みとをオーバラップさせる処理を行う。一方、ＶＲ
ＡＭ１６では、一方のＶＲＡＭにページ０分のスプライ
トデータが書き込まれたか否か判定する（ステップ１０
５）。

【００４８】ここで、例えば、256ピクセル×256ピクセ
ル分のページ０のスプライトデータがＶＲＡＭ１６ａに
書き込まれると、ＭＰＸ２０ａがＶＲＡＭ１６ｂ側に切
り替わり、ＭＰＸ２０ｂがＶＲＡＭ１６ａ側に切り替わ
る（ステップ１０６）。

【００４９】さらに、複数バッファ１４から256ピクセ
ル×256ピクセル分のページ１のスラプイトデータが順
次ＶＲＡＭ１６ｂに書き込まれていく。また、これと同
時にＶＲＡＭ１６ａから256ピクセル×256ピクセル分の
ページ０のスプライトデータがＣＲＴ１０に表示される
（ステップ１０７）。

【００５０】次に、複数バッファ１４からの256ピクセ
ル×256ピクセル分のページ０のスラプイトデータが順
次ＶＲＡＭ１６ａに書き込まれる場合には、ＶＲＡＭ１
６ｂから256ピクセル×256ピクセル分のページ１のスプ
ライトデータがＣＲＴ１０に表示される（ステップ１０
８）。

【００５１】さらに、図示しない制御部によって処理が
終了したか否かを判定する（ステップ１０９）。ここ
で、処理が終了していないと判定された場合には、ステ
ップ１０２に戻って、ステップ１０２〜ステップ１０８
までの処理を繰り返し行うことになる。

【００５２】このような実施例の処理によれば、ＣＲＴ
１０には、ページ０及びページ１の複数個のスプライト
が重ねて表示される。次に、図６に示す処理において、
実施例のスプライト制御方式による１個のスプライトを
転送するのに要した時間を図７に示す。図７において、
16ピクセル×16ピクセルからなるスプライト１個を転送
するのに要する時間は、インデックスリード時間として
２０クロック、パレットリード時間として２０×４クロ
ック、パターンライト時間として３２×６４クロックを
合計した２１４８クロックである。

【００５３】ここで、インデックスリード時間とは、イ
ンデックス部２１に格納された複数のスプライトを区別
するためのインデックス番号を読み出すために要する時
間である。パレットリード時間とは、色テーブル部２３
に格納されたパレットの色データを読み出すために要す
る時間である。パターンライト時間とは、前記パターン
部２２におけるパターンをＶＲＡＭ１６ａ，１６ｂに書
き込むために要する時間である。

【００５４】ここで、パターンライト時間について、４
ピクセル分で３２クロックである。従って、スプライト
１個、すなわち、１６ピクセル×１６ピクセルでは、４
ピクセル×６４ピクセルとなるから、パターンライト時
間は前記３２クロック×６４となる。

【００５５】図８に実施例における４ピクセル分のパタ
ーンリード時間及びパターンライト時間を示す。図８で
は、図７に示すパターンライトの内、３２クロックの詳
細を示している。

【００５６】４ピクセル分のパターンリードに２０クロ
ックを要し、このパターンリード期間中に４ピクセル分
のパターンライトを開始し、パターンライトに２４クロ
ックを要している。ここでは、パターンリードとパター
ンライトの同時処理時間が１２クロックとなり、この分
だけ転送時間を短縮できる。

【００５７】図９にＤＲＡＭを用いかつ先読みバッファ
を用いない場合のタイミングチャートを示す。先読みバ
ッファを設けない場合には、図９に示すようにＸＲＡＳ
の１個のパルスでピクセルデータＡを読み出し、次に、
このパルスでピクセルデータＡをＭＰＸ４２を通してＶ
ＲＡＭ１６の一方に書き込む。

【００５８】さらに、一定時間経過後に、ＸＲＡＳの１
個のパルスでピクセルデータＢを読み出し、次に、この
ピクセルデータＢをＭＰＸ４２を通してＶＲＡＭ１６の
一方に書き込む。

【００５９】このような場合には、図１０に示すように
パターンリード時間とパターンライト時間が重複してお
らず、時間がかかることになる。次に、従来のスプライ
ト制御方式による１個のスプライトを転送するのに要す
る時間を図１１に示した。

【００６０】１個のスプライトを転送するのに要した時
間は、インデックスリード転送時間、Ｘ座標リード、Ｙ
座標リード、アトリビュートリード、パレットリード、
パレット番号リード、パレットリード転送、パレットリ
ード、パターンリード転送、パターン転送の合計2232ク
ロックである。

【００６１】ここで、Ｘ座標リード、Ｙ座標リードは、
インデックス部２１におけるＸ座標、Ｙ座標を読み出す
ために要する時間である。アトリビュートリードは、イ
ンデックス部２１におけるアトリビュートを読み出すた
めに要する時間である。

【００６２】ここで、実施例と従来例とのスプライト１
個の転送に要する時間を比較する。図７に示す実施例に
おける１個のスプライト転送時間は、図１１に示す１個
のスプライト転送時間よりも僅かに短縮され、従来の転
送時間を維持できる。

【００６３】すなわち、ＤＲＡＭは低価格であって、デ
ュアルポートＲＡＭのデータ読み出し転送速度よりも遅
い。しかし、本実施例によれば、複数のバッファ１４を
設け、複数バッファへのスプライトデータの書き込みと
スプライトデータのＶＲＡＭへの読み出しをオーバラッ
プさせて行うので、データ転送時間の短縮が図れる。ま
た、安価なＤＲＡＭを用いかつこれの読み出し転送速度
が比較的遅くても従来のデータ転送速度を維持できる。

【００６４】従って、従来のスプライト転送速度を維持
することができるとともに、安価なＤＲＡＭを用いるこ
とにより、装置全体のコストを低減することができる。
また、ＤＲＡＭを用いることによってシリアルデータバ
スがなくなるため、ＤＲＡＭを構成する大規模集積回路
（ＬＳＩ）のピン数を減らすことができる。

【００６５】なお、実施例では、ＤＲＡＭについて説明
したが、複数バッファを用いて従来と同等以上の転送速
度を確保できる場合には、ＤＲＡＭ以外の安価なメモリ
を用いるようにしてもよい。

【００６６】さらに、実施例では、パターンＲＡＭにＤ
ＲＡＭを用い、かつ複数バッファを設けたが、例えばパ
ターンＲＡＭに従来のデュアルポートＲＡＭを用い、か
つ複数バッファを用いれば、さらにデータ転送速度が向
上し、処理効率を向上することができる。

【００６７】

【発明の効果】本発明によれば、複数のバッファ手段へ
のスプライトデータの書き込みとスプライトデータの表
示記憶手段への読み出しを時間的にオーバラップさせて
行うので、データ転送時間の短縮が図れるから、安価な
スプライト記憶手段を用いかつこれの読み出し転送速度
が比較的遅くても従来のデータ転送速度を維持できる。

【００６８】従って、従来のスプライト転送速度を維持
することができるとともに、安価なスプライト記憶手段
を用いることにより、装置全体のコストを低減すること
ができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例におけるスプライト制御方式の
構成ブロック図である。

【図３】パターンＲＡＭ周辺の回路図である。

【図４】先読みバッファの処理を示すタイミングチャー
トである。

【図５】ダブルＶＲＡＭによるスプライトの書き込みの
構成ブロック図である。

【図６】実施例におけるスプライト制御方式の処理フロ
ーである。

【図７】実施例の方式によるスプライト１個を転送する
ために要する時間を示す図である。

【図８】実施例のパターンリード及びパターンライトを
示す図である。

【図９】先読みバッファを用いない場合の処理を示すタ
イミングチャートである。

【図１０】先読みバッファを用いない場合のパターンリ
ード及びパターンライト時間を示す図である。

【図１１】従来方式によるスプライト１個を転送するた
めに要する時間を示す図である。

【図１２】従来のスプライト制御方式を示す構成ブロッ
ク図である。

【図１３】従来のスプライト制御方式のタイミングチャ
ートである。

【符号の説明】

１０・・ＣＲＴ １２ａ，１２ｂ・・パターンＲＡＭ １４ａ〜１４ｄ・・先読みバッファ １６ａ，１６ｂ・・ＶＲＡＭ １７・・ＣＰＵ １８ａ・・パターンデータ書き込み部 １８ｂ・・ＶＲＡＭデータ書き込み部 １９ａ・・パターンＲＡＭ用ＸＣＡＳ信号発生部 １９ｂ・・ＶＲＡＭ用ＸＣＡＳ信号発生部 ２０ａ，２０ｂ・・マルチプレクサ ２１・・インデックス部 ２２・・パターン部 ２３・・色テーブル部 ２４・・データ変換部 ４１，４２・・マルチプレクサ（ＭＰＸ）

Claims (8)

【特許請求の範囲】
1. 【請求項１】 表示手段（１０）の表示画面に重ね合わ
   せの合成を行うための複数のピクセルからなるスプライ
   トを複数個表示するスプライト制御方式において、 前記複数個のスプライトの夫々についての色及び形を表
   すパターンデータを含むスプライトデータを記憶するス
   プライト記憶手段（１２）と、 このスプライト記憶手段（１２）から出力されるスプラ
   イトデータを記憶する複数のバッファ手段（１４）と、 この複数のバッファ手段（１４）から出力されるスプラ
   イトデータを前記表示画面に重ね合わせて表示するため
   に分割して記憶する表示記憶手段（１６）と、 前記スプライト記憶手段（１２）のスプライトデータを
   予め定められた順番で複数のバッファ手段（１４）に書
   き込むと共に、バッファ手段にデータを書き込んでいる
   最中に既にデータが書き込まれたバッファ手段からデー
   タを読み出して表示記憶手段（１６）に書き込む記憶制
   御手段（１８）とを備えたことを特徴とするスプライト
   制御方式。
2. 【請求項２】 前記記憶制御手段（１８）は、前記スプ
   ライト記憶手段（１２）のスプライトデータをピクセル
   毎に予め定められた順番で複数のバッファ手段（１４）
   に書き込むと共に、バッファ手段にピクセルデータを書
   き込んでいる最中に既にピクセルデータが書き込まれた
   バッファ手段からピクセルデータを読み出して表示記憶
   手段（１６）に書き込むことを特徴とする請求項１記載
   のスプライト制御方式。
3. 【請求項３】 前記記憶制御手段（１８）は、ピクセル
   毎に複数のバッファ手段（１４）にピクセルデータを書
   き込ませるための書き込み信号を発生する書き込み信号
   発生部（１９ａ）と、ピクセル毎に複数のバッファ（１
   ４）のピクセルデータを表示記憶手段（１６）に書き込
   ませるための書き込み信号を発生する書き込み信号発生
   部（１９ｂ）を有することを特徴とする請求項２記載の
   スプライト制御方式。
4. 【請求項４】 前記表示記憶手段（１６）は、２分割さ
   れたスプライトデータに対応する２つのメモリであり、
   一方のメモリにバッファ手段（１４）からのスプライト
   データを書き込む場合には、他方のメモリからスプライ
   トデータを表示手段（１０）に読み出すよう構成されて
   なることを特徴とする請求項１記載のスプライト制御方
   式。
5. 【請求項５】 前記スプライト記憶手段（１２）の読み
   出し転送速度は、前記表示記憶手段（１６）の書き込み
   速度よりも遅いことを特徴とする請求項１記載のスプラ
   イト制御方式。
6. 【請求項６】 前記スプライト記憶手段（１２）は、ダ
   イナミックランダムアクセスメモリであることを特徴と
   する請求項１記載のスプライト制御方式。
7. 【請求項７】 前記スプライト１個はｎ×ｎピクセルか
   らなることを特徴とする請求項１記載のスプライト制御
   方式。
8. 【請求項８】 前記スプライトデータは、さらに、スプ
   ライト１個１個について、スプライトの画面の表示位
   置、色テーブル番号を含む情報であることを特徴とする
   請求項１記載のスプライト制御方式。