JPH04222069A - グラフィックス表示システム及び方法 - Google Patents

グラフィックス表示システム及び方法

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JPH04222069A
JPH04222069A JP3051347A JP5134791A JPH04222069A JP H04222069 A JPH04222069 A JP H04222069A JP 3051347 A JP3051347 A JP 3051347A JP 5134791 A JP5134791 A JP 5134791A JP H04222069 A JPH04222069 A JP H04222069A
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vram
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graphics
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JP3051347A
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English (en)
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Desi Rhoden
デスィ・ローデン
Darel N Emmot
ダレル・エヌ・エモート
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Publication date
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory

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  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
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  • Controls And Circuits For Display Device (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はコンピュータグラフィ
ックスシステムのフレームバッファに図形プリミティブ
を描写するための方法と装置に関する。さらに詳細には
、この発明はフレームバッファにおいてシリアルポート
アクセス及びランダムポートアクセスのカラムアドレス
の干渉性を最大化することによって、グラフィックスシ
ステムのビデオランダムアクセスメモリ（ＶＲＡＭ）ア
レイの性能を最大化する方法と装置に関する。
【０００２】
【従来の技術】コンピュータグラフィックスワークステ
ーションは様々な用途に対して高度に精細な図形シュミ
レーションを提供することができる。コンピュータ援用
設計（ＣＡＤ）及びコンピュータ援用製造（ＣＡＭ）の
分野に携わる技術者や設計者は、通常様々な計算タスク
に図形シミュレーションを利用する。従ってコンピュー
タグラフィックスワークステーション業界は高速かつよ
り精細な図形シュミレーションを行うことのできるより
高性能なコンピュータグラフィックスワークステーショ
ンの提供に注力してきた。
【０００３】図形機能を有する最近のワークステーショ
ンは一般に、図形操作を組織的に行うための「ウィンド
ウ」システムを利用している。この業界ではより高速で
精細な図形機能を提供することに注力するなかで、ワー
クステーション技術者はユーザのグラフィックスワーク
ステーションとの対話可能性を高度に維持する高性能な
多重ウィンドウシステムの設計を目指してきた。
【０００４】このようなグラフィックスシステムにおけ
るウィンドウシステムの主たる機能は、ユーザがワーク
ステーションでの多数の処理に同時にアクセスすること
を可能にすることである。これらの処理はそれぞれ、ワ
ークステーションの表示上での自己の領域を介してユー
ザにインタフェースを提供する。その結果ユーザにとっ
ては生産性が向上することになる。それは、ユーザがワ
ークステーション上に多数の処理を表示する多重ウィン
ドウによって、同時に１つ以上のタスクを管理すること
ができるためである。
【０００５】グラフィックスシステムではシステムの画
面に図形プリミティブを「描写する」、あるいは描くた
めの構成を必要とする。「図形プリミティブ」とは、多
角形やベクトル等の図形ピクチャの基本構成要素である
。図形ピクチャはすべてこれらの図形プリミティブの組
み合わせによって形成される。図形プリミティブの描写
を行うには様々な構成を利用することができる。このよ
うな構成の１つにコロラド州フォートコリンズ所在のヒ
ューレット・パッカード社のグラフィックス技術部の提
供する、「Ｔｕｒｂｏ　　ＳＲＸグラフィックスシステ
ム」に利用された「スプライン模様」構成がある。
【０００６】図形描写手順は、一般に、「フレームバッ
ファ」と呼ばれる図形描写ハードウェア内で行われる。 フレームバッファは一般に複数のビデオランダムアクセ
スメモリ（ＶＲＡＭ）コンピュータチップからなり、こ
れは、画面上で追跡される特定の図形プリミティブに対
応するシステムの表示画面上の画素の起動に関する情報
を格納する。一般に、フレームバッファはすべての画素
起動データを含み、グラフィックスシステムがワークス
テーションの画面上でこの情報を追跡する準備ができる
までこの情報を格納する。フレームバッファは一般に動
的であり、そこに格納された情報が画面上に書かれるま
で周期的にリフレッシュされる。
【０００７】このように、コンピュータグラフィックス
システムはコンピュータのメモリに格納された画像表示
を人間が容易に理解することのできる画像表示に変換す
る。この画像表示は通常、カラーの光を放出するように
誘導可能な画素要素の配列に分割された陰極線管（ＣＲ
Ｔ）装置上に表示される。画素の放出する特定の色の光
はその「値」と呼ばれる。ＣＲＴ等の表示装置は通常、
左から右、上から下といったある一定の順序で画素を順
次誘導し、このシーケンスを１秒に５０回から７０回繰
り返して画面をリフレッシュされた状態に維持する。こ
のように、画素の値をこの値が表示の誘導に用いられる
時間の間に保持するためになんらかの機構が必要になる
。フレームバッファは通常この「リフレッシュ」機能を
提供するのに用いられる。
【０００８】当該技術分野では、図形描写システムの表
示画面上のウィンドウにデータを表示するためのフレー
ムバッファ、あるいは「表示プロセッサ」が知られてい
る。ランドール（Ｒａｎｄａｌｌ）の米国特許４，７８
０，７０９号を参照されたい。ランドール（Ｒａｎｄａ
ｌｌ）の特許に開示されているように、表示プロセッサ
はＣＲＴ等の表示画像を複数の水平なストリップに分割
し、各ストリップは、さらに複数の「タイル」に再分割
される。各タイルは画面上に表示されるウィンドウの１
部分を表し、各タイルはさらに、その特定のタイル内に
表示すべきデータのメモリアドレス位置を含むタイル記
述子によって定義される。ランドール（Ｒａｎｄａｌｌ
）の第２段、第２３〜３５行を参照されたい。
【０００９】フレームバッファは通常ＶＲＡＭの配列と
して実施されるため、それらは表示装置上の画素位置に
フレームバッファ上のｘ、ｙ座標が割り当てられるよう
にビット写像される。単一のＶＲＡＭ装置は表示装置上
の画像全体の画素位置に対応するすべてのｘ、ｙ座標を
完全に格納するのに十分な格納位置を有することは稀で
あり、従って、一般に多数のＶＲＡＭが用いられる。用
いられる写像アルゴリズムは、利用可能なＶＲＡＭの種
類、画素が描写される速度と比較したＶＲＡＭのアクセ
ス速度、特定の写像を支援するのにどれだけのハードウ
ェアを要するか、といった様々な要因によって変わって
くる。
【００１０】ＶＲＡＭからなるグラフィックスシステム
の従来のフレームバッファは、一般に２ポート、ランダ
ムアクセスメモリである。シリアル出力ポートは表示さ
れるビデオ信号の活動ビデオ部を発生する。一般に、信
号処理回路が標準入出力バスを介してフレームバッファ
のＶＲＡＭにアクセスし、このアクセスはＶＲＡＭ制御
ユニットによって制御される。当該技術の熟練者には周
知のように、ＶＲＡＭに保持されるデータは、一般にデ
コーダ、先入れ先出し（ＦＩＦＯ）回路、及び演算論理
ユニット（ＡＬＵ）からなる図形処理回路に与えられる
。ハーネイ（Ｈｅｒｎｅｙ）その他の米国特許４，８１
６，９１３号、第５段、第２７行から６２行を参照され
たい。
【００１１】発生した画素値データは出力ＦＩＦＯを介
してフレームバッファのＶＲＡＭにマトリクス形式で書
かれる。このマトリクスはビデオ信号の線に対応し、各
線は異なる数の画素値を有する。このマトリクスは「ビ
ット写像」と呼ばれ、図形Ｍ表示プロセッサによってＶ
ＲＡＭから読まれてグラフィックスシステムの表示装置
に画像を生成する。表示プロセッサは水平線同期信号と
垂直フィールド同期信号を提供して、ＣＲＴ上の最終的
な表示のためにＶＲＡＭから表示プロセッサへのデータ
伝送を調整する。
【００１２】ハーネイ（Ｈｅｒｎｅｙ）の第６段、第７
行から２４行を参照されたい。
【００１３】一般にグラフィックスシステムにおける表
示装置は「ラスタ走査」表示装置である。ラスタ走査装
置は多数のビームを利用して対応する多数の平行走査線
上のデータを同時に結像する。この多数のビームは一般
に画素値データを書いて表示装置上の画素を表示ＣＲＴ
の左側から右側に誘導していく。ＣＲＴをタイルに分割
する目的（タイリングと呼ばれる処理）のため、各タイ
ルは多数の走査線に等しい高さあるいは解像度からなり
、特定数の画素分の幅を有すると考えられる。その結果
、図形プリミティブ画像はＣＲＴ画面上の電子ビームの
別の掃引によって発生した、多数の平行な重複しない画
素の平行線の組からなる。タイルは一般に矩形であり、
円柱状の一定数のタイルによって画像を複数の列を有す
る配列に構成する。
【００１４】通常、ラスタ走査表示装置は走査線に沿っ
て構成されており、表示装置の画素はビット写像された
フレームバッファ座標画素値に従って起動される。この
ようにして、潜在的にランダムな配向と大きさを有する
図形プリミティブがラスタ表示装置上にプロットされる
。走査型ラスタＣＲＴは、列アドレスストローブ（ＲＡ
Ｓ）、及びカラムアドレスストローブ（ＣＡＳ）のラス
タビームに従ってフレームバッファによってアクセスさ
れる。図形プリミティブは基本的にランダムな性質を有
するため、システムの見地からはＲＡＳの境界間は垂直
方向に長い距離であることが望ましい。ＶＲＡＭアーキ
テクチャを有するフレームバッファを用いた従来のグラ
フィックスシステムは一般に、ＲＡＳ境界間に垂直方向
に長い距離を設けることができない。従って、従来のグ
ラフィックスシステムでは、グラフィックスサブシステ
ムのＶＲＡＭアレイからのページモード性能を最大限に
するシステムに対する当該技術分野における長年の懸案
を解決することができない。
【００１５】ビット写像されたシステムは一般に、ＲＯ
Ｍ、キャッシュバッファ、ホストプロセッサ等の外部メ
モリからフレームバッファ内のＶＲＡＭへのデータ伝送
に、直接メモリアクセス（ＤＭＡ）伝送シーケンスを利
用する。従って、ビット写像システムはＣＲＴ表示装置
上に文字と図形パターンを表示する手段を提供するもの
として知られている。オガワ（Ｏｇａｗａ）その他の米
国特許４，８３７，５６４号、第１段、第１７行から４
０行を参照されたい。従来のグラフィックスシステムで
は、ＤＭＡ伝送制御は図形プリミティブの属性の処理制
御から独立して行われる。ＤＭＡ制御シーケンスを実行
するためには、一般に多数のハードウェア構成要素が必
要であるため、かかるシステムの回路は複雑であり、Ｖ
ＲＡＭアレイ内の表示データを拡張する処理速度が低減
される可能性がある。かかるシステムでは、ＤＭＡシー
ケンスの全処理速度は十分に増大されない。オガワ（ｏ
ｇａｗａ）その他の第１段、第５６行から６５行を参照
されたい。処理速度を上げ、この機能を実行するために
要する高価なハードウェアの量を低減するＤＭＡ伝送用
の制御データシーケンスが当該技術分野において長年に
わたり要望されている。
【００１６】図形プリミティブがＣＲＴに描写されると
き、表示リフレッシュポートはフレームバッファから増
分するアドレスを受け取り、出力データがまずバッファ
され、次に通常フレームバッファのアーキテクチャに内
蔵される高速シフトレジスタを用いてシリアル化される
。次にフレームバッファは標準の赤／緑／青のモニター
内のデジタル／アナログ変換器を駆動する、あるいは直
接的に白黒（モノクロ）モニターを駆動する出力データ
を送出する。コステロ（Ｃｏｓｔｅｌｌｏ）の米国特許
４，７４５，４０７号、第１段、第３２行から５５行を
参照されたい。 フレームバッファの第２の更新ポート（「ランダム」ポ
ートと呼ぶ場合もある）は通常ｘ、ｙランダムアクセス
メモリとして構成され、そこではフレームバッファはｘ
、ｙ座標に組織される。
【００１７】グラフィックスシステムにおけるＤＭＡ伝
送を容易にするためにいくつかの構成が採用されている
。このような構成のなかには、ビットツービットアドレ
ス制御、内蔵ベクトル発生器、及び多軸独立スクエアア
クセス付きの全点アドレス指定可能なフレームバッファ
等がある。ルメルスキー（Ｌｕｍｅｌｓｋｙ）の米国特
許４，８１６，８１４号、第２段、第６３行から第３段
の第２行を参照されたい。しかし、これらの構成では、
当該技術分野における上述の長年の懸案に対する解決を
提供することはできない。それは、これらが一般にアド
レスとデータの複雑なハードウェア走査を要し、表示装
置上に図形プリミティブを適切に発生しないためである
。これらのシステムはまた、フレームバッファのシリア
ルサポート（リフレッシュ）を最大限にする働きもせず
、従ってＶＲＡＭアレイアーキテクチャからなるフレー
ムバッファのページモード性能を最大限にすることもな
い。
【００１８】当該技術の熟練者には周知の通り、表示装
置上の画像、あるいは画像の１部をスクロールする処理
には、フレームバッファメモリの一領域から画素データ
を読み、そのデータを別の領域に書く処理が含まれる。 従来、この機能を実行するフレームバッファメモリは、
走査線に沿った画素群が順次アドレス指定されたメモリ
位置に格納されるように構成されている。順次メモリア
ドレスから読まれた数ワードの画素データを記憶するＦ
ＩＦＯバッファを用いることによって、スクロール速度
を向上させることができる。これは、これらのアドレス
がホスト表示プロセッサ、あるいは制御器ではなくカウ
ンタによって高速で増やされるためである。ニーリム（
Ｋｎｉｅｒｉｍ）の米国特許４，７５５，８１０を参照
されたい。
【００１９】ニーリム（Ｋｎｉｅｒｉｍ）の特許では、
フレームバッファからの一連のデータを格納するために
設けられ、ＦＩＦＯに格納されたデータワードのビット
位置をシフトするバレルシフターからなり、水平スクロ
ール動作中の適正な画素の整列を容易にするＦＩＦＯバ
ッファを開示している。
【００２０】
【発明が解決しようとする課題】ニーリム（Ｋｎｉｅｒ
ｉｍ）の特許に開示されたようなバレルシフターを用い
ると、フレームバッファグラフィックスシステムにおけ
るページモード動作と性能が向上する。しかし、当該技
術においてページモード性能とカラムアドレスの干渉性
を最大限にすることに目を向けてさらに改善が望まれて
いる。 この要望はＤＭＡ伝送回路の形成に要するハードウェア
のコストと複雑さを増すことなく満足されねばならない
。上述の長年の懸案はこの発明に従って提供される方法
と装置によって解決される。
【００２１】
【課題を解決するための手段】この発明に従って提供さ
れる方法と装置はコンピュータグラフィックス技術にお
ける２ポートのＶＲＡＭアレイフレームバッファのシリ
アル及びランダムポートアクセスに対する最大限のカラ
ムアドレス干渉性を有するフレームバッファグラフィッ
クスシステムに対する上述した長年の要望を満足する。 この発明はグラフィックスサブシステム、あるいは２ポ
ートＶＲＡＭを利用した他の種類のシステムにおいてフ
レームバッファからなるＶＲＡＭアレイのページモード
性能を最大限にする。この発明に従って提供される方法
と装置を用いることによって、処理時間が大幅に短縮さ
れ、グラフィックスシステムにおけるＤＭＡデータ伝送
に関してシステム性能が向上する。
【００２２】この発明によれば、図形プリミティブ表示
用のラスタ走査装置を利用したビデオランダムアクセス
メモリアレイフレームバッファにおいて、シリアル及び
ランダムポートアクセスのカラムアドレス干渉性を最大
限にする方法が提供される。この方法はビデオランダム
アクセスアレイをタイルに構成するステップ、及び走査
線データの部分がラスタ走査ＣＲＴに出力されて図形プ
リミティブが表示されるよう、走査線データをラスタ走
査表示装置上に一定間隔でシフトするステップからなる
。
【００２３】さらにこの発明によれば、高性能のページ
モード動作を提供するように適合させた図形表示システ
ムが提供される。この図形表示システムは図形画像を表
示するための複数の走査線を有するラスタ走査表示手段
、表示手段上の図形プリミティブに対応する画素値デー
タを写像するためのラスタ走査表示手段とインタフェー
スされた、複数の列とカラムに構成されたフレームバッ
ファ手段、走査変換器からの走査線データを出力するた
めのフレームバッファ手段にインタフェースされたラン
ダムポート手段、走査線データをラスタ走査表示手段に
出力し、画素値データでラスタ走査表示手段に出力し、
画素値データでラスタ走査表示手段をリフレッシュする
ためのフレームバッファ手段にインタフェースされたシ
リアルポート手段、及びフレームバッファがラスタ走査
表示手段に走査線データを部分的に出力するように走査
線を一定間隔でシフトするための、シリアルポート手段
にインタフェースされたバレルシフト手段からなる。
【００２４】
【実施例】図中同一符号は同一要素を指す。図１は１０
にフレームバッファグラフィックスシステムを示す。実
施例のフレームバッファグラフィックスシステム１０は
図形構成要素が多数のシステムアタスクを実行するパイ
プラインハードウェアによって接続されたパイプライン
グラフィックスシステムである。図形パイプラインはグ
ラフィックスシステム中を図形コマンドを通信する一連
のデータ処理要素である。最近のグラフィックスシステ
ムでは、多重タスクワークスーションを支援するために
ウィンドウアーキテクチャを有する図形パイプラインが
開発されている。
【００２５】高レベルのシステムタスクを支援するため
に、図形パイプラインはホストプロセッサ２０を、シス
テムで利用可能な多数の図形コマンドを提供し、またユ
ーザとのインタフェースを行うグラフィックスシステム
に接続する。ホストプロセッサ２０は、一般に多数の並
列浮動小数点プロセッサからなる図形パイプラインに沿
って変形エンジン３０にインタフェースされる。変形エ
ンジン３０は文脈管理、マトリクス変形計算、ライトモ
デリング、及びラジオシティ計算等の多数のシステムタ
スク、及びシステムのベクトルと多角形描写ハードウェ
アの制御を行う。
【００２６】描写回路手段４０はさらに図形パイプライ
ンに沿って変形エンジン３０とインタフェースされる。 実施例では、描写回路手段はさらに走査変換器からなる
。走査変換器はフレームバッファ内のＲＡＳ及びＣＡＳ
動作とグラフィックスシステムのラスタ表示を制御する
ラスタ走査変換器であることが好適である。別の実施例
では、画素キャッシュ手段５０は描写手段４０内の走査
変換器にインタフェースされる。画素キャッシュは一般
にフレームバッファに描写される画素値データを維持す
るバッファされたメモリである。
【００２７】フレームバッファ６０はさらにパイプライ
ングラフィックスシステムに沿って画素キャッシュ５０
とインタフェースされる。実施例では、フレームバッフ
ァ６０は、描写装置及び他の図形パイプラインハードウ
ェアによってタイルに構成されて図形プリミティブを形
成する複数のＶＲＡＭチップからなる。当該技術の熟練
者には周知のように、図形プリミティブはラスタ走査Ｃ
ＲＴ上に表示される図形からなる基本形状である。フレ
ームバッファ６０内のＶＲＡＭアレイをタイルに構成す
ることによって、画素値データを図形プリミティブをＣ
ＲＴ表示装置に描写しうるように操作することができる
。さらに別の実施例では、タイルは矩形であるが、一般
に任意の形状をとることができる。
【００２８】さらに別の実施例では、フレームバッファ
６０は２ポート装置である。フレームバッファ６０及び
ラスタ表示装置８０とインタフェースされたシリアルポ
ート７０はラスタ表示装置に操作出力リフレッシュデー
タを提供する。ランダムポート８５はフレームバッファ
６０と画素キャッシュ５０にインタフェースされて、図
形プリミティブと、フレームバッファ６０上に描写され
、ラスタ表示装置８０上に表示される場面の更新を提供
する。
【００２９】この発明によれば、バレルシフト手段９０
がフレームバッファ６０に設けられ、走査変換器を含む
描写装置４０にインタフェースされる。バレルシフト手
段９０は好適には２つのバレルシフト回路からなる。第
１のバレルシフト回路は画素キャッシュ５０とＶＲＡＭ
のランダムポートの間のデータをフレームバッファ６０
にシフトする。第２のバレルシフト回路は、ＶＲＡＭの
シリアルポートとラスタ表示装置８０の間のデータをシ
フトする。この２つのバレルシフト回路によって達成さ
れるシフト量の制御は、それぞれ描写されるデータのＸ
アドレス、あるいはリフレッシュデータから得ることが
好適である。
【００３０】ここに特許請求し、開示する主題の発明者
は、フレームバッファ６０のシリアルポート７０の性能
を最大限にするにはページ、あるいはＲＡＳ境界は水平
方向（走査線が構成される）にできるだけ離れているこ
とが必要である。同様に、フレームバッファのランダム
ポートについては、ページの境界は表示の四角の領域に
対して構成しなければならない。この発明に従って提供
される方法と装置とを用いれば、フレームバッファ６０
のポート７０と８５の両方の性能が同時に最大化される
。
【００３１】フレームバッファ６０がグラフィックスシ
ステム１０によってタイルに構成されるとき、走査線デ
ータは、走査線構成のシリアルポート７０がデータを出
力し、ランダムポート８５のアクセスに対してはるかに
短いページ境界を維持するように、バレルシフト回路９
０によって表示装置８０上に一定間隔でバレルシフトさ
れる。このように、この発明に従って提供される方法と
装置を用いたグラフィックスシステム内のページ境界は
垂直方向に効率的に延長され、それによってページモー
ド性能が最大化される。
【００３２】さらに別の実施例では、バレルシフタ手段
９０のバレルシフタは当業界で通常入手可能ないかなる
バレルシフタ回路であってもよい。バレルシフト回路９
０は、後述するように走査線データをフレームバッファ
６０からラスタ表示装置に一定間隔でバレルシフトする
。この一定時間の間隔はバレルシフタ手段９０がフレー
ムバッファからの走査線データをラスタ表示装置８０に
いつ出力可能とするかを決定する。
【００３３】パイプラインシステム１０内の描写装置４
０にインタフェースされているのは、演算論理ユニット
（ＡＬＵ）１００である。ＡＬＵ１００はまたパイプラ
インバイパス１１０に沿ってホストプロセッサ２０にも
インタフェースされている。ＡＬＵ１００はたとえばウ
ィンドウ及びソース行先アドレス指定、及びフレームバ
ッファ相対アドレスからラスタ表示アドレスへのウィン
ドウ相対アドレスの変換といった各種の演算機能を実行
する。
【００３４】図２についていえば、例としてフレームバ
ッファ内の４×４のＶＲＡＭバンクを示して、この発明
にしたがった走査線のアドレス指定を説明している。Ｖ
ＲＡＭチップは列指定された文字値ＡからＤを有するも
のとして示され、各列に０から３の番号が付けられてい
る。従って、たとえば列ＡではＶＲＡＭチップはＡ０、
Ａ１、Ａ２、Ａ３と指定される。ビデオグラフィックス
フレームバッファシステムにおける周知の描写方法によ
れば、画素データワードは図２に示したＶＲＡＭバンク
と同様のフレームバッファメモリアレイの平面に格納さ
れ、タイルに構成される。
【００３５】図２に例示したアレイでは、各列４つずつ
の８ビットのデータワードを有する４つの列を格納する
ことができる。実施例では、各列の１６ビットのデータ
ワードが表示装置上のラスタ線内の画素に対応する。こ
の配列をアドレス指定するときは、各タイル内で現在ア
ドレス指定されている１６のワードのうちの特定の１つ
は各列に対するアドレスビットによって決定され、アド
レスビットはそれぞれストローブされた列及びカラムア
ドレスである。かかる周知のアドレス指定法の例として
、ニーリム（Ｋｎｉｅｒｉｍ）の米国特許４，７５５，
８１０号、第４段、第３６行から５４行を参照されたい
。この特許の内容は参考としてここに具体的に挙げる。
【００３６】図２のタイルによって描写される図形プリ
ミティブを表示するために、図２のＶＲＡＭに格納され
た図形プリミティブと画素値データを表示ＣＲＴに書く
ことができるように、標準のラスタ走査技術が適用され
る。図２には方形のタイルを示したが、タイル内に１つ
以上の走査線がある場合、この発明に従って提供された
方法と装置にはいかなるタイル形状を用いてもよい。
【００３７】図３及び図４では、カラムアドレスの干渉
性を最大化するためにこの発明に従って用いられるフレ
ームバッファアーキテクチャ１２０が、ラスタ表示に対
応する図３内の可視部分１３０と一般にウィンドウ操作
用の作業領域として見られる、図４のオフスクリーンの
不可視部分１４０に分割される。実施例では、フレーム
バッファの可視部分は１０２４×１２８０×８ビットで
あり、不可視のオフスクリーン領域は１０２４×７６８
×８ビットである。バンク内のすべてのＶＲＡＭに与え
られた単一の列アドレスは１６×２５６の矩形画素への
ページモードアクセスを可能にする。
【００３８】タイルと画素値データに対応するＶＲＡＭ
にデータがロードされた後は、実施例ては４つの走査線
からなる走査線データをシリアルポートから走査するこ
とができ、ＣＲＴを図形画像を提供するように誘導する
ことができる。別の実施例では、フレームバッファ１２
０は、可視領域１３０がＲＡＳ領域０、ＲＡＳ領域１、
ＲＡＳ領域２、ＲＡＳ領域３、及びＲＡＳ領域４と示さ
れる５つのＲＡＳ領域に分解されるように区分される。 ＲＡＳ領域の方向に、フレームバッファＶＲＡＭは６４
のカラムに分解される。不可視のオフスクリーン領域は
ＲＡＳ領域５、ＲＡＳ領域６、及びＲＡＳ領域７と示さ
れる残る３つのＲＡＳ領域に区分される。
【００３９】さらに別の実施例では、図５はどとのＶＲ
ＡＭが走査線の部分のデータを提供するか、またｘ、ｙ
位置にある与えられた画素にアクセスするのにどのＶＲ
ＡＭ列及びカラムアドレスをアドレス指定しなければな
らないかを示している。また別の実施例では、方形のタ
イルを１５０に示す。図５の例には、２５６のカラムに
対応するフレームバッファアドレスの列０を示す。たと
えば、カラム０からカラム６３といった６４の各カラム
に対して、走査線データを２ポートフレームバッファを
介して表示装置に出力して画素値データがＣＲＴに描写
できるようにするために４つの走査線を用いなければな
らない。再度図３を見ると、与えられたいかなる走査線
のデータも２列のＶＲＡＭに格納される。たとえば、走
査線０のデータは１６０に示す列ＡのＶＲＡＭ及び１７
０に示す列ＣのＶＲＡＭに格納される。始めの２５６の
画素は列ＡのＶＲＡＭから来ており、次の２５６の画素
は列ＣのＶＲＡＭから来る。これによって、フレームバ
ッファＶＲＡＭを再ロードすることが必要となる前に（
２５６の画素ではなく）５１２の画素をシリアルポート
から走査することができる。
【００４０】さらにまた別の実施例では、フレームバッ
ファには５１２の列がある。バンク内のすべてのＶＲＡ
Ｍを与える単一の列アドレスは１６×２５６の矩形の画
素へのページモードアクセスを可能にする。２５６画素
、あるいは６４カラム毎の各境界では、データソースは
ＶＲＡＭの１つの列から他の列に変わる。１×４のタイ
ルが２５６画素の境界を越える場合、そのデータのすべ
てが１列のＶＲＡＭから来るわけではない。従って、１
つのＶＲＡＭアクセスのサイクルで２５６画素の境界を
越える１×４のタイルはない。もし、この境界を越える
場合、タイルは４つの画素すべてにアクセスするために
２つのＶＲＡＭサイクルを必要とする。あるいは、１×
４のタイルはいかなる画素からも開始することができる
。
【００４１】２ポートフレームバッファにおいてページ
モード性能を向上し、シリアル及びランダムポートのア
クセスのカラムアドレスの干渉性を最大化するために、
この発明に従って提供される方法では、ＲＡＳ領域の境
界が可能な限り遠くなることを確実にする。図６はカラ
ムアドレスの干渉性を最大化する方法のフローチャート
を示す。この方法はステップ１８０で始まる。ステップ
１９０では、列番号とその列内の特定の走査線を初期化
することが望ましい。別の実施例では、この初期値は走
査線及び列番号の両方についてゼロとすることができる
。
【００４２】ステップ２００で走査線はある走査線値を
得るために増分し、ステップ２１０ではフレームバッフ
ァにアクセスし、ＣＲＴへのデータの出力を可能にする
走査線に対応する列の値を得るために列番号が増分する
。また別の実施例では、ステップ２００及び２１０で増
分する値から、たとえば「走査線Ａ」といった値に対応
する特定の列（Ｎ）及び走査線が得られる。図６に例示
したフローチャートの目的に沿っていえば、４×４角の
タイルがアクセスされていると仮定される。しかし、こ
の方法はタイル内に１つ以上の走査線があるかぎり、い
かなる形状のタイルアーキテクチャにも適用することが
できる。
【００４３】ステップ２２０で走査線は対応する列番号
でアドレス指定される。最後の走査線が最後の対応する
列でアドレス指定されたかどうかをステップ２３０で判
定することが望ましい。この質問に対する回答が「ｎｏ
」である場合、この方法はステップ２００に戻り、ステ
ップ２００、２１０、及び２２０で走査線と列番号の増
分、及び走査線のアドレス指定の繰り返しが可能となる
。上述した４×４角のタイルについては、列（Ｎ＋１）
でアドレス指定される走査線Ｂ、列（Ｎ＋２）でアドレ
ス指定される走査線Ｃ、及び列（Ｎ＋３）でアドレス指
定される走査線Ｄを得るための増分が起こる。実施例で
は、走査線Ｄが列（Ｎ＋３）でアドレス指定された後、
ステップ２３０で最後の走査線はすでにアドレス指定さ
れており、この方法が進展していく。
【００４４】また別の実施例では、ステップ２４０でフ
レームバッファのシリアルポートを介してデータが表示
装置上の最初の走査線（走査線Ａ）に出力される。この
発明によれば、ステップ２５０で走査線出力が次の走査
線、走査線Ｂに指定された一定の間隔でバレルシフトさ
れる。このデータは同様にステップ２６０で表示装置上
の走査線Ｂに出力される。
【００４５】ステップ２７０で、最後の走査線へのデー
タがフレームバッファから表示装置へ出力されたかどう
かが判定される。４×４のタイルに対して、走査線Ｂは
データが表示装置に出力される最後の走査線ではなく、
従ってこの方法はステップ２５０に戻り、そこで走査線
Ｃの出力データがステップ２６０で表示装置、あるいは
ＣＲＴにバスされ得るように、走査線Ｂが走査線Ｃにバ
レルシフトされる。同様に、走査線Ｄの出力データもま
た表示装置にバスされるように、残りの走査線を一定間
隔でバレルシフトすることができる。走査線Ｄの出力デ
ータが表示装置にバスされた後、この方法は２８０で停
止する。
【００４６】さらにこの発明に従って提供される方法の
別の実施例では、走査線が切り替わるようにバレルシフ
タを起動する一定の間隔は、８で割った列のカラム数を
とることによって決定される。分母「８」が望ましいの
は、１つの走査線に沿って好適には４つの列が表され、
現在のＶＲＡＭがシリアルポートが２つの固有な列から
のカラムでロードされることを可能にするため「２」の
係数がこの分母に加えられるためである。この構成は「
分割シフトレジスタ」と呼ばれる。従って、１ＲＡＳ領
域あたり６４のカラムがある図３のフレームバッファに
対しては、走査出力が走査Ａから走査Ｂ、走査Ｃ、走査
Ｄへと１６ＲＡＭアクセスサイクルの一定の間隔で切り
替わるようにＲＡＳ領域が１６の間隔で変更される。
【００４７】
【発明の効果】この方法を適用した結果として、シリア
ルポートが、実際には４列のデータの部分を出力しただ
けであるにもかかわらず、全データ列を出力したかのよ
うに動作することである。これによって、フレームバッ
ファのランダムポートはカラムを垂直方向に４倍高く構
成することができ、それによって、ページの境界（ＲＡ
Ｓ）は垂直方向に４倍離れることになる。従って、この
発明に従って提供される方法と装置を用いれば、カラム
アドレスの干渉性は大幅に向上し、ページモード性能は
最大化され、ＶＲＡＭのシリアル及びランダムポートは
最適に動作する。このように、この発明に従って提供さ
れる方法と装置は、フレームバッファ性能を向上させ、
プロセッサ時間を低減する方法と装置に対する当該技術
における長年の懸案を解決するものである。
【００４８】以上ＶＲＡＭアレイからなるグラフィック
スフレームバッファにおいてシリアル及びランダムポー
トのカラムアドレスの干渉性を最大化する方法と装置の
実施例を説明した。ここに好適な実施例を開示、説明し
たが、当該技術の熟練者にはこの発明の精神と範囲から
離れることなく変更が可能であることが理解されよう。 添付クレームはかかる変更のすべてを包含するものであ
る。
【図面の簡単な説明】
【図１】本発明に基づくグラフィックスパイプラインシ
ステムであって、カラムアドレスの干渉性を最大化する
ためのグラフィックスフレームバッファ、ラスタ走査表
示装置、及びバレルシフト回路を備えている。
【図２】グラフィックスフレームバッファ内で４×４の
タイルに構成されたＶＲＡＭのバンクを示している。
【図３】複数の行及び列に構成されたグラフィックスビ
ット写像を示しており、４つの走査線がビット写像され
たフレームバッファにアクセスしている。
【図４】複数の行及び列に構成されたグラフィックスビ
ット写像を示しており、４つの走査線がビット写像され
たフレームバッファにアクセスしている。
【図５】図３及び図４のビット写像されたフレームバッ
ファの単一行を示している。
【図６】カラムアドレスの干渉性を最大化し、グラフィ
ックスフレームバッファのページモードの動作性能を改
良するための、本発明に基づく実施例の流れ図である。
【符号の説明】
２０…ホストプロセッサ ３０…変形エンジン ４０…描写装置走査変換器 ５０…画素キャッシュ ６０…フレームバッファ ８０…ラスタ表示装置 ９０…バレルシフト回路 １００…ＡＬＵ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】図形プリミティブを表示するラスタ走査装
    置を用いるビデオランダムアクセスメモリ（ＶＲＡＭ）
    アレイフレームバッファでシリアル及びランダムアクセ
    スのカラムアドレスの干渉性を最大化するための方法で
    あって：ＶＲＡＭアレイをタイルに構成し；走査線デー
    タの部分がラスタ走査装置に出力されて図形プリミティ
    ブが表示されるように、走査線データをラスタ走査表示
    装置上で一定間隔でシフトする；各ステップから構成さ
    れることを特徴とする方法。
JP3051347A 1990-03-16 1991-03-15 グラフィックス表示システム及び方法 Pending JPH04222069A (ja)

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US494701 1990-03-16

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