JPH03280088A - 画像表示システムおよび画像メモリへのベクタの高速描画方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はコンピュータを用いた画像表示システムおよび
、表示装置用の画像メモリへのベクタの高速描画方式に
関する。

（従来の技術） ＣＲＴやキャラクタデイスプレィ等に映像や文字を表示
する、コンピュータを利用した画像表示システムの形態
には種々のものがあるが、コンピュータグラフィックス
や高精細デイスプレィ等では、メインＣＰＵのバスに表
示装置をインタフニスを介して直結し、高速かつ大容量
のデータ伝送を行って、複雑な画像の精密な表示を可能
にしている。

このようなシステムにおいて、方向の異なる直線を連接
して図形等を描く場合、それぞれの直線の始点と終点（
論理アドレス）を指定してライトコマンドを出力し、こ
れに基づき表示画面の画素に対応したドツトデータを発
生させ、これをさらに表示（画像）メモリの物理アドレ
ス（書込みメモリアドレス）に変換（ベクタ変換）して
画像メモリにデータを書込み、書込まれたデータを高速
に読出して走査順の配列に直しくラスタ変換）、表示画
面上を走査することにより行うのが一般的である。

上述した表示メモリへのデータの書込み方式には、基本
的に次のような２種類のものがある。

１ピクセル（１ドツト）毎の書込み方式この方式は、表
示メモリとして２次元配列のメモリを使用し、１ビクセ
ル（１ドツト）毎にアドレスを発生させ、アドレス指定
により書込みを行い、これを繰り返して複数のピクセル
（ド・ソト）分のドツトデータを書込むものである。従
って、１００ピクセルの書込みに対しては１００回のメ
モリアクセスが行われる。

複数ピクセルの同時書込み方式 上述の方式より書込み速度を高速化するものであり、書
込みデータ（ベクタ）が近傍隣接の特性を有しているこ
とから、２Ｘ２，４Ｘ４等のマトリックスをメモリ配列
（２次元）上に持ち、この中では同時に１〜２あるいは
１〜４ビクセルの同時書込みを行う。この場合、書込み
回数（時間）は上述の方式の１７２〜１／４となる。

（発明が解決しようとする課題） 上述した従来の技術のうち、１ピクセル毎の書込み方式
は、表示ドツトの数だけメモリへのライトアクセスを実
行しなければならないため、データの高速描画が困難で
あるという問題がある。

また、複数ピクセルの同時書込み方式は、メモリアクセ
ス回数を減らし、高速化に寄与するが、その一方で、表
示メモリ上におけるマトリックス（同時書込み可能な範
囲）の構成の自由度と表示読出し制御とを両立させるた
めには一定の制限が存在し、それゆえに、同時書込みに
よる高速化のみでは、近年の表示機器に対する要求を満
足できない。このため、ハードウェアによる高速化が必
要であり、ＳＲＡＭのような比較的高価なメモリを使用
しなければ、ユーザーの要求を満足する同時書込み方式
を実現することがてきないという問題がある。

また、両方式とも書込みメモリアドレス（物理アドレス
）の計算が長大化したり複雑化したりし、アドレス計算
を担当するソフトウェア（一般にはプレゼンハムのアル
ゴリズム）あるいは専用のハードウェアの構成が複雑と
なり、これらと種々の情報の授受を行うＣＰＵの負担も
増大する。

本発明は上述した問題点に鑑みてなされたものであり、
その目的は、画像メモリへのデータ（ベクタ）の高速描
画を安価に、かつＣＰＵの負担を軽減しつつ実現するこ
と、およびこの方式を用いた画像表示システムを実現す
ることにある。

（課題を解決するための手段） 本発明は、ラスタ走査による表示装置と、表示すべき画
像の論理データを出力する手段と、該画像の論理データ
を前記表示装置の画素に対応したドツトデータに変換す
る手段と、該ドツトデータを記憶する、Ｎ個（Ｎは２以
上の自然数）のメモリバンク（１３，１４，１５，１６
）からなる画像メモリと、前記ドツトデータを保持する
バッファと、該バ・ソファに保持されたドツトデータの
組合わせに基づいて書込みメモリアドレスを決定し、メ
モリインタリーブ制御により前記メモリバンクに分散し
て該データを書込むインターリーブ制御手段とを有する
画像表示システムであって、前記表示装置の画面を構成
する各画素と画像メモリを構成するメモリセルとの対応
が下記第１欄の態様により決定されており、前記インタ
リーブ制御手段は、ドツトデータに基づいて書込みメモ
リアドレスを発生させるアドレス変換機構およびデータ
書込み機構を有し、該機構は、下記第２欄の態様で書込
みメモリアドレスを特定し、データを書込むようになっ
ていることを特徴とする。

第１欄 （ア）表示装置の画面内で、走査方向の仮想線分とこれ
に垂直の方向の仮想線分とにより囲まれ、その中に所定
の数の画素を含む仮想平面を定義し、この仮想平面を基
本単位として前記表示装置の画面を区画する。

（イ）前記仮想平面の内部を、前記画像メモリを構成す
るバンクの数“Ｎ”に等しい数の領域に等分する。等分
されたそれぞれの領域には等しくｍ個（ｍは２以上の自
然数）の画素が含まれ、このｍ個の画素は、を回目の走
査により点灯する画素と、（ｔ　＋　１）回目の走査に
より点灯する画素とを含み、表示画面中で二次元的に配
列されている（ｔは自然数である）。

（つ）前記画像メモリを構成する各メモリバンク（１３
，１４，１５，１６）はそれぞれ、独立して動作可能で
あって共通して並列にデータの書込み、読出しが可能で
ある。バンクのそれぞれは、ＤＲＡＭポートとシリアル
アクセスメモリ（ＳＡＭ）ポートとを併せ持つビデオＲ
ＡＭ　（ＶＲＡＭ）で構成されている。

（１）各ビデオＲＡＭのＤＲＡＭポート部分において、
共通に並列にデータの書込みあるいは読出しが可能な連
続したＭ個のメモリセルは、前記表示画面における一つ
の仮想平面内の等分されたＮ個の領域のそれぞれに、す
なわち、それぞれの領域中の前記ｍ個の画素に対応づけ
られている。

第２欄 前記アドレス変換機構およびデータ書込み機構は、以下
の条件を満たす。

（ア）バッファにセットされたドツトデータの組合わせ
によって決定可能な最大ｍ個（ｍは２以上の自然数）の
書込みメモリアドレスを同時に発生できる。

（イ）前記画像メモリを構成するＮ個のバンクの全てに
渡る、複数個のアドレスを同時に発生可能である。

（つ）書込みメモリアドレスを指定することによって、
そのアドレスのメモリセルのデータが反転し、データの
書込みを行うことができる。

また、本発明の画像メモリへのベクタの高速描画方式は
、 表示装置の画素に１対１に対応した画像メモリにベクタ
（有方向線分）を書込むに際し、画像メモリをＮ個（Ｎ
は２以上の自然数）のメモリバンクに分割し、 該分割された各メモリバンクのメモリセルと前記表示装
置の画素とを上記第１欄のように対応づけておき、 上記第２欄の態様のアドレス変換機構およびデータ書込
み機構を用いて、直線を構成する複数のドツトのアドレ
スを同時に発生させ、メモリインタリーブ制御により前
記複数のメモリバンクにドツトデータを同時に書込むこ
とを特徴とする特（作用） （ア）表示メモリへのさらなる高速描画を達成するには
、複数ピクセル（データ）の同時書込み方式を改良しな
ければならない。表示すべきデータの種類は映像や文字
等種々のものがあるが、本発明では、方向の異なる直線
を連接させて図形等を描く場合のように、表示画面上で
点灯するドツトがランダムに離散せず、点灯ドツトが近
傍に隣接して連続して存在する場合に注目し、このよう
なドツトの群集性を最大限に活用して、ドツトデータの
同時書込みを自在に効率的に行い、メモリアクセス回数
を低減することを追求する。

このために、表示画面の画素とメモリセルとの対応関係
を工夫し、Ｎ個のメモリバンクの同一の相（行）の出力
ビツト群のそれぞれを、表示画面上で上下左右に隣接す
る２次元配列のＮ個の画素群に対応させるとともに、こ
の配列の中では可能な限り、自由に任意のドツトを同時
に書込み可能とする。すなわち、Ｎ個のメモリバンクの
全部に渡った複数データの書込みが可能なインターリー
ブ制御を行う。

（イ）データの効果的な同時書込みが可能となることに
より描画の高速化が促進され、このためにやや低速の安
価なＲＡＭを使っても表示機器に対する要求を満たすこ
とができるようになる。本発明では、表示メモリとして
ビデオＲＡＭ　（以下、ＶＲＡＭという）を使用する。

ＶＲＡＭは、安価で大容量化が可能なりＲＡＭからなる
ＤＲＡＭポートと、シリアルアクセスメモリ（以下、Ｓ
ＡＭという）ポートとを併せ持った記憶装置であり、Ｄ
ＲＡＭポートとＳＡＭポートと間のデータ転送以外は、
両ポートは非同期に動作可能であり、別個にアクセスが
でき、ＤＲＡＭのみの場合よりも、データの描画や表示
の効率を向上させることができる。ＳＡＭポートを持つ
ことから、インターリーブにより各バンクに分散された
データの並列読出しくデ・インタリーブ）の態様も豊富
になり、低コストでの、改良された同時書き込み方式の
実現に寄与する。

（実施例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の画像表示システムの一実施例の構成を
示すブロック図である。

具体的構成と基本的動作 ＣＰＵ１．　メモリ２．入出力装置（ｌ１０）　３等に
接続されたバス２５にホストインタフェース４が直結さ
れ、ＣＰＵＩのコマンドやデータがこのホストインタフ
ェース４に入力される。ホストインタフェース４は高速
のＳＲＡＭやＦＩＦＯメモリ等から構成され、非同期で
動作している系（ＣＰＵ１と画像メモリ１３〜１Ｅｆ）
のバッファの役割を果たし、例えば、表示しようとする
直線の始点と終点の論理アドレスを適切なタイミングで
出力する。

ＧＰＵ　（グラフィックプロセッシングユニット）５は
、プレゼンハムのアルゴリズムや専用のハードウェアを
有し、入力された論理アドレスを表示画面に即したドツ
トアドレスに変換する。発生した論理アドレスはアドレ
スバッファ６．７のいずれか一方に保持され、次に発生
するアドレスは他方のアドレスバッファに保持される。

２つのアドレスバッファ６．７にセットされた内容によ
りデコーダ８．９は、デコード出力をデータセレクタｌ
ｏａ〜１０ｄならびにライトコントロール（ライトイネ
ーブル）回路Ｌｌａ〜ｌｉｄに送出する。ライトコント
ロール回路１１ａ〜１０ｄ、１１ａ〜１１ｄから出力さ
れるバンクセレクト信号ＢＳにより書き込み可能となる
バンクが選択され、データセレクタ１０２〜１０ｄから
出力されるアドレス信号Ｄ１〜Ｄ４によりアドレスが指
定されると、書込みが行われる。

上述したように表示メモリ（画像メモリ）は、ＡからＤ
までの４個のメモリバンク１３〜１６に分割されており
、データはこれらのバンクに分散して書込まれる。すな
わち、４ウエイのメモリインタリーブが行われる。各メ
モリバンクはＶ　ＲＡ　Ｍがら構成されており、各ＶＲ
ＡＭはＤＲＡＭポート（１３ａ　〜１６ａ）と、ＳＡＭ
ポート（１３ｂ　−ＩＥｌｂ）とを有している。

各バンクから並列に読出されたデータは、バラレル・シ
リアル変換器１７によりシリアルデータに変換され、Ｄ
／Ａ変換器１６によりアナログ信号に変換され、ＣＲＴ
　（表示装置）１９に供給され、ラスタスキャンにより
、メモリバンクに書込まれた位置のドツトが点灯し、所
望の画像が表示されるメモリバンク１３〜１６の動作や
Ｄ／Ａ変換器の動作タイミング制御はタイミングコント
ローラ１２により行われ、各メモリバンク１３〜１６に
は動作クロックＣＬＫが供給され、Ｄ／Ａ変換器１６に
は水平ならびに垂直同期信号Ｖ＠１６＋Ｈｍｙａと、ピ
クセルクロックＰＫが供給される。

メモリの構成 ＣＲＴ１９上の画素と画像メモリとの対応は第２図のよ
うになっており、本実施例では、バンクＡＢ、Ｃ，Ｄそ
れぞれの同一行の、４個のメモリセル群は、ＣＲＴｌＲ
上の仮想平面２１を４分割して得られる２次元配列の画
素群Ａ、、Ｂ、、Ｃ，，Ｄ１に対応している。なお、仮
想平面２１は、ＣＲＴ１９の全画素と各メモリバンクＡ
−Ｄとの対応の基本となるマトリックス（構成単位）を
明確化するために用いられる概念である。

次に、本実施例の動作を具体例を用いて説明する。

（ア）ＡＩの画素のみを塗りつぶす場合（第３図）ＣＲ
Ｔ１９上で、Ａ１に属する４個の画素を点灯させて塗り
つぶし画像を表示する場合は、同図に示すように、バン
クＡ　（１３）の１行目の４個のセルのアドレス（１〜
４）を同時に発生させて、同時書込みを行う。この場合
、１回の書込みで足りる。なお、理解を容易にするため
に、関係する部分には斜線を施しである（以下、同様で
ある）。

（イ）ＡＩおよびＣ１にまたがって表示する場合（第４
図） この場合は、バンクＡ　（１３）の１行目のアドレス３
および４と、バンクＣ（１５）の１行目のアドレス１お
よび２を同時に発生させ、同時書込みを行う。この場合
も１回の書込みで足りる。

（つ）Ｃ＋およびＤｌにまたがって表示する場合（第５
図） この場合は、バンクＣ（１５）の１行目のアドレス２お
よび４と、バンクＤ　（１６）の１行目のアドレス１お
よび３を同時に発生させ、同時書込みを行う。この場合
も、１回の書込みで足りる。

（１）ＡＩおよびＢ、にまたがって表示する場合（第６
図） この場合は、バンクＡ　（１３）の１行目のアドレス゛
２および４と、バンクＢ　（１４）の１行目のアドレス
１および３を同時に発生させ、同時書込みを行う。この
場合も、１回の書込みで足りる。

（オ）ＡＩ、Ｂｌ＋　　Ｃ＋、Ｄｌにまたがって表示す
る場合（第７図） この場合は、バンクＤ　（１１３）の１行目のアドレス
１と、バンクＣ（１５）の１行目のアドレス２と、バン
クＢ（１４）の１行目のアドレス３と、バンクＡ　（１
３）の１行目のアドレス４とを同時に発生し、同時書込
みを行う。この場合も１回の書込みで足りる。

（力）ベクトル画像２３を表示する場合（第８図）まず
、バンクＣ（１５）の１行目のアドレス３および４に同
時書込みを行う（アクセス１）。

次ニ、バンクＢの１行目のアドレス３および４と、バン
クＤ　（１６）の１行目のアドレス１とに同時書込みを
行う（アクセス２）。

次に、バンクＣ（１５）の２行目のアドレス１゜３．４
に同時に同時書込みを行う（アクセス３）。

次に、バンクＢ　（１４）の２行目のアドレス４と、バ
ンクＤ　（１６）の２行目のアドレス１および２に同時
に書込みを行う（アクセス４）。

このように、本実施例によれば、表示画面の上下左右の
２次元配列に各バンクのアドレスを割り当て、インタリ
ーブを使ってベクタ表示に必要な隣接するドツトを可能
な限り、まとめて１回で書込むことにより、ベクタ画像
２３も、わずが４回のアクセスで描画できる。

（発明の効果） 以上説明したように本発明は、ＶＲＡＭを用いた複数の
メモリバンクを設け、ベクタを構成するドツトの群集性
を最大限に活用してドットデータの書込みを効率的に行
えるようにマトリックスを構成し、インタリーブを使っ
て同時書込みを実現することにより、以下の効果が得ら
れる。

（１）メモリアクセス回数を゛低減して、画像メモリへ
のベクタの高速描画が可能となる。

（２）特に、塗りつぶしや連接する直線による表示等、
ドツトが近接あるいは連続する場合が多数あるときに、
高速描画の効果が大きい。

（３）安価なＶＲＡＭを使用するため、システムを低コ
ストで構築できる。

（４）複数のドツトを効率よく書込めるため、ＣＰＵの
処理の負担を軽減できる。

（５）これらによって、大量かつ高速の描画が要求され
るコンピュータグラフィックス等への対応が容易となり
、種々のグラフィックデイスプレィ装置の高機能化を達
成できる。

【図面の簡単な説明】

第１図は本発明の画像表示システムの一実施例の構成を
示すブロック図、 第２図は第１図のシステムにおける、ＣＲＴ１９の画面
と画像メモリとの対応関係を明確化させるための図、 第３図〜第８図はメモリへの書込みアドレスと、書込ま
れたデータと、ＣＲＴ１９上の画素との対応関係を示す
図であり、第３図はＡ１の画素のみを塗りつぶす場合を
示し、第４図はＡ、およびｃｌにまたがって表示する場
合を示し、第５図はＣ８およびり、にまたがって表示す
る場合を示し、第６図はＡ１およびＢ１にまたがって表
示する場合ヲ示し、第７図ｊ；ｋＡ、、Ｂ＋　、Ｃｒ　
、Ｄ＋　に＊たがって表示する場合を示し、第８図はベ
クトル画像２３を表示する場合を示す。 １・・・ＣＰＵ　　　　　　　　２・・・メモリ３・・
・入出力装置（ｌ１０） ４・・・ホストインタフェース ５・・・ＧＰＵ　（グラフィックプロセッシングユニッ
ト） ６．７・・・アドレスバッファ ８．９・・・デコーダ １０ａ〜１０ｄ・・・データセレクタ １１ａ〜１０ｄ、１１ａ〜１１ｄ・・・ライトコントロ
ール回路１２・・・タイミングコントローラ１３・・・
バンクＡ１４３１．バンクＢ１５・・・バンクＣ１６・
・・バンクＤ１７・・・パラレル・シリアル変換器 １６・・・Ｄ／Ａ変換器 １９・・・ＣＲＴ ２０・・・メモリインタリーブ制御部（８，９，１０゜
１１の総称） ２１・・・仮想平面　　　　　２３・・・ベクトル画像
２５・・・バス Ｄ１〜Ｄ４・・・アドレス信号

Claims (2)

【特許請求の範囲】
1. （１）ラスタ走査による表示装置（１９）と、表示すべ
   き画像の論理データを出力する手 段（４）と、 該画像の論理データを前記表示装置の画素 に対応したドットデータに変換する手段（５）と、該ド
   ットデータを記憶する、Ｎ個（Ｎは２ 以上の自然数）のメモリバンク（１３、１４、１５、１
   ６）からなる画像メモリと、 前記ドットデータを保持するバッファ（６、７）と、 該バッファ（６、７）に保持されたドット データの組合わせに基づいて書込みメモリアドレスを決
   定し、メモリインタリーブ制御により前記メモリバンク
   （１３、１４、１５、１６）に分散して該データを書込
   むインターリーブ制御手段（８、９、１０、１１）とを
   有する画像表示システムであって、前記表示装置（１９
   ）の画面を構成する各画素と画像メモリを構成するメモ
   リセルとの対応が下記第１欄の態様により決定されてお
   り、 前記インタリーブ制御手段（８、９、１０、１１）は、
   ドットデータに基づいて書込みメモリアドレスを発生さ
   せるアドレス変換機構およびデータ書込み機構（８、９
   、１０ａ〜１０ｄ、１１ａ〜１１ｄ）を有し、該機構は
   、下記第２欄の態様で書込みメモリアドレスを特定し、
   データを書込むようになっていることを特徴とする画像
   表示システム。 ￥第１欄￥ （ア）表示装置（１９）の画面内で、走査方向の仮想線
   分とこれに垂直の方向の仮想線分とにより囲まれ、その
   中に所定の数の画素を含む仮想平面（２１）を定義し、
   この仮想平面（２１）を基本単位として前記表示装置（
   １９）の画面を区画する。 （イ）前記仮想平面（２１）の内部を、前記画像メモリ
   を構成するバンクの数“Ｎ”に等しい数の領域に等分す
   る。等分されたそれぞれの領域には等しくｍ個（ｍは２
   以上の自然数）の画素が含まれ、このｍ個の画素は、ｔ
   回目の走査により点灯する画素と、（ｔ＋１）回目の走
   査により点灯する画素とを含み、表示画面中で二次元的
   に配列されている（ｔは自然数である）。 （ウ）前記画像メモリを構成する各メモリバンク（１３
   、１４、１５、１６）はそれぞれ、独立して動作可能で
   あって共通して並列にデータの書込み、読出しが可能で
   ある。バンク（１３、１４、１５、１６）のそれぞれは
   、ＤＲＡＭポート（１３ａ、１４ａ、１５ａ、１６ａ）
   とシリアルアクセスメモリ（ＳＡＭ）ポート（１３ｂ、
   １４ｂ、１５ｂ、１６ｂ）とを併せ持つビデオＲＡＭ（
   ＶＲＡＭ）で構成されている。 （エ）各ビデオＲＡＭのＤＲＡＭポート部分において、
   共通に並列にデータの書込みあるいは読出しが可能な連
   続したＭ個のメモリセル（バンクＡ（１３）、Ｂ（１４
   ）、Ｃ（１５）、Ｄ（１６）それぞれの第１行目のメモ
   リセル（１〜４）は、前記表示画面における一つの仮想
   平面（２１）内の等分されたＮ個の領域のそれぞれ、す
   なわち、それぞれの領域中の前記ｍ個の画素に対応づけ
   られている。 ￥第２欄￥ 前記アドレス変換機構およびデータ書込み機構（８、９
   、１０ａ〜１０ｄ、１１ａ〜１１ｄ）は、以下の条件を
   満たす。 （ア）バッファ（６、７）にセットされたドットデータ
   の組合わせによって決定可能な最大ｍ個（ｍは２以上の
   自然数）の書込みメモリアドレスを同時に発生できる。 （イ）前記画像メモリを構成するＮ個のバンク（１３、
   １４、１５、１６）の全てに渡る、複数個のアドレスを
   同時に発生可能である。 （ウ）書込みメモリアドレスを指定することによって、
   そのアドレスのメモリセルのデータが反転し、データの
   書込みを行うことができる。
2. （２）表示装置（１９）の画素に１対１に対応した画像
   メモリ（１３、１４、１５、１６）にベクタ（有方向線
   分）を書込むに際し、 画像メモリをＮ個（Ｎは２以上の自然数）のメモリバン
   ク（１３、１４、１５、１６）に分割し、該分割された
   各メモリバンク（１３、１４、１５、１６）のメモリセ
   ルと前記表示装置（１９）の画素とを下記第１欄のよう
   に対応づけておき、 下記第２欄の態様のアドレス変換機構およびデータ書込
   み機構（８、９、１０ａ〜１０ｄ、１１ａ〜１１ｄ）を
   用いて、直線を構成する複数のドットのアドレスを同時
   に発生させ、メモリインタリーフ制御により前記複数の
   メモリバンク（１３、１４、１５、１６）にドットデー
   タを同時に書込むことを特徴とする画像メモリへのベク
   タの高速描画方式。 ￥第１欄￥ （ア）表示装置（１９）の画面内で、走査方向の仮想線
   分とこれに垂直の方向の仮想線分とにより囲まれ、その
   中に所定の数の画素を含む仮想平面（２１）を定義し、
   この仮想平面（２１）を基本単位として前記表示装置（
   １９）の画面を区画する。 （イ）前記仮想平面（２１）の内部を、前記画像メモリ
   を構成するバンクの数“Ｎ”に等しい数の領域に等分す
   る。等分されたそれぞれの領域には等しくｍ個（ｍは２
   以上の自然数）の画素が含まれ、このｍ個の画素は、ｔ
   回目の走査により点灯する画素と、（ｔ＋１）回目の走
   査により点灯する画素とを含み、表示画面中で二次元的
   に配列されている。 （ウ）前記画像メモリを構成する各メモリバンク（１３
   、１４、１５、１６）はそれぞれ、独立して動作可能で
   あって共通して並列にデータの書込み、読出しが可能で
   ある。バンク（１３、１４、１５、１６）のそれぞれは
   、ＤＲＡＭポート（１３ａ、１４ａ、１５ａ、１６ａ）
   とシリアルアクセスメモリ（ＳＡＭ）ポート（１３ｂ、
   １４ｂ、１５ｂ、１６ｂ）とを併せ持つビデオＲＡＭ（
   ＶＲＡＭ）で構成されている。 （エ）各ビデオＲＡＭのＤＲＡＭポート部分において、
   共通に並列にデータの書込みあるいは読出しが可能な連
   続したＭ個のメモリセル（バンクＡ（１３）、Ｂ（１４
   ）、Ｃ（１５）、Ｄ（１６）それぞれの第１行目のメモ
   リセル１〜４）は、前記表示画面における一つの仮想平
   面（２１）内の等分されたＮ個の領域のそれぞれに、す
   なわち、それぞれの領域中の前記ｍ個の画素に対応づけ
   られる。 ￥第２欄￥ アドレス変換機構およびデータ書込み機構（８、９、１
   ０ａ〜１０ｄ、１１ａ〜１１ｄ）は、以下の条件を満た
   す。 （ア）バッファ（６、７）にセットされたドットデータ
   の組合わせによって決定可能な最大ｍ個（ｍは２以上の
   自然数）の書込みメモリアドレスを同時に発生できる。 （イ）前記画像メモリを構成するＮ個のバンク（１３、
   １４、１５、１６）の全てに渡る、複数個のアドレスを
   同時に発生可能である。 （ウ）書込みメモリアドレスを指定することによって、
   そのアドレスのメモリセルのデータが反転し、データの
   書込みを行うことができる。