JPH04195190A

JPH04195190A - 表示メモリ用アドレス変換装置

Info

Publication number: JPH04195190A
Application number: JP2331561A
Authority: JP
Inventors: Kazuo Sukai; 和雄須貝; Akira Ido; 明井戸; Nobukazu Kondo; 伸和近藤; Masataka Kobayashi; 正隆小林; Toshihiko Matsuda; 敏彦松田; Hideo Haruta; 春田　日出雄; Tomohiko Yanagida; 知彦柳田; Kenji Hirahata; 平畑　健児; Hideyuki Kawashima; 秀之川島
Original assignee: Hitachi Ltd; Hitachi Micro Software Systems Inc
Current assignee: Hitachi Ltd; Hitachi Micro Software Systems Inc
Priority date: 1990-11-28
Filing date: 1990-11-28
Publication date: 1992-07-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報処理装置、画像処理プロセッサ、イメー
ジプロセッサなどの画像処理及び表示処理を行うシステ
ムにおけるアドレス変換装置に関する。

〔従来の技術〕

従来の技術としては、特開昭６４−１８８５４号公報に
記載のような表示系に関するアドレス変換方式がある。

このアドレス変換方式は、横反転、縦反転、縦横反転の
各モードについて、高速に処理すべく、各反転モードの
画像をあらかじめ貯え、アドレス変換により表示する画
像を選び出す装置である６一般に２表示制御は、以下の
ように行なわれる。

制御手段であるプロセッサが１表示データをＶＲＡＭに
格納する。表示データは、このプロセッサアクセスと並
列に、シリアルボートを介してディスプレイコントロー
ラ、ディスプレイへとシリアル出力される。

その際、シリアル出力されるデータは、ＶＲＡＭを制御
するメモリコントローラで決定される。

データ出力の手順は以下のように行なわれる。

まず、水平ライン１行分のデータ出力を行い、垂直ライ
ン方向に水平ライン１行分のデータ出力を繰り返す。

水平ラインにおけるデータ出力では、１ドツトを出力す
るためのドツトクロックに対し水平ドツト数分カウント
を行う。

カウンタがフルになると、ＶＲＡＭ中においてＶＲＡＭ
の１行分をシリアルボートへ送出するＳＡＭ転送動作を
行う。

また、Ｖ　ＲＡ　Ｍの実装メモリは、ディスプレイが必
要とするメモリに依存するが、この他にＶＲＡＭチップ
のボートサイズ、及びメモリバスサイズにも依存する。

例えば、縦１０２４ドツトＸ横２０４８ドツトの表示エ
リアを必要とするディスプレイを接続しようとする場合
、実装メモリは１ドツト／１バイトで考え、ＶＲＡＭチ
ップのボートサイズを４ビツト、メモリバスサイズを６
４ビツトとして、縦１０２４ｘ横２２Ｏ４８（７）ＶＲ
Ａ構成となり、ディスプレイ表示エリアとＶＲＡＭ実装
エリアが１対１対応となる。

この場合メモリアドレスは（００００００００）　　〜
（ＯＯＩＦＦＦＦＦ）の範囲となり１図８に示すように
、２２′〜２１２のアドレスがローアドレス、２１１〜
２３の桁のアドレスがカラムアドレスとなる。

このメモリ構成で縦１０２４　ドツト×横２０４８ドツ
トのディスプレイ制御を行うとすると、垂直ライン方向
の制御は、１水平ラインごとに、垂直ライン用のカウン
タを１ずつインクリメントすることに、より行なわれる
。

次に、ＶＲＡＭ実装構成を縦１０２４ｘ横２０４８のま
まで、縦２０４８Ｘ横１０２４のエリアを必要とするデ
ィスプレイを接続する場合、ＶＲＡＭの１行には２水平
ライン分入っているため、垂直ライン方向の制御を２水
平ラインごとに垂直ライン用のカウンタを１ずつインク
リメントする必要がある。

〔発明が解決しようとする課題〕

上記に示すような表示Ｉ１丁御では、ＶＲＡＭの実装構
成を（縦１０２４Ｘ横２０４８）に限定した場合、少な
くとも縦長（縦２０４８ｘ横１０２４）のエリアサイズ
の接続機器と、横長（縦１０２４×横２０４８）のエリ
アサイズの接続機器との制御について別個の論理回路を
必要とし、論理規模が増大するという問題点があった。

別個の論理回路で制御しないならば、ＶＲＡＭの実装構
成として、（縦２０４８ｘ横２０４８）が必要という問
題点があった。

また、ソフトウェアを考えても縦１０２４Ｘ横２０４８
で設計したプログラムは、縦２０４８Ｘ横１０２４のエ
リアを必要とするディスプレイを接続した場合に、汎用
性が無くなるという問題点があった。

本発明の目的は、表示エリアサイズ及び表示形態の異な
るディスプレイを接続した場合でも、１つの小規模な論
理回路で、転送アドレスの生成ができるアドレス変換装
置を提供することにある。

〔課題を解決するための手段〕

上記課題を解決するために、本発明においては、外部か
らのアドレス情報を受けて、このアドレス情報をアドレ
ス変換して、ディスプレイに表示するデータを記憶する
ビデオＲＡＭ　（以下ＶＲＡＭと略す）にアドレス情報
を出力するアドレス変換装置において、アドレス変換の
種類を記憶する記憶手段と、記憶された種類に従って１
表示データの論理アドレスを１または２以上の物理アド
レスにアドレス変換するアドレス変換手段とを有するこ
ととしたものである。

〔作　用〕

記憶手段は、アドレス変換の種類を記憶する。

アドレス変換手段は、記憶された種類に従って、表示デ
ータの論理アドレスを１または２以上の物理アドレスに
アドレス変ａする。

〔実施例〕

以下、本発明の一実施例を図より説明する。

第２図は、表示用デュアルポートメモリ（ＶＲＡＭ）の
２バンクアクセスを行う情報処理装置のブロック図であ
る。

本装置は、制御手段であ′るプロセッサ２と、メモリコ
ントローラ１と、バッファ１７と。

ＶＲＡＭである第１のＶ　ＲＡ　Ｍ　３および第２のＶ
ＲＡＭ４と、ディスプレイコントローラ６と、このディ
スプレイコントローラ６に接続されるディスプレイ（図
示せず）とを有する。

プロセッサ２は、ＶＲＡＭへアクセスするべくプロセッ
サアドレス信号１４や、リードライト及びアドレススト
ローブなどのプロセッサコントロール信号１５を、ＶＲ
ＡＭ制御を行うメモリコントローラ１１＼出力する。

メモリコントローラ１は、Ｖ　ＲＡ　Ｍのスペックを満
足するように、バンクＯ（第１のＶＲＡＭ３）に対する
ローアドレスストローブ信号（ＲＡＳＯ）２ｏ、バンク
１　（第２（７）ＶＲＡＭ４）　に対すルローアドレス
ストローブ信号（ＲＡＳＩ）２１、カラムアドレススト
ローブ信号（ＣＡＳ）２２、データ出力アウトイネーブ
ル信号（ＤＴＯＥ）２３、データライトイネーブル信号
（ＷＥ）２４、ローアドレス、カラムアドレスとなるメ
モリアドレス信号２７の出力を行い、プロセッサ２へ応
答信号１６を出力する。

また、表示系インターフェースではＶＲＡＭのシリアル
ボートのイネーブル信号であるシリアルボートアウトイ
ネーブル信号（ＳＯＥ）２５、シリアルボートアウトク
ロック信号（ＳＣ）２６、水平表示同期信号（Ｈ８ＹＮ
Ｃ）３０、垂直表示同期信号（ＶＳＹＮＣ）３１、水平
表示イネーブル信号（ＨＤＴＳＰ）３２の出力制御も行
う。

データは、メモリデータバス１０とプロセッサデータバ
ス１１をデータバッファ５を介し、メモリコントローラ
１でイネーブル制御する。

また、表示データ１２は、それぞれワイヤードオアした
状態でディスプレイコントローラ６に出力される。

第１図により、本発明の対象であるメモリコントローラ
１について説明する。

メモリコントローラ１は、プロセッサＩ／Ｆ部４０と５
デイスプレイの形、サイズに従ってモードを記憶する、
またはアドレス変換の種類を記憶する記憶手段であるレ
ジスタ部４１と、レジスタ部４１のモードに従ってアド
レス変換を行うアドレス変換手段であるアドレス変換部
４３と、セレクト６１と、ビデオＩ／Ｆ部４５と、メモ
リ■／Ｆ部４２と、セレクト４４とを有する。

プロセッサインターフェース部４０では、アドレスなど
のバッファリングや、バスアービトレーション、状態遷
移などの制御を行う。

このプロセッサインターフェース部４０より出力される
メモリコントロール信号５０でメモリインターフェース
部４２は、ＶＲＡＭ制御を行う。

また、バッファリングされたプロセッサアドレス信号５
１は、レジスタ部４１より出力されるモード情報５９に
より、アドレス変換部４３にて本発明対象となるアドレ
ス変換を行われる。

また、表示データ１２を出力するＳ　Ａ　Ｍ転送制御は
、本メモリコントローラ１での内部制御にて行うことで
、ビデオインターフェース部４５より出力する転送アド
レス５３もアドレス変換を行う。

このビデオインターフェース部４５は、レジスタ部４１
より出力されるビデオコントロール情報５２で表示コン
トロールを行い、Ｓ　Ａ　Ｍ転送制御要求信号５７や、
上記転送アドレス生成、シリアルボートインターフェー
ス制御、水平垂直同期制御を行う。

本発明のアドレス変換では、図３で示すように、変換前
のアドレスである変換アドレス６０を構成するプロセッ
サアドレス信号５１及び転送アドレス信号５３のあるビ
ットを、レジスタ部４１内にあるモード情報５９に従っ
て、入れ換え、入れ換えたアドレスでバンク情報５４や
、ローアトレス信号５５、カラムアドレス信号５６を生
成する。

第４図で、本システムのデータ構成を説明する。

プロセッサ２は６４ビツトデータアクセスを行い、図で
示すようにビットアクセスをパックドピクセルにて、１
プレーン、２プレーン、４プレーン、８プレーン構成の
いずれのアクセスも同一の制御方式を採用した。

これにより、１ドツトが１アドレスの対応となる。

なお、図中■■■■■■′■は該当するプレーンを指す
。

また、たとえば、３つのモード、縦２０４８Ｘ横２０４
８の表示エリアを必要とするディスプレイでの表示モー
ド、縦１０２４ｘ横２０４８の表示エリアを必要とする
ディスプレイでの表示モード、縦２０４８ｘ横１０２４
の表示エリアを必要にとするディスプレイでの表示モー
ドに対し、いずれにも対応できるようにして、３種のデ
ィスプレイに接続可能とすることを目的とした。

上記目的を単純に行う場合、従来は、各モードにより１
水平ラインのサイズが異なるため、ハードウェアにおい
てはモードごとに別個の制御が必要となる。

また、ソフトウェアにおいても、モードごとに条件が必
要となり性能低下につながる。

本発明は、ハードウェアでの論理の簡−化、ソフトウェ
アでの開発の容易化を可能にするものである。

縦２０４８Ｘ横２０４８の表示エリアを必要とするディ
スプレイを接続した場合、４ＭＢのメモリエリアを必要
とする。

縦２０４８　ｘ横１０２４．縦１０２４　Ｘ横２０４８
の表示エリアを必要とするディスプレイを接続した場合
、２ＭＢのメモリエリアを必要とする。

よって、２ＭＢを１バンクと考え１本システムでは２バ
ンク最大４ＭＢのメモリ構成とする。

次に１本発明の具体的な内容を以下モード別に述べる。

なお、本発明では縦２０４８ｘ横２０４８の表示エリア
を最大表示二リアとし、ソフトウェアからみた表示エリ
アと限定する。

（１）縦２０４８Ｘ横２０４８図５に示すように縦２０４８Ｘ横２０４８の表示エリア
を必要とするディスプレイを接続した場合、ソフトウェ
アからみた表示エリアマツプとＶＲＡＭエリアマツプは
同一イメージとなる。従ってアドレス変換を行わない。

なお、第５図〜第７図においてハツチングした部分は、
ソフトウェアにお′いて使用したエリアを示す。

（２）縦１０２４Ｘ横２０４８図６に示すように縦１０２４ｘ横２０４８の表示エリア
を必要とするディスプレイを接続した場合、ソフトウェ
アからみた表示エリアマツプの上位半分はそのままＶＲ
ＡＭエリアに割り振る。

しかし、縦１ｏ２４のサイズを超えない範囲で表示エリ
アマツプの下位半分もアクセスが可能である。

この場合、下位半分を上位半分の該当するアドレスに割
り振るように、第３図の変換アドレス６０の特定のビッ
トの入れ換えを行う。

（３）縦２０４８ｘ横１０２４図７に示すように縦２０４８ｘ横１０２４の表示エリア
を必要とするディスプレイを接続した場合、ソフトウェ
アからみた表示エリアマツプの左上位半分はアドレス変
換を行わずそのままＶＲＡＭエリアの左半分に割り振り
、左下位半分はアドレス変換を行い、ＶＲＡＭエリアの
右半分に割り振る。

また、横１０２４のサイズを超えない範囲で表示エリア
マツプの右半分をＶＲＡＭのエリアマツプの該当する部
分に割り振る。

このようにして、ソフトウェアでイメージされる最大表
示エリア（２０４８Ｘ横２０４８）を４分割し、モード
ごとに上記エリアをＶＲＡＭエリアに割り振るようなア
ドレス変換回路を設け、ソフトウェア、ハードウェアと
もに一括した制御を行う。

さらに、縦長横長のモードを設けたものである。

本発明のアドレス変換回路は、最大表示エリアを縦２０
４８ｘ横２０４８にした場合、上記エリアを縦１０２４
Ｘ横１０２４のエリアに４分割し。

モードによりエリア単位で、実装されたメモリエリアに
割り振ることで、ハードウェア的には垂直ラインのカウ
ント制御で、縦長、横長を意識することなく設計でき、
ＳＡＭ転送のアドレス生成制御を小規模論理構成で設計
できる。

また、ソフトウェア的には、常に最大表示エリアサイズ
で設計し、接続されたーディスプレイによりモード選択
を行い、縦長、横長いずれにも対応できるソフトウェア
の設計が可能となる。

以上説明したように、本発明アドレス変換装置は、表示
エリアサイズ及び表示形態の異なるディスプレイを接続
した場合でも、ハードウェア面で転送アドレスの生成を
モードにかかわらず同一の制御が可能で、小規模な１つ
の論理回路で制御できる効果がある。

また、ソフトウェア面でも最大表示エリアのみを意識し
て、開発できることで汎用性が出る。

〔発明の効果〕

以上のように、本発明は、構成されているので。

表示エリアサイズ及び表示形態の異なるディスプレイを
接続した場合でも、１つの小規模な論理回路で、転送ア
ドレスの生成ができるアドレス変換装置を提供できる。

【図面の簡単な説明】

第２図は情報処理システムのブロック図、第２図はメモ
リコントローラの構成図、第３図はアドレス変換部の説
明図、第４図はデータ構成の説明図、第５図は縦２０４
８Ｘ横２０４８の表示エリアを必要とするディスプレイ
を接続した場合の変換の説明図、第６図は縦１０２４Ｘ
横２０４８の表示エリアを必要とするディスプレイを接
続した場合の変換の説明図、第７図は縦２０４８ｘ横１
０２４の表示エリアを必要とするディスプレイを接続し
た場合の変換の説明図、第８図は従来技術に係るアドレ
ス変換部の説明図である。符号の説明１・・・表示用メモリコントローラ、２・・・プロセッ
サ、３・・・表示用デュアルポートメモリ（第１のＶＲ
ＡＭ）　、４・・表示用デュアルポートメモリ（第２の
ＶＲＡＭ）、５・・・データバッファ、６・・ディスプ
レイコントローラ、１０・・・メモリデータバス、１ト
プロセッサデータバス、１２・・表示データ、１３・・
・表示アナログデータ、１４・・プロセッサアドレス信
号、１５・・・プロセッサコントロール信号、１６・メ
モリアクセス応答信号、１７・・・データイネーブル信
号、２０・・・ローアドレスストローブ信号、２１・・
・ローアドレスストローブ信号、２２・・・カラムアド
レスストローブ信号、２３・・・データ出力アウトイネ
ーブル信号５２４・・データライトイネーブル信号、２
５・・・シリアルポートアウトイネーブル信号、２６・
・・シリアルポートアウトクロック信号、２７・・・メ
モリアドレス信号、３０・水平表示同期信号、３１・・
・垂直表示同期信号、３２・・・水平表示イネーブル信
号、４０・・・プロセッサインターフェースブロック、
４１・・・レジスタフロック、４２・メモリインターフ
ェースブロック、４３・アドレス変換ブロック、４４・
・・メモリアドレスセレクター、４５・・・ビデオイン
ターフェースブロック、５０・・・メモリコントロール
信号、５トプロセッサアドレス信号、５２・・・ビデオ
コントロール情報、５３・・・転送アドレス信号、５４
・・バンク情報、５５・・・ローアドレス信号、５６・
・・カラムアドレス信号、５７・・・転送制御要求信号
、５８・・・セレクトイネーブル信号、５９・・・モー
ド情報、６０・・・変換アドレス、６１・・・変換アド
レスセレクター、６３・・・アドレス変換論理。

Claims

【特許請求の範囲】１、外部からのアドレス情報を受けて、このアドレス情
報をアドレス変換して、ディスプレイに表示するデータ
を記憶するビデオＲＡＭ（以下ＶＲＡＭと略す）にアド
レス情報を出力するアドレス変換装置において、アドレス変換の種類を記憶する記憶手段と、記憶された
種類に従って、表示データの論理アドレスを１または２
以上の物理アドレスにアドレス変換するアドレス変換手
段とを有することを特徴とするアドレス変換装置。２、外部からのアドレス情報を受けて、このアドレス情
報をアドレス変換して、ディスプレイに表示するデータ
を記憶するＶＲＡＭにアドレス情報を出力するアドレス
変換装置において、ディスプレイのサイズ、形に従って
、設定されるモードを記憶する記憶手段と、記憶された
種類に従って、表示データの論理アドレスを１または２
以上の物理アドレスにアドレス変換するアドレス変換手
段とを有することを特徴とするアドレス変換装置。３、外部からのアドレス情報を受けて、このアドレス情
報をアドレス変換して、ディスプレイに表示するデータ
を記憶するＶＲＡＭにアドレス情報を出力するアドレス
変換装置において、表示領域を複数の領域に分割し、分
割された１つの領域毎に、ＶＲＡＭ上の１つの領域に対
応するように、表示データの論理アドレスを１または２
以上の物理アドレスにアドレス変換するアドレス変換手
段を有することを特徴とするアドレス変換装置。４、ディスプレイを制御するコントローラと、ＶＲＡＭ
と、ＶＲＡＭを制御し、請求項１、２または３記載のアドレ
ス変換装置を有するメモリコントローラと、上記アドレス変換装置にアドレス情報を出力する制御手
段とを有することを特徴とする情報処理装置。