JPH01142987A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ホストプロセッサから出力される画像データ
をビデオＲＡＭ４ｉ：用いた画像メモリに一口格納し、
ルックアップテーブルによりデータ変換を行う高速ビク
セルレートの画像表示！Ａ置に関する。

（従来の技術） 各種の用途に用いられる画像表示装置において、一般に
表示装置に表示させる画像データを一旦画障メモリに格
納し、そのデータを逐次読み出して表示している。従来
、この画像表示装置の画像メモリは安価で且つメモリ容
量も大ぎなダイナミックＲＡＭ　（以下ＤＲＡＭという
）が通常用いられてきた。しかし、最近の半導体技術の
進歩により、従来のＤＲＡＭボートとシリアルアクセス
メモリ（以下ＳＡＭという）ボートとを併せ持った画像
用メモリとしてビデ′ＡＲＡＭ（以下ＶｆｌＡＭという
）と称せられるｒ＜　Ａ　Ｍが出現してきた。このＶＲ
Ａ　Ｍ　ハＤ　ＲＡ　ＭボートとＳＡＭボートとのデー
タ転送以外はｌ）　ｒ＜　Ａ　ＭボートとＳＡＭボート
・とは非１＃Ｊ　１１１につまり別間にアクセスでき、
画像表示装置の画像データの描画２表示の効率を上げる
ことができる利点を持っているため多く用いられるよう
になっている。

画像メモリにＶＲＡＭを用いた画像表示装置の構成の一
例を第３図に示す。図において、ホストプロセッサ１か
ら出力される描画画像データは、ホストプロセッサ１か
らの制御信号の制御によりＣＲＴコントローラ２がら出
力される：Ｕき込みアドレスと制御信号によってＶＲＡ
Ｍを用いて構成された画像メモリこ）のＤＲＡＭ部３ａ
に田き込まれる。画像メモリ３のＤＲＡＭ部３ａに１き
込まれた画像データは、ＣＲＴコントローラ２がらの読
み出しアドレス及び制御信号により画像メモリ３のＶＲ
ＡＭ内のＳΔＭ部３ｂに転送され、クロック発生器４に
おいて発生されるビクセルクロックに同期して、所望の
タイミングで画像メ〔す３内のＳＡＭ部３ｂから表示画
像データとして出力される。５はデータ変換テーブルメ
モリであるルックアップテーブルで、ルックアップテー
ブル５は例えば画像データからから１２京者の関心部位
に応じてその部位の状態を最も適切に表示できるような
Ｉｌｌ調の範囲を選ぶウィンドー・レベル変換を行う。

その出力信号はＤＡ変換器６に入力され、クロック発生
器４において発生されＤＡ変換器６に入力されるビクセ
ルクロックに同期して、１ビクセル毎の画素としてアナ
ログ信号に変換されて陰極線管表示装置（以下０１で丁
という）７において表示される。ＣＲＴコントローラ２
がらの同期信号は同じ＜ＤＡ変換器６においてアナログ
変換されてＣＲＴ７に入力される。

（発明が解決しようとする問題点） この回路において、表示１ｉ１ｊｉｆｌｌデータの転送
スピードは画像メモリ３のＶＲＡＭ内のＳＡＭ部３ｂの
アクセススピードで決まってしまい、最近の高速ビクセ
ルレートを必要とする高精細デイスプレィなどには対応
できない。又、ルックアップテーブル５の変換速度（メ
モリのアクセス速度）もビクセルレート以上の回路が必
要になり、高１ｉｔａｉなものになってしまう。

本発明は上記の問題点に鑑みてなされたもので、その目
的は、画像データの描画１表示の効率を良くすることの
できるＶＲＡＭを画像メモリとして用い、ＶＲＡＭ内の
ＳＡＭ部のアクセススピードの限界のために対応できな
い高速ビクセルレートが必要な高精細デイスプレィにも
対応することが可能で、装置中に用いるデータ変換のた
めのルックアップテーブルも高速性を要求されないよう
な画像表示装置を実現することにある。

（問題点を解決するための手段） 前記の問題点を解決する本発明は、ホストプロセッサか
ら出力される画像データをビデオＲＡＭを用いた画像メ
モリに一旦格納し、ルックアップテーブルによりデータ
変換を行う高速ビクセルレートの画像表示装置において
、前記画像メモリを複数のバンクに分割して多重バンク
構成にした画像データ記憶手段と、前記ホストプロセッ
サがらの画像アドレス信号から分離された各バンクのセ
レクト信号に基づき前記画像データ記憶手段のバンクを
選択動作させるバンク制御手段と、前記高速のビクセル
レートのクロック周波数をバンクの数で除したクロック
周波数に分周し画像データ記憶手段の各バンクにシリア
ルクロックとして出力するクロック分周手段と、前記記
憶手段の各バンクの後段に設けたルックアップテーブル
と、各ルックアップテーブルからのパラレル画＠信号出
力をシリアル画像信号に変換するパラレル・シリアル変
換手段とを具備することを特徴とするものである。

（作用） ホストプロセッサからの画像アドレス情報出力から分離
されたバンクセレクト信号によりバンク制御手段は画像
メモリの各バンクを選択して画像データを各バンクに順
次に書き込む。各バンクからシリアル画像データとして
出力された画像データはルックアップテーブルにおいて
データ変換されて、パラレル・シリアル変換手段に入力
される。

各ルックアップテーブルからパラレルに入力された画像
データはパラレル・シリアル変換手段においてインタリ
ーブされてシリアル画像データに変換されて画像表示さ
れる。このインタリーブ動作により動作速度はバンク数
に反比例して低下される。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例の画像表示！Ａ置の構成ブロ
ック図である。図において、第２図と同等の部分には同
一の符号を付しである。図中、８はホストプロ［ツサ１
からＣＲＴコントローラ２へ出力される画像メモリのア
ドレス信号ｎビットのうら、下位２ビツトのセレクト信
号が分離入力されてバンクの選択を行い、選んだバンク
をアクティブにするための制御信号を出力するバンク制
御回路、１０〜１３は画像メモリを４個のＶＲＡＭで構
成されたメモリブロックに分離したバンクで、それぞれ
バンク（０）、（１）、（２＞、（３）で識別されてい
る。又、１０ａはバンク（ｏ）１０のＤＲＡＭ部、ｉｏ
ｂはＳＡＭ部で、同様に１１ａ、１２ａ、１３ａは各バ
ンクのＤＲＡＭ部、１１ｂ、１２ｂ、１３ｂはＳＡＭ部
である。１４はクロック発生器４で発生されたビクピル
クロックを１／４に分周したシリアルク０ツクを各バン
クのＳＡＭ部１０ｂ〜１３ｂに入力するクロック分周器
である。２０はバンク（０）１０の出力の表示画像デー
タ入力を所望のウィンドー・レベルの画像データに変換
するルックアップテーブル（０）、２１は同じくバンク
（１）　１１に対するルックアップテーブル（１）、２
２はバンク（２）１２に対するルックアップテーブル（
２）、２３はバンク（３）に対するルックアップテーブ
ル（３）である。２４はルックアップデープル（０）２
０乃至ルックアップテーブル（３）２３から入力された
４個のパラレル信号をシリアル信号に変換するパラレル
・シリアル変換器である。

次に、上記のように構成された実施例の動作を説明する
。ホストプロセッサ１によって描画画像データをＣＲＴ
表示画面上に表示する手順を説明することによって動作
説明を行う。表示する表示画面を第２図に示す。図にお
いて、３０はＣＲＴ７の表示画面で、左上端のピクセル
をＯドツト。

その右隣を１ドツトと順番に番号を進めて数えるものと
する。

ホストブロセッ＋Ｊ　１によりＣＲＴ表示画面３０の０
ドツトに表示する画像データを画像メモリにＪｌぎ込む
時には、ホストプロセッサ１のｎビットのアドレス出力
の下位２ビツトにＯＯが出力され、バンクｉｔ、Ｉ＋　
１２ｔ１回路８に入力される。バンク制御回路８はＯＯ
のセレクト信号に基づきバンク（０）１０を選択し、Ｃ
ＲＴコントローラ２からバンク制御回路８に与えられる
制御信号と相俟ってバンク制御回路８からバンク（０）
１０に出力する制御信＠Ｏがアクティブとなり、ポスト
プロセッサ１が出力する表示画面３０のＯドツト目の描
画画像データがバンク（０）１０のＶＲＡＭ内のＤＲＡ
Ｍ部１０ａに出き込まれる。

同様に、１ドツト目、２ドツト目、３ドツト目の描画画
像データは、ホストプロセッサ−１のアドレスの下位ビ
ットが０１．１０．１１となるのでそれぞれバンク（１
）１１．バンク（２）１２゜ｔ＜＞’）（３）１３（７
）ＶＲＡＭ内（７）ＤＲＡＭ部１１ａ、　　１２ａ、　
　１３ａに泪き込まれる。４ドツト目以降はホストプロ
ヒラ４ノ１のアドレス出力の下位ビットが００．０１，
１０．１１と繰り返され順次バンク（０）１０．バンク
（１）１１．バンク（２）１２．バンク（３）１３が選
ばれてそれぞれのバンクのＶＲＡＭ内（７）ＤＲＡＭ部
１０ａ。

１１ａ、１２ａ、１３ａに内き込まれてゆく。バンク（
０）１０〜バンク（３）１３のＤ　ＲＡ　Ｍ部１０ａ〜
１３ａに古き込まれた画像データは、ＣＲＴコントロー
ラ２からバンク制御回路８に出力される制御信号により
、バンク制御回路８から出力される制Ｏａ信号０〜制御
信号３がすべてアクティブになるため、バンク（０）１
０〜バンク（３）１３のＶＲＡＭ内のＤＲＡＭ部１ｏａ
〜１３ａがらＳＡＭ部１０ｂ〜１３ｂに転送される。Ｓ
ＡＭ部１０ｂ〜１３ｂに転送された画像データは、りロ
ック分周器１４から出力されるビクセルクロックを１／
４に分周したクロック分周器１４の出力のシリアルクロ
ックによりバンク（０）１０〜バンク（３）１３から同
時に出力される。即ち、バンク（０）１０〜バンク（３
）１３に入力される最初のシリアルクロックによりバン
ク（０）１０のＳＡＭ部１０ｂからはＣＲＴ表示画面３
ｏの。

ドツト目の画像データが、バンク（１）１１のＳＡＭ部
１１ｂからは１ドツト目の画像データが、バンク（２）
１２のＳＡＭ部１２ｂからは２ドツト目の画（染データ
が、バンク（３）１３のＳＡＭ部１３ｂからは３ドツト
目の画像データが（れぞれのルックアップテーブル（０
）２０〜ルツクアツプテーブル（３）２３に出力される
。バンク（０）１０を例に取ると、Ｏドツト目、４ドツ
ト目、８ドツト目、・・・と４ドツトおきの画像データ
がＳＡＭ部１０ｂにおいてシリアルデータとして出力さ
れ、ルックアップテーブル（０）２０に入力される。こ
のようにしてルックアップテーブル（０）２０〜ルツク
アツプテーブル（３）２３に入力された画像データは、
所定の変換を受けてパラレル・シリアル変換器２４にお
いて、ビクセルクロックによりＯドツト、１ドツト、２
ドツト。

・・・と連続するデータにシリアル変換され、ＤＡ変換
器６によりアナログ信号に変換されてＣＲＴ　７に逐次
表示される。ＣＲＴコントローラ２からの同期信号は同
じ＜ＤＡ変換器６においてアナログ信号に変換されてＣ
ＲＴ７に入力される。

このように画像メモリをバンク（０）１０〜バンク（３
）１３に分割して画像データを異なるバンクに順次入力
するため、画像データをＣＲＴ１７に表示するビクセル
クロックに規定される速度の１／４の速度でＶＲＡＭ中
のＳＡＭ部をアクセスすればよく、又、ルックアップテ
ーブル（０）２０〜ルツクアツプテーブル（３）２３も
それぞれ１／４の速度で入力される画像データを処理す
ればよく、高速のものを必要としないですむ。従って、
ＶＲＡＭ内のＳＡＭ部のシリアルアクレススピードより
高速なビクセルレートを必要とする高精細デイスプレィ
画像表示装置等においても、画像メモリのバンクを必要
数持ち、インタリーブを掛け、それぞれのバンクのＶＲ
ＡＭ内のＳＡＭ部からの画像データを表示アドレス順に
パラレル・シリアル変換することにより対応できる。

又、描画アドレス順にインタリープを掛けることにより
、ホストプロセッサが画像メモリへ古き込むアクセスス
ピードを速くする高速描画が可能になる。

更に、ルックアップテーブルを各メモリバンクの後段に
配置させることにより、ルックアップテーブルのデータ
変換速度を理くてすむようにづることができて、安価な
回路構成ができる。即ら、ＮＩＩＵのメモリバンクを持
つと、それぞれのバンクのルックアップテーブルのデー
タ変換速度は、画像表示装置の必要とするビクセルクロ
ック周波数の１／Ｎ程度でよい。

本実施例の構成によれば、画像データの水平表示ドツト
数が１０２４ドツトであれば、ホストプロセッサからの
描画アドレスと表示アドレスが一致できる。

尚、本発明は上記実施例に限定されるものではない。例
えば本実施例では画像メモリのバンクの数を４個で説明
したが、この数は何個でも差支えなく、数を多くすれば
一層の高速性能が得られる。

（発明の効果） 以上詳細に説明したように、本発明によれば、ＶＲＡＭ
内のＳＡＭ部のアクセススピード以−Ｆの高ビクセルレ
ートを必要とする高精細デイスプレィにも対応できるよ
うになり、使用するルックアップテーブルも高速性のも
のを必要としなくなって安価な回路構成が実現でき、実
用上の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例の５Ａ置のブロック図、第２
図はＣＲ７表示装置の表示画面のビクセルの構成図、第
３図は従来の装置のブロック図である。 １・・・ホストプロセッサ ２・・・ＣＲＴコントローラ ３・・・画像メモリ（ＶＲＡＭ） ３ａ、１０ａ、１１ａ、１２ａ、１３ａ・・・ＤＲＡＭ
部 ３ｂ、１０ｂ、ｌｌｂ、１２ｂ、１３ｂ　・・・ＳＡＭ
部 ４・・・クロック発生器 ５．２０．２１．２２．２３・・・ ルックアップテーブル ６・・・ＤＡ変換器　　　７・・・ＣＲＴ８・・・バン
ク制御回路 １０．１１．１２．１３・・・バンク １４・・・クロック分周器 ２４・・・パラレル・シリアル変換器 ３０・・・ＣＲＴ表示画面

Claims (1)

【特許請求の範囲】
1. ホストプロセッサから出力される画像データをビデオＲ
   ＡＭを用いた画像メモリに一旦格納し、ルックアップテ
   ーブルによりデータ変換を行う高速ビクセルレートの画
   像表示装置において、前記画像メモリを複数のバンクに
   分割して多重バンク構成にした画像データ記憶手段と、
   前記ホストプロセッサからの画像アドレス信号から分離
   された各バンクのセレクト信号に基づき前記画像データ
   記憶手段のバンクを選択動作させるバンク制御手段と、
   前記高速のビクセルレートのクロック周波数をバンクの
   数で除したクロック周波数に分周し画像データ記憶手段
   の各バンクにシリアルクロックとして出力するクロック
   分周手段と、前記記憶手段の各バンクの後段に設けたル
   ックアップテーブルと、各ルックアップテーブルからの
   パラレル画像信号出力をシリアル画像信号に変換するパ
   ラレル・シリアル変換手段とを具備することを特徴とす
   る画像表示装置。