KR100256498B1 - 피디피 텔레비전의 동적램 인터페이스 장치에 있어서 프레임버퍼 제어장치. - Google Patents

Abstract

본 발명은 PDP 텔레비전에서 화면에 디스플레이 되는 영상정보들의 액세스타임 및 사이클타임을 맞추기 위해서 메인메모리 앞단에 프레임버퍼를 구비하여 데이터를 인터페이스하는 장치에 관한 것으로, 특히 프레임버퍼를 제어하는 프레임버퍼 제어부에 관한 것이다. 특히 동적램(DRAM)을 사용하여 PDP 텔레비전의 프레임데이터를 저장하고 읽어내는 PDP 텔레비전의 DRAM 인터페이스 장치에서 프레임버퍼를 제어하는 프레임버퍼 제어부에 기록부 및 307200/409440 카운터를 구비하며, 상기 기록부는 기록클럭, 기록리셋, 기록인에이블 신호를 프레임버퍼부로 인가하여 한 구간의 수직동기신호에 있는 525H에서 영상정보가 있는 480H만 기록하도록 하며, 또한 307200/409440 카운터는 853×480모드일 경우 307200개의 클럭을 카운터하여 독취하고, 640×480모드일 경우 409440개의 클럭을 카운터하여 그 구간에만 데이터를 독취할 수 있도록 한다. 따라서 프레임버퍼부는 프레임버퍼 제어부로부터 일정한 제어신호를 입력받아서 525H 구간동안 유효데이터 480H를 기록하고, 상기 480H의 유효데이터를 525H 구간내에 독취하면 되기 때문에 데이터액세스 타임이 고속이 아니어도 되며, 또한 고속의 주변소자를 사용하지 않아도 되는 피디피 텔레비전의 동적램 인터페이스 장치에 있어서 프레임버퍼 제어장치가 제시되어 있다.

Description

피디피 텔레비전의 동적램 인터페이스 장치에 있어서 프레임버퍼 제어장치.

본 발명은 PDP 텔레비전에서 화면에 디스플레이되는 영상정보들을 메모리에 저장시키기 전에 타이밍을 맞춰주기 위해서 일시적으로 데이터를 저장하는 프레임버퍼의 제어장치에 관한 것으로, 특히 기록부와 카운터부를 구비하여 기록부 및 카운터부로부터 출력되는 기록클럭 및 독취클럭을 이용하여 프레임버퍼를 제어하도록 하는 PDP 텔레비전의 DRAM 인터페이스에 있어서 프레임버퍼 제어장치(Control apparatus of frame buffer in a DRAM Interface of PDP Television)에 관한 것이다.

일반적으로 IC메모리를 사용할 때 발생하는 두 가지의 문제가 있다. 그것은 비디오 신호를 다루는 속도가 메모리의 읽고 쓰는 속도에 비해 대단히 빠르다는 것과 비디오 신호의 데이터량이 대단히 크다는 것이다. 예를 들면 샘플링 주파수가 14.3㎒라하면 데이터는 약 70㎱(1/14.3㎒)마다 해야한다. 실시간에 메모리에 읽고 기록할 수 있으려면 70㎱ 이내에 독취 및 기록의 동작이 이루어져야 하는데 DRAM의 사이클 타임은 200㎱정도로서 훨씬 뒤떨어진다. 그러므로 몇 비트씩 모아서 읽고 쓰기를 시키거나 데이터가 보내져 오는 외부 환경의 속도를 늦추게 하여야 한다.

이해를 돕기 위해 액세스 타임과 사이클 타임을 간단히 설명하면 다음과 같다. 먼저, 메모리에 어드레스를 부여하여 실제로 데이터를 읽고 쓰는데(access) 요하는 시간을 액세스 타임이라 하고, 계속해서 액세스하면 그 때 요하는 시간은 사이클 타임이라 부르며, 일반적으로 사이클 타임이 액세스 타임 보다 길게 된다. SRAM의 경우 통상 액세스 타임과 사이클 타임은 거의 동일하지만 DRAM의 경우 액세스를 마치면서 다음 어드레스를 받아들일 수 있는 상태가 되기까지 시간이 걸리므로 사이클 타임은 액세스 타임보다 길게 되는 것이 보통이다. 또한, DRAM(동적램)은 외부에서 인가되는 X-어드레스, Y-어드레스신호를 받아들여 약 30fF정도의 값을 갖는 수많은 셀 커패시터 중 1개를 선택하여 저장되어 있던 전하를 전압으로 바꾸어 일련의 증폭 과정을 통해 증폭한 뒤 외부에 전달한다. 그리고 어드레스와 동시에 외부에서 데이터에 대응하여 입력된 전압을 지정된 셀 커패시터에 전하 형태로 저장한다. 이러한 기능을 수행하기 위해서는 여러 단계에 걸쳐 각종 회로들이 유기적으로 동작하여야 한다. 한편, 반도체 메모리중 최근에 개발된 SDRAM(동기동적램)은 DRAM에 동기를 삽입한 형태로서, SRAM(정적램)보다 코스트가 낮으면서 고속으로서 액세스 타임이 빠르므로 널리 사용되어지고 있다.

도 1은 본 발명에 따른 종래기술로서 DRAM이 아닌 SDRAM으로 영상정보를 저장하여 액세스하는 인터페이스 장치의 블록도이다.

도 1에 도시된 SDRAM 인터페이스 장치는 튜너회로부와 접속되며 화면의 영상정보들에 대한 일정한 해상도를 출력시키는 비디오디코더부(10), 상기 비디오디코더부(10)와 접속되며 비디오디코더부(10)로부터 인가되는 영상신호 즉, 비월모드신호를 순차모드신호로 전환하는 모드전환부(20), 상기의 모드전환부(20)와 접속되며 모드전환부(20)로부터 인가되는 영상정보들을 기록하고, 판독하는 라인메모리부(32), 상기 라인메모리부(32)와 접속되며 라인메모리부(32)로부터 병렬로 인가되는 데이터를 직렬로 재배열하는 PISO (Parallel Input Serial Output)부(40), 상기 PISO부(40)와 접속되며, PISO부(40)로부터 인가되는 직렬신호를 프레임 단위로 기록 및 판독과정을 수행하는 프레임메모리A(34a)와 프레임메모리B(34b)로 구성된 프레임메모리부(34), 상기 모드전환부(20) 및 라인메모리부(32)와 접속되며 프레임메모리부(34)의 기록신호와 판독신호에 따라 해당 어드레스를 제공하는 어드레스부(50); 그리고

상기 프레임메모리부(34)와 접속되며, 프레임메모리부(34)의 프레임메모리A(34a)와 프레임메모리B(34b) 중에서 판독모드에서 출력되는 영상 데이터를 선택해서 PDP부에 제공하는 데이터선택부(60) 및 데이터선택부(60)와 접속되는 PDP(70)로 이루어진다.

도 2는 상기와 같은 구성을 갖는 종래 SDRAM의 인터페이스 장치에 있어서 CMOS형 SDRAM의 구성에 대해서 개략적으로 나타낸 블록도이다.

일실시예로 SDRAM은 1,048,576워드×8비트의 2뱅크로 이루어진 메모리어레이를 가진다. 한편, 뱅크선택(78)은 프로그램키 A₁₁이 /RAS와 /CAS신호에 의해서 래치되며, A₁₁이 로우이면 뱅크A가 선택되고, A₁₁이 하이이면 뱅크B가 선택된다.

또한, 메모리셀어레이(70)는 행 및 열 방향으로 매트릭스상에 배열된 메모리셀(도시안됨)과, 각 행마다 한 가닥식 설치되는 워드선(도시안됨)과, 각 열마다 한 쌍씩 설치되는 비트선쌍(도시안됨)을 포함한다. 상기 메모리셀의 각각은 대응하는 행의 워드선 및 대응하는 열의 비트선 쌍에 접속된다. 또한 워드선의 선택은 행 디코더(77)에 의해 행하여지며, 비트선 쌍의 선택은 열 디코더(72)에 의해 행하여진다. 상기 행 디코더(77)에 있어서 워드선 선택 및 열 디코더에 있어서 비트선쌍 선택은 각각 어드레스레지스터(79)에서 열 버퍼부(76)와 행 버퍼부(80)에 신호가 인가된 후 행 디코더와 열 디코더에서 출력되는 어드레스신호에 의해 응답하여 행하여진다.

한편, 타이밍 레지스터(75)로 입력되는 /RAS(행 어드레스 스트로브신호)와 /CAS(열 어드레스 스트로브신호)는 다시 행 어드레스레지스터와 열 어드레스레지스터에 클럭을 인가한다. 초기에는 /RAS와 /CAS는 하이(High)상태이다가, 행 어드레스레지스터에 대한 세트업 시간이 경과한 후, /RAS입력은 로우(LOW)상태가 된다. 행 버퍼부(80)에 행 어드레스를 인가하면 해당하는 어드레스가 행 디코더 입력으로 나타낸다. 즉 /RAS에서 로우는 디코더를 인에이블시켜서 행 어드레스를 디코더하고, 하나의 행 어레이를 선택한다. 또한 행 어드레스가 끝나고 열 어드레스가 시작되는 시점에서 해당하는 열 어드레스가 어드레스 입력에 인가되며, /CAS입력은 열 어드레스 레지스터에 열 어드레스를 인가하기 위하여 로우 상태로 된다. 또한 /CAS는 열 디코더를 인에이블하여서 열 어드레스를 디코드하고, 해당하는 열 어레이를 선택할 수 있다.

또한, 행 버퍼(80)부의 리프레시 카운터(80)는 하나의 셀에서 읽기동작이 일어날 때마다 동일한 행에 있는 모든 셀을 리프레시 되도록 하며, 센스앰프(71)는 데이터를 읽어낼시에 메모리 셀 어레이내의 비트선쌍의 각각에 나타나는 데이터(읽어내기 데이터)를 증폭한다.

입·출력 제어기(82)는 메모리 셀 어레이(80)내의 비트선쌍을 데이터 입력레지스터(81) 및 출력버퍼(83)에 접속하기 위해서, 비트선쌍의 각각에 대응하여 설치되는 트랜스게이트(도시안됨)를 포함하며, 행과 열의 버퍼부에서 출력되는 어드레스신호의 각각에 있어서의 최상위 비트의 신호 및 /WE 신호에 근거해서 데이터 입력 레지스터(81)와 출력버퍼(83)를 제어한다.

상기와 같은 SDRAM을 이용하여 PDP 텔레비전의 영상정보를 저장하고 액세스하므로서 PDP화면을 구현할 수 있도록 하는 종래의 SDRAM 인터페이스 장치를 도 1, 2에 도시된 도면을 참조하여 상세히 설명하고자 한다.

방송국에서 송출된 영상신호와 음성신호들은 튜너회로부에서 수신된 후 일정의 과정을 거쳐서 비디오디코더부(10)에 인가된다. 비디오디코더부(10)에 인가된 신호들은 일정한 해상도를 갖는 신호들로 모드전환부(20)에 출력한다.

상기 비디오디코더부(10)에서 인가된 신호는 비월모드신호이므로 순차모드신호로 전환한다. 그 이유는, PDP-TV의 계조방식은 한 화소씩 구동하는 음극선관과는 달리 대상으로 하는 상(像)에서 만들어 내는 적·녹·청(RGB)의 3원색 광성분이 일정시간 라인별로 끊어서 순차 전기신호로 변환되어 송신·수신하는 라인 순차방식이기 때문이다. 또한, 순차신호로 전환된 신호들은 RGB 각 8비트씩 라인메모리부(32)로 인가되며, 동시에 어드레스부(50)에도 인가된다.

모드전환부(20)에서 인가된 R 8비트에서 상위 4비트는 라인메모리부(32)의 RA에 저장되고 하위 4비트는 RB에 저장되며, G 8비트에서는 상위 4비트는 GA에 하위 4 비트는 GB에 저장되고, 또한 B 8비트에서 상위 4비트는 BA에 하위 4비트는 BB에 각각 저장된다. 상기 라인메모리부(32)에 저장된 데이터들은 판독과 기록신호에 따라서 PISO부(40)로 인가된다.

상기 라인메모리부(32)에서 병렬(MSB∼LSB)로 제공되는 영상 데이터가 프레임메모리(34)의 한 어드레스에 동일한 가중치(Weight)를 갖는 비트들로 저장되도록 재배열한다. 즉, 제 1쉬프트 레지스트부가 8개 샘플의 영상 데이터를 로드하는 동안, 제 2쉬프트 레지스트부에서는 이전에 로드되었던 8개 샘플의 영상 데이터가 최상위 비트(8비트)부터 최하위 비트(8비트)까지 순차적으로 쉬프트 하면서 출력된다. 그러므로, 상기 라인메모리부(32)에서 제공하는 영상 데이터를 연속적으로 재배열하기 위해, 제 1, 제 2쉬프트 레지스트부 2개를 마련하고, 이들이 교번으로 로드와 쉬프트 동작을 반복하도록 한다. 또한 한 장의 영상 데이터를 저장할 수 있는 프레임 메모리(34)부도 2개를 마련하여 이들이 프레임 단위로 쓰고, 읽는 동작을 교번으로 수행함으로써, 연속적으로 영상 데이터를 저장, 디스플레이할 수 있도록 한다.

따라서, 상기와 같이 구성된 SDRAM의 인터페이스 장치에 있어서, SDRAM을 이용하여 데이터를 저장하고 저장된 데이터를 로드하여 프레임메모리부로 기록 및 독취하는 과정에서 많은 모드들이 필요하며 SDRAM의 제어가 복잡한 문제점이 있었다.

따라서 상기 문제점을 해결하기 위하여 본 발명이 창안된 것으로서, 본 발명에서는 SDRAM보다 제어가 편리한 DRAM을 이용하여 영상정보를 기록 및 독취하는 인터페이스 장치에 관한 것으로, 특히 DRAM의 앞단에 프레임버퍼를 사용하여 액세스타임 및 사이클타임을 맞춰서 정상적인 데이터의 기록 및 독취가 이루어질 수 있도록 프레임버퍼를 제어하는 피디피 텔레비전의 동적램 인터페이스 장치에 있어서 프레임버퍼 제어장치가 제시되어 있다.

도 1은 종래 PDP 텔레비전의 SDRAM 인터페이스 장치에 관한 블록도

도 2는 CMOS SDRAM의 구성을 개략적으로 나타낸 블록도

도 3은 PDP 텔레비전의 DRAM 인터페이스 장치에 관한 블록도

도 4는 수직 동기구간동안 유효데이터에 대한 독취 및 기입 구간을 나타낸 파형도

도 5는 본 발명에 따른 프레임버퍼 제어부의 블록도

도 6은 도 5의 기록부에 해당하는 기록사이클을 나타낸 타이밍 다이어그램

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 비디오디코더부 20 : 모드전환부

50 : 어드레스부 100 : 프레임버퍼부

40, 110 : PISO부 30, 120 : 메모리부

60, 130 : 데이터선택부 70, 140 : PDP

150 : DRAM어드레스 발생부 160 : 로드클럭 및 쉬프트펄스 발생장치 170 : 라인버퍼 제어부 171 : 기록부

172 : 3072001/409440 카운터부 171a, 172a : 제1 출력단

171b, 172b : 제2 출력단 171c, 172c : 제3 출력단

이하에서는 앞에서 설명한 본 발명의 목적을 달성하기 위한 실시예에 대해서 그 발명의 구성 및 작용을 첨부한 도면을 참고로 하면서 상세히 설명하기로 한다.

도 3은 PDP 텔레비전의 DRAM 인터페이스 장치에 대한 블록도이다. 상기 도 3은 방송국으로부터 송출된 NTSC 복합영상신호를 입력받아 아날로그 R/G/B와 수평 및 수직 동기신호를 분리하고, 밝기 신호의 평균값에 해당하는 APL (Average Picture Level)이 ADC(Analot to Digital Convertor)부로부터 디지털화되어 출력되는 R/G/B 컬러신호를 일시 저장하는 프레임버퍼부(100); 상기 프레임버퍼부(100)와 접속되며, 프레임버퍼부(100)로부터 인가되는 R/G/B신호가 병렬로 인가되므로 직렬로 데이터를 재배열하는 PISO(Parallel Input Serial Output)부(110); 상기 PISO부(110)와 접속되며, PISO부(110)로부터 출력되는 R/G/B 데이터를 저장하는 제1 DRAM(120a) 및 제2 DRAM(120b)으로 이루어지는 메모리부(120); 상기 메모리부(120)와 접속되며, DRAM어드레스 발생부(150)로부터 인가되는 어드레스에 해당하는 데이터를 메모리부(120)로부터 읽어들여 출력하는 데이터선택부(130); 상기 데이터선택부(130)로부터 출력되는 R/G/B 데이터를 디스플레이하는 PDP(140);

상기 프레임버퍼부(100)와 접속되며, 프레임버퍼부(100)를 제어하는 라인버퍼 제어부(170); 상기 PISO부(110)와 접속되며, PISO부(110)의 데이터를 로드하여 메모리부(120)로 쉬프트 시키기 위해서 필요한 로드클럭 및 쉬프트 펄스를 생성하는 로드클럭 및 쉬프트펄스 발생장치(160); 상기 프레임버퍼 제어부(170) 및 메모리부(120)와 접속되며, 프레임버퍼 제어부(170)로 독취클럭(Read clk)을 인가하고, 메모리부(120)로 필요로하는 어드레스를 제공하는 DRAM어드레스 발생부(150)로 구성되어 있다.

도 3을 상세히 설명하면, 상기와 같이 구성된 PDP 텔레비전은 NTSC 복합신호를 입력받아 아날로그 R/G/B와 수평 및 수직 동기신호를 분리하고, 휘도신호(Y)의 평균값에 해당하는 APL(Average Picture Level)을 구해 디지털신호로 변환된다. 상기 디지털 값으로 변환된 R/G/B 데이터로부터 한 프레임에 해당하는 데이터를 일시적으로 프레임버퍼부(100)에 저장한다. 상기 프레임버퍼부(100)에 저장된 R/G/B 데이터는 프레임버퍼 제어부(170)의 출력단으로부터 인가되는 기록클럭(Write clk), 기록리셋(Write reset), 독취클럭(Read clk) 및 독취리셋(Read reset)신호의 제어에 의해서 R/G/B 데이터가 선입력선출력(First In Frist Out)방식으로 PISO부(110)로 인가된다. 즉, 프레임버퍼 제어부(170)로부터 기록리셋 입력이 들어오면 이전에 독취된 데이터를 초기화하여 기록된 데이터를 독취하여 PISO부로 데이터를 전달한다. 한편, PDP텔레비전에 있어서, PDP의 계조 처리를 위해서는 1필드(Field)의 영상테이털 복수개의 서브필드로 재구성한 다음, 최상위 비트(MSB; Most Significant Bit)부터 최하위 비트(LSB; Least Significant Bit)까지 재배열해야 할 필요가 있으므로 PISO부(110)에서는 데이터를 재배열한다. 즉 8비트로 인가되는 R/G/B 데이터를 16비트의 R/G/B 데이터가 출력되도록 한다. 또한, 상기 PISO부(110)는 로드클럭 및 쉬프트펄스 발생장치(160)로부터 인가되는 로드클럭에 의해서 R/G/B 데이터를 읽어들여 쉬프트 펄스에 의해서 데이터가 출력된다.

상기 PISO부(110)로부터 출력되는 데이터는 메모리부(120)의 제1 DRAM(120a) 및 제2 DRAM(120b)으로 교번으로 출력된다. 예를 들어 제1 DRAM(120a)의 데이터가 데이터 선택부(130)로 쉬프트되고 있을 경우 제2 DRAM(120b)은 PISO부(110)로부터 데이터를 로드하고, 제2 DRAM(120b)의 데이터가 데이터 선택부(130)로 쉬트프되고 있을 경우 제2 DRAM(120b)은 PISO부(110)로부터 데이터를 로드한다. 따라서, 메모리부(120)의 제1 DRAM(120a) 및 제2 DRAM(120b)은 로드와 쉬프트의 동작을 교번으로 수행한다. DRAM어드레스 발생부(150)는 제1 DRAM (120a )및 제2 DRAM(120b)의 각 동작모드(기입, 독취모드)에 따라 해당 어드레스를 제공해주는 역할을 하며, 데이터 선택부(130)는 상기의 DRAM어드레스 발생부(150)로부터 인가되는 신호에 의해서 메모리부(120)의 데이터를 선택하여 PDP(140)의 어드레스 구동 IC(도시안됨)에서 요구하는 데이터 형태로 맞추어 제공하는 역할을 한다.

상기 프레임버퍼 제어부(170)는 기입 클럭(write clk), 수직 동기신호(V Sync) 및 DRAM어드레스 발생부(150)로부터 인가되는 독취 클럭(read clk)에 의해서 프레임버퍼부(100)로 기입 리셋(write reset), 기입 클럭(write clk), 독취 클럭(read clk) 및 독취 리셋(read reset) 신호를 인가하여 프레임버퍼부(100)를 제어한다. 즉, 프레임버퍼부(100)는 인가되는 R/G/B 영상데이터를 모두 저장한 후 프레임버퍼 제어부(170)의 제어신호에 따라 출력타이밍을 맞춰서 데이터가 일정하게 출력될 수 있도록 한다.

도 3은 수직 동기(V Sync)신호로부터 기록과 독취에 대한 타이밍 다이어그램이다. 일반적으로 비디오 신호의 수평 해상도는 수평방향으로, 수직 해상도는 수직 방향으로 몇줄의 선이 표시될 수 있는가를 나타내며, 수직 방향에는 525줄의 주사선이 있다. 상기 525줄의 주사선에서 모니터상으로 볼 수 있는 부분은 약 480줄이다. 따라서, 도 3에 도시된 바와같이 수직동기(V sync)의 1H 구간에는 525H의 주사선이 있으며, 상기 525H(102)는 기록구간으로서 데이터가 있는 480H(101)에 해당하는 유효데이터만을 기록한다. 또한 두 번째 수직동기(V sync) 구간은 독취구간(103)으로서 525H동안 480H에 해당하는 유효데이터만을 독취하므로서 액세스하는데 있어서 시간적인 여유가 생긴다.

도 5는 본 발명에 따른 상기 DRAM의 인터페이스 장치에 도시된 프레임버퍼부를 제어하는 프레임버퍼 제어부로서, 기록부 및 카운터부로 구성되며, 도 6의 기록부에 대한 타이밍 다이어그램을 나타낸다. 그리고, 도 3에 도시된 프레임버퍼부(100)는 선입력선출력(first in first out)방식으로서 데이터의 입력포트와 출력포트가 분리되어 있으며, 기록동작과 독취동작을 동시에 수행할 수 있다. 따라서, 데이터의 제어가 용이하며 기록과 독취과 분리되어 동작함으로서 고임피던스 구간을 설정하지 않는 장점이 있다. 도 5 및 도 6을 참조하여 설명하면 프레임버퍼부(100)는 프레임 단위로 데이터를 읽고 쓰므로 프레임버퍼 제어부(170)의 기록부(130)는 기록클럭(write), 수직동기신호(V sync) 및 유효데이터에 해당하는 신호를 입력으로한다. 상기로부터 입력된 신호에 의해서 기록부(130)는 먼저, 제2 출력단(130b)을 통해서 기록리셋(100e) 신호를 출력하여 프레임버퍼부를 초기화하며, 기록부(130)의 제3 출력단(130c)을 통해 기록인에이블(100d)신호를 인가한 후 제3 출력단(130c)을 통해 기록클럭(write clk)을 인가한다. 따라서, 상기 프레임버퍼 제어부(170)의 기록부(171)로부터 인가된 제어신호에 의해서 프레임버퍼부(100)로 영상정보에 해당하는 데이터를 기록하게 된다. 또한 프레임버퍼 제어부(170)의 3072001/409440 카운터부(172)는 독취클럭(read clk) 및 영상정보에 해당하는 640/853의 유효데이터 및 수직동기신호(V sync;100a)를 입력으로하여 3072001 및 409440에 해당하는 클럭을 카운트한다. 상기와 같이 카운트하는 이유는, 독취사이클의 경우 640×480모드에서는 307200(640×480=307200)개의 클럭구간에만 데이터를 리드하고, 853×480모드에서는 409440(853×480)개의 클럭구간동안 리드하기 때문이다. 따라서, 프레임버퍼 제어부(170)에 구비된 3072001/409440 카운터부(172)는 제2 출력단(172b)을 통해 프레임버퍼부(100)를 리셋하며, 제3 출력단(172c)으로 인에이블신호를 인가하여 3072001 및 409440개에 상응하는 제어클럭을 출력시킴으로서, 상기 프레임버퍼부(100)에 기록된 640×480모드에 해당하는 유효데이터 및 853×480에 해당하는 유효데이터를 독취할 수 있도록 한다.

이상 설명에서 알 수 있는 바와같이 PDP 텔레비전의 프레임 데이터를 저장하고 읽어내는 DRAM의 인터페이스 장치에 포함되는 프레임버퍼부의 제어에 관한 것으로서, 특히 선입력선출력(First In First Out) 방식의 프레임버퍼부를 기록부 및 3072001/409440 카운터부로 구비된 프레임버퍼 제어부로부터 기록리셋, 기록클럭, 기록인에이블 및 독취클럭, 독취리셋, 독취인에이블 신호를 인가시켜 640×480모드에 해당하는 3073001의 유효데이터와 853×480모드에 해당하는 409440의 유효데이터를 액세스함으로서, 즉 525H 구간동안 480H에 해당하는 유효데이터를 리드하므로서 스피드가 낮아도되며, 데이터를 리드하는 스피드가 낮으므로 고속 주변소자들을 사용하지 않아도 되는 효과가 있다.

Claims (4)

1. 디지털 영상데이터를 메모리부(120)로부터 인터페이스 장치를 이용하여 PDP 패널에 계조표시하는 PDP 텔레비전 시스템에 있어서,

   방송국으로부터 송출된 NTSC 복합영상신호를 입력받아 아날로그 R/G/B와 수평 및 수직 동기신호를 분리하고, 밝기 신호의 평균값에 해당하는 APL(Average Picture Level)이 ADC(Analot to Digital Convertor)부로부터 디지털화되어 출력되는 R/G/B 컬러신호 1프레임의 데이터를 일시적으로 저장하는 프레임버퍼부(100);

   상기 프레임버퍼부(100)로부터 인가되는 R/G/B신호가 병렬로 인가되므로 직렬로 데이터를 재배열하는 PISO(Parallel Input Serial Output)부(110);

   상기 PISO부(110)로부터 출력되는 R/G/B 데이터를 저장하는 메모리부(120);

   상기 메모리부(120)로부터 인가되는 데이터를 선택하여 출력하는 데이터선택부(130);

   상기 데이터선택부(130)로부터 출력되는 R/G/B 데이터를 디스플레이하는 PDP(140);

   상기 프레임버퍼부(100)를 제어하는 프레임버퍼 제어부(170);

   상기 PISO부(110)의 데이터를 로드하여 메모리부(120)로 쉬프트 시키기 위해서 필요한 로드클럭 및 쉬프트 펄스를 생성하는 로드클럭 및 쉬프트펄스 발생장치(160);

   상기 프레임버퍼 제어부(170)로 리드클럭(Read clk)을 인가하며, 메모리부(120)에서 필요로하는 어드레스를 제공하는 DRAM어드레스 발생기(150)로 구성되는 것을 특징으로 하는 피디피 텔레비전의 동적램 인터페이스 장치에 있어서 프레임버퍼 제어장치.
2. 제 1항에 있어서, 상기 프레임버퍼부(100)는 입력포트와 출력포트를 갖는 선입력선출력(first in first out)방식을 갖는 것을 특징으로 하는 피디피 텔레비전의 동적램 인터페이스 장치에 있어서 프레임버퍼 제어장치.
3. 제 1항에 있어서, 상기 프레임버퍼 제어부(170)는 기록클럭(write), 수직동기신호(V sync), 유효데이터(data valid)를 입력으로하여 제1 출력단(130a)으로 기록클록(write reset), 제2 출력단(130b)으로 기록리셋(write reset), 제3 출력단(130c)으로 기록인에이블(write enable)신호를 출력하는 기록부(130);

   리드클럭(read clk), 649/853의 유효데이터, 수직동기신호(V sync)를 입력으로하여 제1 출력단(140a)으로 리드클럭(read clk), 제2 출력단(140b)으로 리드리셋(read reset), 제3 출력단(140c)으로 리드인에이블(read enable) 신호를 출력하는 3072001/409440 카운터부(1140)로 구성된 것을 특징으로 하는 피디피 텔레비전의 동적램 인터페이스 장치에 있어서 프레임버퍼 제어장치.
4. 제 1항에 있어서, 프레임버퍼부(100)는 525H(102)의 주사선을 갖는 한 구간의 수직동기 신호내에 480H(101)에 해당하는 유효데이터를 기록하고, 상기 480H (101)의 유효데이터를 525H 구간동안 독취(103)하는 것을 특징으로 하는 피디피 텔레비전의 동적램 인터페이스 장치에 있어서 프레임버퍼 제어장치.

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