JPH11282437A - 液晶表示パネルのインタフェース装置 - Google Patents
液晶表示パネルのインタフェース装置Info
- Publication number
- JPH11282437A JPH11282437A JP10349092A JP34909298A JPH11282437A JP H11282437 A JPH11282437 A JP H11282437A JP 10349092 A JP10349092 A JP 10349092A JP 34909298 A JP34909298 A JP 34909298A JP H11282437 A JPH11282437 A JP H11282437A
- Authority
- JP
- Japan
- Prior art keywords
- pixel data
- stored
- signal
- rows
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3666—Control of matrices with row and column drivers using an active matrix with the matrix divided into sections
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0224—Details of interlacing
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/123—Frame memory handling using interleaving
Abstract
(57)【要約】
【課題】 メモリ容量を最適化させることによって，コ
スト低減が達成された液晶表示パネルのインタフェース
装置を提供する。 【解決手段】 Ｒ信号変換出力部に備えられた第１メモ
リ部１２０は，４つのフレームメモリＦＭ１，ＦＭ２，
ＦＭ３，ＦＭ４，および，４つのラインメモリＬＭ１
ａ，ＬＭ１ｂ，ＬＭ２ａ，ＬＭ２ｂから構成されてい
る。第１マルチプレクサ部１６０は，４つのマルチプレ
クサＭ１，Ｍ２，Ｍ３，Ｍ４から構成されている。フレ
ームメモリＦＭ１の第１行には，上側画面の第１行のデ
ータが第１画素から４つおきに入力される（画素データ
［１］，［５］，［９］・・・が順次書き込まれ
る。）。フレームメモリＦＭ１の第２行には，下側画面
の第１行のデータが第１画素から４つおきに入力される
（画素データ［Ａ］，［Ｅ］，［Ｉ］，・・・が順次書
き込まれる。）。
スト低減が達成された液晶表示パネルのインタフェース
装置を提供する。 【解決手段】 Ｒ信号変換出力部に備えられた第１メモ
リ部１２０は，４つのフレームメモリＦＭ１，ＦＭ２，
ＦＭ３，ＦＭ４，および，４つのラインメモリＬＭ１
ａ，ＬＭ１ｂ，ＬＭ２ａ，ＬＭ２ｂから構成されてい
る。第１マルチプレクサ部１６０は，４つのマルチプレ
クサＭ１，Ｍ２，Ｍ３，Ｍ４から構成されている。フレ
ームメモリＦＭ１の第１行には，上側画面の第１行のデ
ータが第１画素から４つおきに入力される（画素データ
［１］，［５］，［９］・・・が順次書き込まれ
る。）。フレームメモリＦＭ１の第２行には，下側画面
の第１行のデータが第１画素から４つおきに入力される
（画素データ［Ａ］，［Ｅ］，［Ｉ］，・・・が順次書
き込まれる。）。
Description
【０００１】
【発明の属する技術分野】本発明は，液晶表示パネルの
インタフェース装置に関するものである。
インタフェース装置に関するものである。
【０００２】
【従来の技術】近年，ディスプレイ装置の解像度は，ワ
ークステーション，パーソナルコンピュータの性能向上
に伴い，高まる傾向にある。液晶表示パネル（例えば，
ＴＦＴ−ＬＣＤ）の解像度を高めるためには，回路側か
らみれば，データクロックの周波数アップが要求され
る。
ークステーション，パーソナルコンピュータの性能向上
に伴い，高まる傾向にある。液晶表示パネル（例えば，
ＴＦＴ−ＬＣＤ）の解像度を高めるためには，回路側か
らみれば，データクロックの周波数アップが要求され
る。
【０００３】ところが，液晶表示パネルの特性またはド
ライバＩＣの特性等によって，データクロックの高周波
数化が制限されてしまっていた。このため，１クロック
毎にｎ画素を駆動する，いわゆるｎ画素／１クロック方
式，あるいは，画面上の２行を同時に走査する，いわゆ
るデュアルスキャン（ｄｕａｌ ｓｃａｎ）方式等を採
用するなど，データクロックの周波数を増加させないま
ま解像度を高める努力が続いてきた。
ライバＩＣの特性等によって，データクロックの高周波
数化が制限されてしまっていた。このため，１クロック
毎にｎ画素を駆動する，いわゆるｎ画素／１クロック方
式，あるいは，画面上の２行を同時に走査する，いわゆ
るデュアルスキャン（ｄｕａｌ ｓｃａｎ）方式等を採
用するなど，データクロックの周波数を増加させないま
ま解像度を高める努力が続いてきた。
【０００４】例えば，ＳＸＧＡ（Ｓｕｐｅｒ ｅＸｔｅ
ｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）の８色相液
晶表示パネル（解像度 １２８０ドット×１０２４ドッ
ト）の性能を最大限に引き出すためには，液晶表示パネ
ルのインタフェース装置において，応答速度１６０ＭＨ
ｚ以上，容量３．９Ｍバイト以上のフレームメモリを備
える必要があった。しかし，現在，ビデオ処理用のフレ
ームメモリの最大応答速度は，５０ＭＨｚに止まってい
る。
ｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）の８色相液
晶表示パネル（解像度 １２８０ドット×１０２４ドッ
ト）の性能を最大限に引き出すためには，液晶表示パネ
ルのインタフェース装置において，応答速度１６０ＭＨ
ｚ以上，容量３．９Ｍバイト以上のフレームメモリを備
える必要があった。しかし，現在，ビデオ処理用のフレ
ームメモリの最大応答速度は，５０ＭＨｚに止まってい
る。
【０００５】従来の液晶表示パネルのインタフェース装
置に備えられた赤色相（Ｒｅｄ）データにかかるメモリ
ブロックおよびマルチプレクサを図１に示す。
置に備えられた赤色相（Ｒｅｄ）データにかかるメモリ
ブロックおよびマルチプレクサを図１に示す。
【０００６】デュアルスキャン方式の液晶表示パネルの
場合，入力ビデオ信号（赤色相データ１，２，３，４）
は，フレームメモリ１１〜１８に格納される。そして，
格納されたデータは，画面上側の奇数画素信号ＵＯ−
Ｒ，画面上側の偶数画素信号ＵＥ−Ｒ，画面下側の奇数
画素信号ＬＯ−Ｒ，および画面下側の偶数画素信号ＬＥ
−Ｒに分離され出力される。これらの画面上側の奇数画
素信号ＵＯ−Ｒ，画面上側の偶数画素信号ＵＥ−Ｒ，画
面下側の奇数画素信号ＬＯ−Ｒ，および画面下側の偶数
画素信号ＬＥ−Ｒは，液晶表示パネル装置（図示せ
ず。）を駆動するドライブＩＣの応答速度，および，液
晶を十分に充電するために必要なゲートパルス幅（ｇａ
ｔｅ ｐｕｌｓｅ ｄｕｒａｔｉｏｎ）等を考慮して設
定され，液晶表示パネルに供給される。
場合，入力ビデオ信号（赤色相データ１，２，３，４）
は，フレームメモリ１１〜１８に格納される。そして，
格納されたデータは，画面上側の奇数画素信号ＵＯ−
Ｒ，画面上側の偶数画素信号ＵＥ−Ｒ，画面下側の奇数
画素信号ＬＯ−Ｒ，および画面下側の偶数画素信号ＬＥ
−Ｒに分離され出力される。これらの画面上側の奇数画
素信号ＵＯ−Ｒ，画面上側の偶数画素信号ＵＥ−Ｒ，画
面下側の奇数画素信号ＬＯ−Ｒ，および画面下側の偶数
画素信号ＬＥ−Ｒは，液晶表示パネル装置（図示せ
ず。）を駆動するドライブＩＣの応答速度，および，液
晶を十分に充電するために必要なゲートパルス幅（ｇａ
ｔｅ ｐｕｌｓｅ ｄｕｒａｔｉｏｎ）等を考慮して設
定され，液晶表示パネルに供給される。
【０００７】図１に示したように，従来のインタフェー
ス装置を用いて，ビデオ信号を４分割し，デュアルスキ
ャン方式による８色相データを処理するためには，次式
の通り，２４個のフレームメモリが必要となる。
ス装置を用いて，ビデオ信号を４分割し，デュアルスキ
ャン方式による８色相データを処理するためには，次式
の通り，２４個のフレームメモリが必要となる。
【０００８】４（分割数）×２（デュアルスキャン）×
３（ＲＧＢ）＝２４
３（ＲＧＢ）＝２４
【０００９】そして，各フレームメモリは，約１６７Ｋ
バイトの容量が必要となる。
バイトの容量が必要となる。
【００１０】
【発明が解決しようとする課題】しかしながら，一般的
に流通しているフレームメモリの容量は，１３０Ｋバイ
ト，２６０Ｋバイト，３３０Ｋバイト，または５２０Ｋ
バイトである。このため，３．９Ｍバイトの容量を確保
するため，２６０Ｋバイトのフレームメモリを２４個使
用すると，約２．４Ｍバイトのメモリ容量の損失が生じ
てしまう。
に流通しているフレームメモリの容量は，１３０Ｋバイ
ト，２６０Ｋバイト，３３０Ｋバイト，または５２０Ｋ
バイトである。このため，３．９Ｍバイトの容量を確保
するため，２６０Ｋバイトのフレームメモリを２４個使
用すると，約２．４Ｍバイトのメモリ容量の損失が生じ
てしまう。
【００１１】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，メモリ容量を最適化さ
せることによって，コスト低減が達成された液晶表示パ
ネルのインタフェース装置を提供することにある。
されたものであり，その目的は，メモリ容量を最適化さ
せることによって，コスト低減が達成された液晶表示パ
ネルのインタフェース装置を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に，ビデオ信号に基づき，所定の映像を液晶表示パネル
に表示させる液晶表示パネルのインタフェース装置が提
供される。そして，この液晶表示パネルのインタフェー
ス装置は，請求項１に記載のように，ビデオ信号を同期
信号，および，ｍ行×ｎ列の画素データから成るＲＧＢ
信号に分離して出力するビデオ信号入力部と，ビデオ入
力部からの同期信号に基づいて，第１クロック信号，第
２クロック信号，および第２クロック信号の周波数の１
／２の周波数を有する第３クロック信号を生成し出力す
る制御部と，第１クロック信号に基づき，ビデオ信号入
力部からのＲ（Ｒｅｄ）信号を４分割して格納し，第２
クロック信号に基づき，Ｒ信号における第１行から第ｍ
行までの中から２つの行を選択し，選択された２つの行
において一の列に位置する２つの画素データを出力する
とともに，２つの行において他の列に位置する他の２つ
の画素データを出力するＲ信号変換出力部と，第１クロ
ック信号に基づき，ビデオ信号入力部からのＧ（Ｇｒｅ
ｅｎ）信号を４分割して格納し，第２クロック信号に基
づき，Ｇ信号における第１行から第ｍ行までの中から２
つの行を選択し，選択された２つの行において一の列に
位置する２つの画素データを出力するとともに，２つの
行において他の列に位置する他の２つの画素データを出
力するＧ信号変換出力部と，第１クロック信号に基づ
き，ビデオ信号入力部からのＢ（Ｂｌｕｅ）信号を４分
割して格納し，第２クロック信号に基づき，Ｂ信号にお
ける第１行から第ｍ行までの中から２つの行を選択し，
選択された２つの行において一の列に位置する２つの画
素データを出力するとともに，２つの行において他の列
に位置する他の２つの画素データを出力するＢ信号変換
出力部と，Ｒ信号変換出力部，Ｇ信号変換出力部，およ
びＢ信号変換出力部から出力された画素データを液晶表
示パネルにおける所定の座標に表示させる液晶表示パネ
ル駆動部と，を備えたことを特徴としている。
に，ビデオ信号に基づき，所定の映像を液晶表示パネル
に表示させる液晶表示パネルのインタフェース装置が提
供される。そして，この液晶表示パネルのインタフェー
ス装置は，請求項１に記載のように，ビデオ信号を同期
信号，および，ｍ行×ｎ列の画素データから成るＲＧＢ
信号に分離して出力するビデオ信号入力部と，ビデオ入
力部からの同期信号に基づいて，第１クロック信号，第
２クロック信号，および第２クロック信号の周波数の１
／２の周波数を有する第３クロック信号を生成し出力す
る制御部と，第１クロック信号に基づき，ビデオ信号入
力部からのＲ（Ｒｅｄ）信号を４分割して格納し，第２
クロック信号に基づき，Ｒ信号における第１行から第ｍ
行までの中から２つの行を選択し，選択された２つの行
において一の列に位置する２つの画素データを出力する
とともに，２つの行において他の列に位置する他の２つ
の画素データを出力するＲ信号変換出力部と，第１クロ
ック信号に基づき，ビデオ信号入力部からのＧ（Ｇｒｅ
ｅｎ）信号を４分割して格納し，第２クロック信号に基
づき，Ｇ信号における第１行から第ｍ行までの中から２
つの行を選択し，選択された２つの行において一の列に
位置する２つの画素データを出力するとともに，２つの
行において他の列に位置する他の２つの画素データを出
力するＧ信号変換出力部と，第１クロック信号に基づ
き，ビデオ信号入力部からのＢ（Ｂｌｕｅ）信号を４分
割して格納し，第２クロック信号に基づき，Ｂ信号にお
ける第１行から第ｍ行までの中から２つの行を選択し，
選択された２つの行において一の列に位置する２つの画
素データを出力するとともに，２つの行において他の列
に位置する他の２つの画素データを出力するＢ信号変換
出力部と，Ｒ信号変換出力部，Ｇ信号変換出力部，およ
びＢ信号変換出力部から出力された画素データを液晶表
示パネルにおける所定の座標に表示させる液晶表示パネ
ル駆動部と，を備えたことを特徴としている。
【００１３】請求項２に記載のように，Ｒ信号変換出力
部，Ｇ信号変換出力部，およびＢ信号変換出力部は，ｍ
行×ｎ／４列のデータ貯蔵セルを備え，ビデオ信号入力
部から出力されるｍ×ｎ個の画素データを４分割して得
られる第１画素データ群を格納する第１フレームメモリ
と，ｍ行×ｎ／４列のデータ貯蔵セルを備え，ビデオ信
号入力部から出力されるｍ×ｎ個の画素データを４分割
して得られる第２画素データ群を格納する第２フレーム
メモリと，ｍ行×ｎ／４列のデータ貯蔵セルを備え，ビ
デオ信号入力部から出力されるｍ×ｎ個の画素データを
４分割して得られる第３画素データ群を格納する第３フ
レームメモリと，ｍ行×ｎ／４列のデータ貯蔵セルを備
え，ビデオ信号入力部から出力されるｍ×ｎ個の画素デ
ータを４分割して得られる第４画素データ群を格納する
第４フレームメモリと，第１フレームメモリに格納され
ているｍ行×ｎ／４列の第１画素データ群の中で，奇数
行に格納されている画素データを第２クロック信号に基
づいて格納し，格納した画素データを第３クロック信号
に基づいて出力する第１ラインメモリと，第２フレーム
メモリに格納されているｍ行×ｎ／４列の第２画素デー
タ群の中で，奇数行に格納されている画素データを第２
クロック信号に基づいて格納し，格納した画素データを
第３クロック信号に基づいて出力する第２ラインメモリ
と，第３フレームメモリに格納されているｍ行×ｎ／４
列の第３画素データ群の中で，奇数行に格納されている
画素データを第２クロック信号に基づいて格納し，格納
した画素データを第３クロック信号に基づいて出力する
第３ラインメモリと，第４フレームメモリに格納されて
いるｍ行×ｎ／４列の第４画素データ群の中で，奇数行
に格納されている画素データを第２クロック信号に基づ
いて格納し，格納した画素データを第３クロック信号に
基づいて出力する第４ラインメモリと，第１ラインメモ
リに格納されている画素データ，または，第３ラインメ
モリに格納されている画素データを第２クロック信号に
基づいて選択的に出力する第１マルチプレクサと，第２
ラインメモリに格納されている画素データ，または，第
４ラインメモリに格納されている画素データを第２クロ
ック信号に基づいて選択的に出力する第２マルチプレク
サと，第１フレームメモリに格納されているｍ行×ｎ／
４列の第１画素データ群の中で，偶数行に格納されてる
画素データ，または，第３フレームメモリに格納されて
いるｍ行×ｎ／４列の第３画素データ群の中で，偶数行
に格納されてる画素データを第２クロック信号に基づい
て選択的に出力する第３マルチプレクサと，第２フレー
ムメモリに格納されているｍ行×ｎ／４列の第２画素デ
ータ群の中で，偶数行に格納されてる画素データ，また
は，第４フレームメモリに格納されているｍ行×ｎ／４
列の第４画素データ群の中で，偶数行に格納されてる画
素データを第２クロック信号に基づいて選択的に出力す
る第４マルチプレクサとを備えることが好ましい。
部，Ｇ信号変換出力部，およびＢ信号変換出力部は，ｍ
行×ｎ／４列のデータ貯蔵セルを備え，ビデオ信号入力
部から出力されるｍ×ｎ個の画素データを４分割して得
られる第１画素データ群を格納する第１フレームメモリ
と，ｍ行×ｎ／４列のデータ貯蔵セルを備え，ビデオ信
号入力部から出力されるｍ×ｎ個の画素データを４分割
して得られる第２画素データ群を格納する第２フレーム
メモリと，ｍ行×ｎ／４列のデータ貯蔵セルを備え，ビ
デオ信号入力部から出力されるｍ×ｎ個の画素データを
４分割して得られる第３画素データ群を格納する第３フ
レームメモリと，ｍ行×ｎ／４列のデータ貯蔵セルを備
え，ビデオ信号入力部から出力されるｍ×ｎ個の画素デ
ータを４分割して得られる第４画素データ群を格納する
第４フレームメモリと，第１フレームメモリに格納され
ているｍ行×ｎ／４列の第１画素データ群の中で，奇数
行に格納されている画素データを第２クロック信号に基
づいて格納し，格納した画素データを第３クロック信号
に基づいて出力する第１ラインメモリと，第２フレーム
メモリに格納されているｍ行×ｎ／４列の第２画素デー
タ群の中で，奇数行に格納されている画素データを第２
クロック信号に基づいて格納し，格納した画素データを
第３クロック信号に基づいて出力する第２ラインメモリ
と，第３フレームメモリに格納されているｍ行×ｎ／４
列の第３画素データ群の中で，奇数行に格納されている
画素データを第２クロック信号に基づいて格納し，格納
した画素データを第３クロック信号に基づいて出力する
第３ラインメモリと，第４フレームメモリに格納されて
いるｍ行×ｎ／４列の第４画素データ群の中で，奇数行
に格納されている画素データを第２クロック信号に基づ
いて格納し，格納した画素データを第３クロック信号に
基づいて出力する第４ラインメモリと，第１ラインメモ
リに格納されている画素データ，または，第３ラインメ
モリに格納されている画素データを第２クロック信号に
基づいて選択的に出力する第１マルチプレクサと，第２
ラインメモリに格納されている画素データ，または，第
４ラインメモリに格納されている画素データを第２クロ
ック信号に基づいて選択的に出力する第２マルチプレク
サと，第１フレームメモリに格納されているｍ行×ｎ／
４列の第１画素データ群の中で，偶数行に格納されてる
画素データ，または，第３フレームメモリに格納されて
いるｍ行×ｎ／４列の第３画素データ群の中で，偶数行
に格納されてる画素データを第２クロック信号に基づい
て選択的に出力する第３マルチプレクサと，第２フレー
ムメモリに格納されているｍ行×ｎ／４列の第２画素デ
ータ群の中で，偶数行に格納されてる画素データ，また
は，第４フレームメモリに格納されているｍ行×ｎ／４
列の第４画素データ群の中で，偶数行に格納されてる画
素データを第２クロック信号に基づいて選択的に出力す
る第４マルチプレクサとを備えることが好ましい。
【００１４】そして，請求項３に記載のように，ＲＧＢ
信号の解像度は６４０×５１２ドットであり，第１クロ
ック信号の周波数は６〜４０ＭＨｚであり，第２クロッ
ク信号の周波数は３０ＭＨｚであり，第３クロック信号
の周波数は１５ＭＨｚであることが好ましい。
信号の解像度は６４０×５１２ドットであり，第１クロ
ック信号の周波数は６〜４０ＭＨｚであり，第２クロッ
ク信号の周波数は３０ＭＨｚであり，第３クロック信号
の周波数は１５ＭＨｚであることが好ましい。
【００１５】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる液晶表示パネルのインタフェース装置の
好適な実施の形態について詳細に説明する。なお，以下
の説明および添付された図面において，略同一の機能お
よび構成を有する構成要素については，同一符号を付す
ることによって重複説明を省略する。
本発明にかかる液晶表示パネルのインタフェース装置の
好適な実施の形態について詳細に説明する。なお，以下
の説明および添付された図面において，略同一の機能お
よび構成を有する構成要素については，同一符号を付す
ることによって重複説明を省略する。
【００１６】本発明の実施の形態にかかる液晶表示パネ
ルのインタフェース装置は，図２に示すように，ビデオ
信号入力部１１０，Ｒ（Ｒｅｄ）信号変換出力部２１０
Ｒ，Ｇ（Ｇｒｅｅｎ）信号変換出力部２１０Ｇ，Ｂ（Ｂ
ｌｕｅ）信号変換出力部２１０Ｂ，制御部１５０，およ
びＬＣＤ駆動部１９０を備えるものであり，所定の装置
（図示せず。）からのビデオ信号Ｖ−ｉｎに基づき，Ｌ
ＣＤパネル２００に所定の画像を表示させるものであ
る。
ルのインタフェース装置は，図２に示すように，ビデオ
信号入力部１１０，Ｒ（Ｒｅｄ）信号変換出力部２１０
Ｒ，Ｇ（Ｇｒｅｅｎ）信号変換出力部２１０Ｇ，Ｂ（Ｂ
ｌｕｅ）信号変換出力部２１０Ｂ，制御部１５０，およ
びＬＣＤ駆動部１９０を備えるものであり，所定の装置
（図示せず。）からのビデオ信号Ｖ−ｉｎに基づき，Ｌ
ＣＤパネル２００に所定の画像を表示させるものであ
る。
【００１７】Ｒ信号変換出力部２１０Ｒは，第１メモリ
部１２０および第１マルチプレクサ（ｍｕｌｔｉｐｌｅ
ｘｅｒ）部１６０から構成されており，Ｇ信号変換出力
部２１０Ｇは，第２メモリ部１３０および第２マルチプ
レクサ部１７０から構成されており，Ｂ信号変換出力部
２１０Ｂは，第３メモリ部１４０および第３マルチプレ
クサ部１８０から構成されている。
部１２０および第１マルチプレクサ（ｍｕｌｔｉｐｌｅ
ｘｅｒ）部１６０から構成されており，Ｇ信号変換出力
部２１０Ｇは，第２メモリ部１３０および第２マルチプ
レクサ部１７０から構成されており，Ｂ信号変換出力部
２１０Ｂは，第３メモリ部１４０および第３マルチプレ
クサ部１８０から構成されている。
【００１８】Ｒ信号変換出力部２１０Ｒ，Ｇ信号変換出
力部２１０Ｇ，およびＢ信号変換出力部２１０Ｂは，相
互に略同一の構成を有するものである。すなわち，第１
メモリ部１２０，第２メモリ部１３０，および第３メモ
リ部は，相互に略同一の構成を有するものであり，第１
マルチプレクサ部１６０，第２マルチプレクサ部１７
０，および第３マルチプレクサ部１８０は，相互に略同
一の回路構成を有するものである。以下，Ｒ信号変換出
力部２１０Ｒを代表的に説明する。
力部２１０Ｇ，およびＢ信号変換出力部２１０Ｂは，相
互に略同一の構成を有するものである。すなわち，第１
メモリ部１２０，第２メモリ部１３０，および第３メモ
リ部は，相互に略同一の構成を有するものであり，第１
マルチプレクサ部１６０，第２マルチプレクサ部１７
０，および第３マルチプレクサ部１８０は，相互に略同
一の回路構成を有するものである。以下，Ｒ信号変換出
力部２１０Ｒを代表的に説明する。
【００１９】図３に示すように，第１メモリ部１２０
は，４つのフレームメモリＦＭ１，ＦＭ２，ＦＭ３，Ｆ
Ｍ４，および，４つのラインメモリＬＭ１ａ，ＬＭ１
ｂ，ＬＭ２ａ，ＬＭ２ｂを備えている。第１マルチプレ
クサ部１６０は，４つのマルチプレクサＭ１，Ｍ２，Ｍ
３，Ｍ４によって構成されている。
は，４つのフレームメモリＦＭ１，ＦＭ２，ＦＭ３，Ｆ
Ｍ４，および，４つのラインメモリＬＭ１ａ，ＬＭ１
ｂ，ＬＭ２ａ，ＬＭ２ｂを備えている。第１マルチプレ
クサ部１６０は，４つのマルチプレクサＭ１，Ｍ２，Ｍ
３，Ｍ４によって構成されている。
【００２０】図２に示すように，ビデオ信号入力部１１
０は，入力されたビデオ信号Ｖ−ｉｎに基づき，赤色信
号Ｒ，緑色信号Ｇ，青色信号Ｂの色相信号，および，同
期信号ｓｙｎｃを出力する。
０は，入力されたビデオ信号Ｖ−ｉｎに基づき，赤色信
号Ｒ，緑色信号Ｇ，青色信号Ｂの色相信号，および，同
期信号ｓｙｎｃを出力する。
【００２１】ビデオ信号入力部１１０から出力された赤
色信号Ｒは，Ｒ信号変換出力部２１０Ｒに備えられた第
１メモリ部１２０に入力されて処理された後，第１マル
チプレクサ部１６０に入力される。ビデオ信号入力部１
１０から出力された緑色信号Ｇは，Ｇ信号変換出力部２
１０Ｇに備えられた第２メモリ部１３０に入力されて処
理された後，第２マルチプレクサ部１７０に入力され
る。ビデオ信号入力部１１０から出力された青色信号Ｂ
は，Ｂ信号変換出力部２１０Ｂに備えられた第３メモリ
部１４０に入力されて処理された後，第３マルチプレク
サ部１８０に入力される。
色信号Ｒは，Ｒ信号変換出力部２１０Ｒに備えられた第
１メモリ部１２０に入力されて処理された後，第１マル
チプレクサ部１６０に入力される。ビデオ信号入力部１
１０から出力された緑色信号Ｇは，Ｇ信号変換出力部２
１０Ｇに備えられた第２メモリ部１３０に入力されて処
理された後，第２マルチプレクサ部１７０に入力され
る。ビデオ信号入力部１１０から出力された青色信号Ｂ
は，Ｂ信号変換出力部２１０Ｂに備えられた第３メモリ
部１４０に入力されて処理された後，第３マルチプレク
サ部１８０に入力される。
【００２２】また，第１メモリ部１２０，第２メモリ部
１３０，および第３メモリ部１４０は，制御部１５０か
ら出力される第１クロック信号としての書き込みクロッ
ク信号ｆｉ，第２クロック信号としての読み出しクロッ
ク信号ｆｏ，および第３クロック信号としての読み出し
クロック信号ｆｔが入力される。なお，読み出しクロッ
ク信号ｆｔの周波数は，読み出しクロック信号ｆｏの周
波数の１／２とされている。
１３０，および第３メモリ部１４０は，制御部１５０か
ら出力される第１クロック信号としての書き込みクロッ
ク信号ｆｉ，第２クロック信号としての読み出しクロッ
ク信号ｆｏ，および第３クロック信号としての読み出し
クロック信号ｆｔが入力される。なお，読み出しクロッ
ク信号ｆｔの周波数は，読み出しクロック信号ｆｏの周
波数の１／２とされている。
【００２３】第１マルチプレクサ部１６０は，画面上側
の奇数画素信号ＵＯ−Ｒ，画面上側の偶数画素信号ＵＥ
−Ｒ，画面下側の奇数画素信号ＬＯ−Ｒ，および画面下
側の偶数画素信号ＬＥ−ＲをＬＣＤ駆動部１９０に対し
て供給する。同様に，第２マルチプレクサ部１７０は，
画面上側の奇数画素信号ＵＯ−Ｇ，画面上側の偶数画素
信号ＵＥ−Ｇ，画面下側の奇数画素信号ＬＯ−Ｇ，およ
び画面下側の偶数画素信号ＬＥ−ＧをＬＣＤ駆動部１９
０に対して供給する。第３マルチプレクサ部１８０は，
画面上側の奇数画素信号ＵＯ−Ｂ，画面上側の偶数画素
信号ＵＥ−Ｂ，画面下側の奇数画素信号ＬＯ−Ｂ，およ
び画面下側の偶数画素信号ＬＥ−ＢをＬＣＤ駆動部１９
０に対して供給する。
の奇数画素信号ＵＯ−Ｒ，画面上側の偶数画素信号ＵＥ
−Ｒ，画面下側の奇数画素信号ＬＯ−Ｒ，および画面下
側の偶数画素信号ＬＥ−ＲをＬＣＤ駆動部１９０に対し
て供給する。同様に，第２マルチプレクサ部１７０は，
画面上側の奇数画素信号ＵＯ−Ｇ，画面上側の偶数画素
信号ＵＥ−Ｇ，画面下側の奇数画素信号ＬＯ−Ｇ，およ
び画面下側の偶数画素信号ＬＥ−ＧをＬＣＤ駆動部１９
０に対して供給する。第３マルチプレクサ部１８０は，
画面上側の奇数画素信号ＵＯ−Ｂ，画面上側の偶数画素
信号ＵＥ−Ｂ，画面下側の奇数画素信号ＬＯ−Ｂ，およ
び画面下側の偶数画素信号ＬＥ−ＢをＬＣＤ駆動部１９
０に対して供給する。
【００２４】ＬＣＤ駆動部１９０は，画面上側の奇数画
素信号ＵＯ−Ｒ，ＵＯ−Ｇ，ＵＯ−Ｂ，画面上側の偶数
画素信号ＵＥ−Ｒ，ＵＥ−Ｇ，ＵＥ−Ｂ，画面下側の奇
数画素信号ＬＯ−Ｒ，ＬＯ−Ｇ，ＬＯ−Ｂ，および画面
下側の偶数画素信号ＬＥ−Ｒ，ＬＥ−Ｇ，ＬＥ−Ｂに基
づきＬＣＤパネル２００を駆動させる。
素信号ＵＯ−Ｒ，ＵＯ−Ｇ，ＵＯ−Ｂ，画面上側の偶数
画素信号ＵＥ−Ｒ，ＵＥ−Ｇ，ＵＥ−Ｂ，画面下側の奇
数画素信号ＬＯ−Ｒ，ＬＯ−Ｇ，ＬＯ−Ｂ，および画面
下側の偶数画素信号ＬＥ−Ｒ，ＬＥ−Ｇ，ＬＥ−Ｂに基
づきＬＣＤパネル２００を駆動させる。
【００２５】第１メモリ部１２０，第２メモリ部１３
０，第３メモリ部１４０に入力されている書き込みクロ
ックｆｉの周波数は，制御部１５０において，６（≒２
５／４）〜４０（＝１６０／４）ＭＨｚに調節可能とさ
れており，多様なビデオ形式，ビデオ周波数に対応する
マルチスキャン（ｍｕｌｔｉ−ｓｃａｎ）機能が実現さ
れている。
０，第３メモリ部１４０に入力されている書き込みクロ
ックｆｉの周波数は，制御部１５０において，６（≒２
５／４）〜４０（＝１６０／４）ＭＨｚに調節可能とさ
れており，多様なビデオ形式，ビデオ周波数に対応する
マルチスキャン（ｍｕｌｔｉ−ｓｃａｎ）機能が実現さ
れている。
【００２６】２５／４〜１６０／４ＭＨｚの周波数のビ
デオ信号を処理するためには，フレームメモリへの書き
込み周波数は，４０ＭＨｚ以上が要求される。
デオ信号を処理するためには，フレームメモリへの書き
込み周波数は，４０ＭＨｚ以上が要求される。
【００２７】そして，第１マルチプレクサ部１６０，第
２マルチプレクサ部１７０，第３マルチプレクサ部１８
０から出力される各画素信号のクロック周波数（＝読み
出しクロック信号ｆｏ）は，例えば以下のように３０Ｍ
Ｈｚとされる。すなわち，液晶表示パネルの場合，約５
５〜６０Ｈｚの垂直周波数において最高の画質を得るた
め，所定の周波数（垂直周波数＝約６０Ｈｚ，データク
ロック周波数＝１２０ＭＨｚ）のビデオデータに変換す
る必要がある。ここで，１２０ＭＨｚのデータクロック
周波数は，２画素／１クロックの機能によって２分割さ
れ，さらに，デュアルスキャン機能によって２分割され
て，結果的に３０ＭＨｚとされる。
２マルチプレクサ部１７０，第３マルチプレクサ部１８
０から出力される各画素信号のクロック周波数（＝読み
出しクロック信号ｆｏ）は，例えば以下のように３０Ｍ
Ｈｚとされる。すなわち，液晶表示パネルの場合，約５
５〜６０Ｈｚの垂直周波数において最高の画質を得るた
め，所定の周波数（垂直周波数＝約６０Ｈｚ，データク
ロック周波数＝１２０ＭＨｚ）のビデオデータに変換す
る必要がある。ここで，１２０ＭＨｚのデータクロック
周波数は，２画素／１クロックの機能によって２分割さ
れ，さらに，デュアルスキャン機能によって２分割され
て，結果的に３０ＭＨｚとされる。
【００２８】第１，２，３メモリ部１２０，１３０，１
４０から第１，２，３マルチプレクサ部１６０，１７
０，１８０に直接伝送されるデータの周波数（＝読み出
しクロック信号ｆｔの周波数＝読み出しクロック信号ｆ
ｏの周波数／２）は，例えば，１５ＭＨｚであり，フレ
ームメモリからラインメモリに直接伝送されるデータの
クロックは，例えば３０ＭＨｚで伝送される。
４０から第１，２，３マルチプレクサ部１６０，１７
０，１８０に直接伝送されるデータの周波数（＝読み出
しクロック信号ｆｔの周波数＝読み出しクロック信号ｆ
ｏの周波数／２）は，例えば，１５ＭＨｚであり，フレ
ームメモリからラインメモリに直接伝送されるデータの
クロックは，例えば３０ＭＨｚで伝送される。
【００２９】次に，図３を参照しながら，入力ビデオ信
号ＶＩによる画素データの伝送フォーマットおよび出力
について説明する。
号ＶＩによる画素データの伝送フォーマットおよび出力
について説明する。
【００３０】入力ビデオ信号ＶＩは，ｍ行（ｃｏｌｕｍ
ｎ）とｎ列（ｒｏｗ）で入力される。このように構成さ
れた画面において，第１行から第ｍ／２行までの画面を
上側画面，（ｍ／２）＋１行からｍ行までの画面を下側
画面と定義する。
ｎ）とｎ列（ｒｏｗ）で入力される。このように構成さ
れた画面において，第１行から第ｍ／２行までの画面を
上側画面，（ｍ／２）＋１行からｍ行までの画面を下側
画面と定義する。
【００３１】フレームメモリＦＭ１の第１行には，上側
画面の第１行のデータが第１画素から４つおきに入力さ
れる。すなわち，画素データ［１］，［５］，［９］，
・・・が順次書き込まれる。フレームメモリＦＭ１の第
２行には，下側画面の第１行のデータが第１画素から４
つおきに入力される。すなわち，画素データ［Ａ］，
［Ｅ］，［Ｉ］，・・・が順次書き込まれる。このよう
にフレームメモリＦＭ１の各行には，順番に上側画面，
下側画面の行データが４つおきに入力される。
画面の第１行のデータが第１画素から４つおきに入力さ
れる。すなわち，画素データ［１］，［５］，［９］，
・・・が順次書き込まれる。フレームメモリＦＭ１の第
２行には，下側画面の第１行のデータが第１画素から４
つおきに入力される。すなわち，画素データ［Ａ］，
［Ｅ］，［Ｉ］，・・・が順次書き込まれる。このよう
にフレームメモリＦＭ１の各行には，順番に上側画面，
下側画面の行データが４つおきに入力される。
【００３２】フレームメモリＦＭ２の第１行には，上側
画面の第１行のデータが第２画素から４つおきに入力さ
れる。すなわち，画素データ［２］，［６］，［１
０］，・・・が順次書き込まれる。フレームメモリＦＭ
２の第２行には，下側画面の第１行のデータが第２画素
から４つおきに入力される。すなわち，画素データ
［Ｂ］，［Ｆ］，［Ｊ］，・・・が順次書き込まれる。
このように，フレームメモリＦＭ２の各行には，順番に
上側画面，下側画面の行データが４つおきに入力され
る。
画面の第１行のデータが第２画素から４つおきに入力さ
れる。すなわち，画素データ［２］，［６］，［１
０］，・・・が順次書き込まれる。フレームメモリＦＭ
２の第２行には，下側画面の第１行のデータが第２画素
から４つおきに入力される。すなわち，画素データ
［Ｂ］，［Ｆ］，［Ｊ］，・・・が順次書き込まれる。
このように，フレームメモリＦＭ２の各行には，順番に
上側画面，下側画面の行データが４つおきに入力され
る。
【００３３】続いて，フレームメモリＦＭ３およびフレ
ームメモリＦＭ４は，フレームメモリＦＭ１およびフレ
ームメモリＦＭ２と同様に，所定の画素データが格納さ
れる。
ームメモリＦＭ４は，フレームメモリＦＭ１およびフレ
ームメモリＦＭ２と同様に，所定の画素データが格納さ
れる。
【００３４】なお，各フレームメモリＦＭ１〜ＦＭ４
は，ｊ行×ｋ列で構成されている。そして，例えば，入
力ビデオ信号ＶＩの解像度が６４０×５１２である場合
には，各フレームメモリＦＭ１〜ＦＭ４は，１６０×５
１２個のセルを備える必要がある。
は，ｊ行×ｋ列で構成されている。そして，例えば，入
力ビデオ信号ＶＩの解像度が６４０×５１２である場合
には，各フレームメモリＦＭ１〜ＦＭ４は，１６０×５
１２個のセルを備える必要がある。
【００３５】フレームメモリＦＭ１の奇数行に格納され
た画素データ［１］，［５］，［９］，・・・は，ライ
ンメモリＬＭ１ａに一旦格納され，マルチプレクサＭ１
に伝送される。フレームメモリＦＭ１の偶数行に格納さ
れた画素データ［Ａ］，［Ｅ］，［Ｉ］，・・・は，直
接，マルチプレクサＭ３に伝送される。
た画素データ［１］，［５］，［９］，・・・は，ライ
ンメモリＬＭ１ａに一旦格納され，マルチプレクサＭ１
に伝送される。フレームメモリＦＭ１の偶数行に格納さ
れた画素データ［Ａ］，［Ｅ］，［Ｉ］，・・・は，直
接，マルチプレクサＭ３に伝送される。
【００３６】フレームメモリＦＭ２の奇数行に格納され
た画素データ［２］，［６］，［１０］，・・・は，ラ
インメモリＬＭ１ｂに一旦格納され，マルチプレクサＭ
２に伝送される。フレームメモリＦＭ２の偶数行に格納
された画素データ［Ｂ］，［Ｆ］，［Ｊ］，・・・は，
直接，マルチプレクサＭ４に伝送される。
た画素データ［２］，［６］，［１０］，・・・は，ラ
インメモリＬＭ１ｂに一旦格納され，マルチプレクサＭ
２に伝送される。フレームメモリＦＭ２の偶数行に格納
された画素データ［Ｂ］，［Ｆ］，［Ｊ］，・・・は，
直接，マルチプレクサＭ４に伝送される。
【００３７】フレームメモリＦＭ３の奇数行に格納され
た画素データ［３］，［７］，［１１］，・・・は，ラ
インメモリＬＭ２ａに一旦格納され，マルチプレクサＭ
１に伝送される。フレームメモリＦＭ３の偶数行に格納
された画素データ［Ｃ］，［Ｇ］，［Ｋ］，・・・は，
直接，マルチプレクサＭ３に伝送される。
た画素データ［３］，［７］，［１１］，・・・は，ラ
インメモリＬＭ２ａに一旦格納され，マルチプレクサＭ
１に伝送される。フレームメモリＦＭ３の偶数行に格納
された画素データ［Ｃ］，［Ｇ］，［Ｋ］，・・・は，
直接，マルチプレクサＭ３に伝送される。
【００３８】フレームメモリＦＭ４の奇数行に格納され
た画素データ［４］，［８］，［１２］，・・・は，ラ
インメモリＬＭ２ｂに一旦格納され，マルチプレクサＭ
２に伝送される。フレームメモリＦＭ４の偶数行に格納
された画素データ［Ｄ］，［Ｈ］，［Ｌ］，・・・は，
直接，マルチプレクサＭ４に伝送される。
た画素データ［４］，［８］，［１２］，・・・は，ラ
インメモリＬＭ２ｂに一旦格納され，マルチプレクサＭ
２に伝送される。フレームメモリＦＭ４の偶数行に格納
された画素データ［Ｄ］，［Ｈ］，［Ｌ］，・・・は，
直接，マルチプレクサＭ４に伝送される。
【００３９】マルチプレクサＭ１は，ラインメモリＬＭ
１ａから伝送された画素データ［１］，［５］，
［９］，・・・とラインメモリＬＭ２ａから伝送された
画素データ［３］，［７］，［１１］，・・・をマルチ
プレクスし，画面上側の奇数画素信号ＵＯ−Ｒとして出
力する。
１ａから伝送された画素データ［１］，［５］，
［９］，・・・とラインメモリＬＭ２ａから伝送された
画素データ［３］，［７］，［１１］，・・・をマルチ
プレクスし，画面上側の奇数画素信号ＵＯ−Ｒとして出
力する。
【００４０】マルチプレクサＭ２は，ラインメモリＬＭ
１ｂから伝送された画素データ［２］，［６］，［１
０］，・・・とラインメモリＬＭ２ｂから伝送された
［４］，［８］，［１２］，・・・をマルチプレクス
し，画面上側の偶数画素信号ＵＥ−Ｒとして出力する。
１ｂから伝送された画素データ［２］，［６］，［１
０］，・・・とラインメモリＬＭ２ｂから伝送された
［４］，［８］，［１２］，・・・をマルチプレクス
し，画面上側の偶数画素信号ＵＥ−Ｒとして出力する。
【００４１】マルチプレクサＭ３は，フレームメモリＦ
Ｍ３から伝送された画素データ［Ｃ］，［Ｇ］，
［Ｋ］，・・・とフレームメモリＦＭ１から伝送された
［Ａ］，［Ｅ］，［Ｉ］，・・・をマルチプレクスし，
画面下側の奇数画素信号ＬＯ−Ｒとして出力する。
Ｍ３から伝送された画素データ［Ｃ］，［Ｇ］，
［Ｋ］，・・・とフレームメモリＦＭ１から伝送された
［Ａ］，［Ｅ］，［Ｉ］，・・・をマルチプレクスし，
画面下側の奇数画素信号ＬＯ−Ｒとして出力する。
【００４２】マルチプレクサＭ４は，フレームメモリＦ
Ｍ２から伝送された画素データ［Ｂ］，［Ｆ］，
［Ｊ］，・・・とフレームメモリＦＭ４から伝送された
［Ｄ］，［Ｈ］，［Ｌ］，・・・をマルチプレクスし，
画面下側の偶数画素信号ＬＥ−Ｒとして出力する。
Ｍ２から伝送された画素データ［Ｂ］，［Ｆ］，
［Ｊ］，・・・とフレームメモリＦＭ４から伝送された
［Ｄ］，［Ｈ］，［Ｌ］，・・・をマルチプレクスし，
画面下側の偶数画素信号ＬＥ−Ｒとして出力する。
【００４３】各ラインメモリＬＭ１ａ，ＬＭ１ｂ，ＬＭ
２ａ，ＬＭ２ｂ，および，各フレームメモリＦＭ１，Ｆ
Ｍ２，ＦＭ３，ＦＭ４からマルチプレクサＭ１に入力さ
れる各画素データが１バイトである場合，マルチプレク
サＭ１に入力される画素データは２バイトとなる。
２ａ，ＬＭ２ｂ，および，各フレームメモリＦＭ１，Ｆ
Ｍ２，ＦＭ３，ＦＭ４からマルチプレクサＭ１に入力さ
れる各画素データが１バイトである場合，マルチプレク
サＭ１に入力される画素データは２バイトとなる。
【００４４】そして，第１マルチプレクサ部１６０にお
いて，図３に示すように，マルチプレクサＭ１からは画
面上側の奇数画素データ，マルチプレクサＭ２からは画
面上側の偶数画素データ，マルチプレクサＭ３からは画
面上側の奇数画素データ，マルチプレクサＭ４からは画
面下側の偶数画素データが出力される。
いて，図３に示すように，マルチプレクサＭ１からは画
面上側の奇数画素データ，マルチプレクサＭ２からは画
面上側の偶数画素データ，マルチプレクサＭ３からは画
面上側の奇数画素データ，マルチプレクサＭ４からは画
面下側の偶数画素データが出力される。
【００４５】第１の時点では，画素［１］，［２］，
［Ａ］，［Ｂ］が同時に出力される。次の時点では，画
素［３］，［４］，［Ｃ］，［Ｄ］が同時に出力され
る。このように，画面上側における１ラインの２つの画
素データと画面下側における１ラインの２つの画素デー
タが同時に出力されることになる。
［Ａ］，［Ｂ］が同時に出力される。次の時点では，画
素［３］，［４］，［Ｃ］，［Ｄ］が同時に出力され
る。このように，画面上側における１ラインの２つの画
素データと画面下側における１ラインの２つの画素デー
タが同時に出力されることになる。
【００４６】図４の（ａ）に本発明の実施の形態にかか
る液晶表示パネルのインタフェース装置から出力される
出力ビデオ信号の一例を示す。かかる出力ビデオ信号の
解像度は，６４０×５１２ドットであり，水平信号のバ
ックポーチ（ｂａｃｋ ｐｏｒｃｈ）は，１００，水平
同期は，１２０，フロントポーチ（ｆｒｏｎｔ ｐｏｒ
ｃｈ）は，１００である。
る液晶表示パネルのインタフェース装置から出力される
出力ビデオ信号の一例を示す。かかる出力ビデオ信号の
解像度は，６４０×５１２ドットであり，水平信号のバ
ックポーチ（ｂａｃｋ ｐｏｒｃｈ）は，１００，水平
同期は，１２０，フロントポーチ（ｆｒｏｎｔ ｐｏｒ
ｃｈ）は，１００である。
【００４７】図４の（ｂ）は，水平信号のアクティブ期
間，ラインメモリのデータ書き込み期間ＬＭＷＰ，デー
タ読み出し期間ＬＭＲＰを示している。アクティブデー
タがない期間（以下，「非アクティブ期間」という。）
において，ラインメモリに対するデータ書き込みが行わ
れる。アクティブデータがある期間（以下，「アクティ
ブ期間」という。）において，ラインメモリからのデー
タ読み出し動作が行われる。なお，非アクティブ期間
は，周期Ｈの１／３であり，アクティブ期間は，周期Ｈ
の２／３である。
間，ラインメモリのデータ書き込み期間ＬＭＷＰ，デー
タ読み出し期間ＬＭＲＰを示している。アクティブデー
タがない期間（以下，「非アクティブ期間」という。）
において，ラインメモリに対するデータ書き込みが行わ
れる。アクティブデータがある期間（以下，「アクティ
ブ期間」という。）において，ラインメモリからのデー
タ読み出し動作が行われる。なお，非アクティブ期間
は，周期Ｈの１／３であり，アクティブ期間は，周期Ｈ
の２／３である。
【００４８】図５は，図３に示したフレームメモリの出
力，ラインメモリの出力，ＬＣＤデータの出力のタイミ
ングを示している。アクティブ期間において，フレーム
メモリからの出力動作Ｌ２，Ｌ４が行われ，非アクティ
ブ期間において，フレームメモリからラインメモリへの
書き込み動作Ｌ１，Ｌ３が行われる。
力，ラインメモリの出力，ＬＣＤデータの出力のタイミ
ングを示している。アクティブ期間において，フレーム
メモリからの出力動作Ｌ２，Ｌ４が行われ，非アクティ
ブ期間において，フレームメモリからラインメモリへの
書き込み動作Ｌ１，Ｌ３が行われる。
【００４９】図６は，図４に示した６４０×５１２モー
ドの出力ビデオ信号における同期期間のデータ伝送につ
いてのタイミングチャートである。
ドの出力ビデオ信号における同期期間のデータ伝送につ
いてのタイミングチャートである。
【００５０】アクティブ期間は，周期６４０Ｔである。
すなわち，アクティブ期間におけるクロックパルスｃｌ
ｋの数は，６４０となる。ここで，画面上側のデータに
おける奇数列と偶数列は，同時に出力される。同様に，
画面下側のデータにおける奇数列と偶数列も同時に出力
される。
すなわち，アクティブ期間におけるクロックパルスｃｌ
ｋの数は，６４０となる。ここで，画面上側のデータに
おける奇数列と偶数列は，同時に出力される。同様に，
画面下側のデータにおける奇数列と偶数列も同時に出力
される。
【００５１】ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂ
ｅ）等の電子走査線によるディスプレイ装置は，１フレ
ーム画像を走査した後，初期位置に戻るための，いわゆ
る帰線時間が必要となる。ＣＲＴの場合，画質特性のた
め一定のブランク時間（ｂｌａｎｋｉｎｇ ｔｉｍｅ）
が必要になる。これに対して，各画素が個々のトランジ
スタによって駆動されるＴＦＴ−ＬＣＤの場合，走査帰
線時間は不要となり，ブランク時間も任意に調節可能で
ある。
ｅ）等の電子走査線によるディスプレイ装置は，１フレ
ーム画像を走査した後，初期位置に戻るための，いわゆ
る帰線時間が必要となる。ＣＲＴの場合，画質特性のた
め一定のブランク時間（ｂｌａｎｋｉｎｇ ｔｉｍｅ）
が必要になる。これに対して，各画素が個々のトランジ
スタによって駆動されるＴＦＴ−ＬＣＤの場合，走査帰
線時間は不要となり，ブランク時間も任意に調節可能で
ある。
【００５２】本発明の実施の形態にかかる液晶表示パネ
ルのインタフェース装置によれば，ブランク時間を調節
することが可能である。さらに，ラインメモリＬＭ１
ａ，ＬＭ１ｂ，ＬＭ２ａ，ＬＭ２ｂを使用することによ
って，フレームメモリの容量および数量を最小化してコ
ストを低減させつつ，高解像度ＴＦＴ−ＬＣＤに対応可
能となる。
ルのインタフェース装置によれば，ブランク時間を調節
することが可能である。さらに，ラインメモリＬＭ１
ａ，ＬＭ１ｂ，ＬＭ２ａ，ＬＭ２ｂを使用することによ
って，フレームメモリの容量および数量を最小化してコ
ストを低減させつつ，高解像度ＴＦＴ−ＬＣＤに対応可
能となる。
【００５３】従来のキャッシュコントローラに対して，
本発明の実施の形態にかかる液晶表示パネルのインタフ
ェース装置によれば，ＴＦＴ−ＬＣＤへの入力ビデオ信
号は，図４，図６に示したように構成される。そして，
上側ビデオデータ（ｕｐｐｅｒ ｖｉｄｅｏ ｄａｔ
ａ）および下側ビデオデータ（ｌｏｗｅｒ ｖｉｄｅｏ
ｄａｔａ）が同時にデュアル走査方式のＴＦＴ−ＬＣＤ
に入力されることになる。
本発明の実施の形態にかかる液晶表示パネルのインタフ
ェース装置によれば，ＴＦＴ−ＬＣＤへの入力ビデオ信
号は，図４，図６に示したように構成される。そして，
上側ビデオデータ（ｕｐｐｅｒ ｖｉｄｅｏ ｄａｔ
ａ）および下側ビデオデータ（ｌｏｗｅｒ ｖｉｄｅｏ
ｄａｔａ）が同時にデュアル走査方式のＴＦＴ−ＬＣＤ
に入力されることになる。
【００５４】本発明の実施の形態にかかる液晶表示パネ
ルのインタフェース装置によれば，必要とされるフレー
ムメモリの数量および容量を効果的に減らすことが可能
となる。例えば，従来，高価なフレームメモリが１２個
必要であったところを安価なラインメモリ６個に代替す
ることが可能となる。すなわち，メモリの数量および容
量が最小化されるため，コストの大幅な低減に繋がる。
ルのインタフェース装置によれば，必要とされるフレー
ムメモリの数量および容量を効果的に減らすことが可能
となる。例えば，従来，高価なフレームメモリが１２個
必要であったところを安価なラインメモリ６個に代替す
ることが可能となる。すなわち，メモリの数量および容
量が最小化されるため，コストの大幅な低減に繋がる。
【００５５】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
【００５６】
【発明の効果】以上説明したように，本発明にかかる液
晶表示パネルのインタフェース装置は，フレームメモリ
とラインメモリが組み合わされて構成されているため，
メモリの数量および容量を最適化させることが可能とな
り，結果的にコストの低減に繋がる。
晶表示パネルのインタフェース装置は，フレームメモリ
とラインメモリが組み合わされて構成されているため，
メモリの数量および容量を最適化させることが可能とな
り，結果的にコストの低減に繋がる。
【図１】従来の液晶表示パネルのインタフェース装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の実施の形態にかかる液晶表示パネルの
インタフェース装置の構成を示すブロック図である。
インタフェース装置の構成を示すブロック図である。
【図３】図２の液晶表示パネルのインタフェース装置に
備えられた信号変換出力部の構成およびデータインタフ
ェース動作を示すブロック図である。
備えられた信号変換出力部の構成およびデータインタフ
ェース動作を示すブロック図である。
【図４】図２の液晶表示パネルのインタフェース装置か
ら出力される出力ビデオ信号の内容およびアクティブ時
間とラインメモリの書き込み動作時間の関係を示す説明
図である。
ら出力される出力ビデオ信号の内容およびアクティブ時
間とラインメモリの書き込み動作時間の関係を示す説明
図である。
【図５】図３のフレームメモリの出力，ラインメモリの
出力，およびＬＣＤデータの出力のタイミングを示すタ
イミングチャートである。
出力，およびＬＣＤデータの出力のタイミングを示すタ
イミングチャートである。
【図６】６４０×５１２モードにおける同期時間に対す
るデータ伝送関係を示したタイミングチャートである。
るデータ伝送関係を示したタイミングチャートである。
１１０ ビデオ信号入力部 １２０ 第１メモリ部 １３０ 第２メモリ部 １４０ 第３メモリ部 １５０ 制御部 １６０ 第１マルチプレクサ部 １７０ 第２マルチプレクサ部 １８０ 第３マルチプレクサ部 １９０ 駆動部 ２００ ＬＣＤパネル ＦＭ１〜ＦＭ４ フレームメモリ ＬＭ１ａ，ＬＭ１ｂ，ＬＭ２ａ，ＬＭ２ｂ ラインメ
モリ
モリ
Claims (3)
- 【請求項１】 ビデオ信号に基づき，所定の映像を液晶
表示パネルに表示させる液晶表示パネルのインタフェー
ス装置において：ビデオ信号を同期信号，および，ｍ行
×ｎ列の画素データから成るＲＧＢ信号に分離して出力
するビデオ信号入力部と；前記ビデオ入力部からの前記
同期信号に基づいて，第１クロック信号，第２クロック
信号，および前記第２クロック信号の周波数の１／２の
周波数を有する第３クロック信号を生成し出力する制御
部と；前記第１クロック信号に基づき，前記ビデオ信号
入力部からのＲ（Ｒｅｄ）信号を４分割して格納し，前
記第２クロック信号に基づき，前記Ｒ信号における第１
行から第ｍ行までの中から２つの行を選択し，選択され
た前記２つの行において一の列に位置する２つの画素デ
ータを出力するとともに，前記２つの行において他の列
に位置する他の２つの画素データを出力するＲ信号変換
出力部と；前記第１クロック信号に基づき，前記ビデオ
信号入力部からのＧ（Ｇｒｅｅｎ）信号を４分割して格
納し，前記第２クロック信号に基づき，前記Ｇ信号にお
ける第１行から第ｍ行までの中から２つの行を選択し，
選択された前記２つの行において一の列に位置する２つ
の画素データを出力するとともに，前記２つの行におい
て他の列に位置する他の２つの画素データを出力するＧ
信号変換出力部と；前記第１クロック信号に基づき，前
記ビデオ信号入力部からのＢ（Ｂｌｕｅ）信号を４分割
して格納し，前記第２クロック信号に基づき，前記Ｂ信
号における第１行から第ｍ行までの中から２つの行を選
択し，選択された前記２つの行において一の列に位置す
る２つの画素データを出力するとともに，前記２つの行
において他の列に位置する他の２つの画素データを出力
するＢ信号変換出力部と；前記Ｒ信号変換出力部，Ｇ信
号変換出力部，およびＢ信号変換出力部から出力された
画素データを液晶表示パネルにおける所定の座標に表示
させる液晶表示パネル駆動部と；を備えたことを特徴と
する液晶表示パネルのインタフェース装置。 - 【請求項２】 前記Ｒ信号変換出力部，前記Ｇ信号変換
出力部，および前記Ｂ信号変換出力部は：ｍ行×ｎ／４
列のデータ貯蔵セルを備え，前記ビデオ信号入力部から
出力されるｍ×ｎ個の画素データを４分割して得られる
第１画素データ群を格納する第１フレームメモリと；ｍ
行×ｎ／４列のデータ貯蔵セルを備え，前記ビデオ信号
入力部から出力されるｍ×ｎ個の画素データを４分割し
て得られる第２画素データ群を格納する第２フレームメ
モリと；ｍ行×ｎ／４列のデータ貯蔵セルを備え，前記
ビデオ信号入力部から出力されるｍ×ｎ個の画素データ
を４分割して得られる第３画素データ群を格納する第３
フレームメモリと；ｍ行×ｎ／４列のデータ貯蔵セルを
備え，前記ビデオ信号入力部から出力されるｍ×ｎ個の
画素データを４分割して得られる第４画素データ群を格
納する第４フレームメモリと；前記第１フレームメモリ
に格納されているｍ行×ｎ／４列の前記第１画素データ
群の中で，奇数行に格納されている画素データを前記第
２クロック信号に基づいて格納し，格納した画素データ
を前記第３クロック信号に基づいて出力する第１ライン
メモリと；前記第２フレームメモリに格納されているｍ
行×ｎ／４列の前記第２画素データ群の中で，奇数行に
格納されている画素データを前記第２クロック信号に基
づいて格納し，格納した画素データを前記第３クロック
信号に基づいて出力する第２ラインメモリと；前記第３
フレームメモリに格納されているｍ行×ｎ／４列の前記
第３画素データ群の中で，奇数行に格納されている画素
データを前記第２クロック信号に基づいて格納し，格納
した画素データを前記第３クロック信号に基づいて出力
する第３ラインメモリと；前記第４フレームメモリに格
納されているｍ行×ｎ／４列の前記第４画素データ群の
中で，奇数行に格納されている画素データを前記第２ク
ロック信号に基づいて格納し，格納した画素データを前
記第３クロック信号に基づいて出力する第４ラインメモ
リと；前記第１ラインメモリに格納されている画素デー
タ，または，前記第３ラインメモリに格納されている画
素データを前記第２クロック信号に基づいて選択的に出
力する第１マルチプレクサと；前記第２ラインメモリに
格納されている画素データ，または，前記第４ラインメ
モリに格納されている画素データを前記第２クロック信
号に基づいて選択的に出力する第２マルチプレクサと；
前記第１フレームメモリに格納されているｍ行×ｎ／４
列の前記第１画素データ群の中で，偶数行に格納されて
る画素データ，または，前記第３フレームメモリに格納
されているｍ行×ｎ／４列の前記第３画素データ群の中
で，偶数行に格納されてる画素データを前記第２クロッ
ク信号に基づいて選択的に出力する第３マルチプレクサ
と；前記第２フレームメモリに格納されているｍ行×ｎ
／４列の前記第２画素データ群の中で，偶数行に格納さ
れてる画素データ，または，前記第４フレームメモリに
格納されているｍ行×ｎ／４列の前記第４画素データ群
の中で，偶数行に格納されてる画素データを前記第２ク
ロック信号に基づいて選択的に出力する第４マルチプレ
クサと；を備えたことを特徴とする請求項１に記載の液
晶表示パネルのインタフェース装置。 - 【請求項３】 前記ＲＧＢ信号の解像度は６４０×５１
２ドットであり，前記第１クロック信号の周波数は６〜
４０ＭＨｚであり，前記第２クロック信号の周波数は３
０ＭＨｚであり，前記第３クロック信号の周波数は１５
ＭＨｚであることを特徴とする請求項１または２に記載
の液晶表示パネルのインタフェース装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970066792A KR100259262B1 (ko) | 1997-12-08 | 1997-12-08 | 액정표시판넬 인터페이스 장치 |
| KR1997P66792 | 1997-12-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11282437A true JPH11282437A (ja) | 1999-10-15 |
Family
ID=19526734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10349092A Pending JPH11282437A (ja) | 1997-12-08 | 1998-12-08 | 液晶表示パネルのインタフェース装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6271821B1 (ja) |
| EP (1) | EP0921518A3 (ja) |
| JP (1) | JPH11282437A (ja) |
| KR (1) | KR100259262B1 (ja) |
| TW (1) | TW482911B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1307607C (zh) * | 2001-03-12 | 2007-03-28 | 汤姆森特许公司 | 用于液晶显示器的帧速率乘法器、帧速率倍加器及其方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6784929B1 (en) * | 1999-08-20 | 2004-08-31 | Infineon Technologies North America Corp. | Universal two dimensional (frame and line) timing generator |
| KR100933448B1 (ko) * | 2003-06-24 | 2009-12-23 | 엘지디스플레이 주식회사 | 액정표시장치의 구동장치 및 구동방법 |
| KR100995022B1 (ko) * | 2003-12-13 | 2010-11-19 | 엘지디스플레이 주식회사 | 디스플레이 및 그 구동방법 |
| KR101010480B1 (ko) * | 2003-12-23 | 2011-01-21 | 엘지디스플레이 주식회사 | 액정 표시장치 및 그 구동방법 |
| TWI278824B (en) * | 2004-03-30 | 2007-04-11 | Au Optronics Corp | Method and apparatus for gamma correction and flat-panel display using the same |
| TWI360796B (en) * | 2007-01-15 | 2012-03-21 | Au Optronics Corp | Driver and method for driving display panel and re |
| TW201040934A (en) * | 2009-05-13 | 2010-11-16 | Faraday Tech Corp | Field color sequential display control system |
| KR101680115B1 (ko) | 2010-02-26 | 2016-11-29 | 삼성전자 주식회사 | 반도체칩, 필름 및 그를 포함하는 탭 패키지 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0291252A3 (en) * | 1987-05-12 | 1989-08-02 | Seiko Epson Corporation | Method of video display and video display device therefor |
| JP3156327B2 (ja) * | 1992-01-07 | 2001-04-16 | 株式会社日立製作所 | 液晶表示装置 |
| WO1993019452A1 (en) | 1992-03-20 | 1993-09-30 | Vlsi Technology, Inc. | Vga controller using address translation to drive a dual scan lcd panel and method therefor |
| US5537128A (en) | 1993-08-04 | 1996-07-16 | Cirrus Logic, Inc. | Shared memory for split-panel LCD display systems |
| FR2719928B1 (fr) | 1994-05-10 | 1996-08-02 | Essilor Int | Procédé de transformation d'une image vidéo en une image pour matrice d'affichage. |
| US6014126A (en) * | 1994-09-19 | 2000-01-11 | Sharp Kabushiki Kaisha | Electronic equipment and liquid crystal display |
| US5617113A (en) | 1994-09-29 | 1997-04-01 | In Focus Systems, Inc. | Memory configuration for display information |
| JP3253481B2 (ja) * | 1995-03-28 | 2002-02-04 | シャープ株式会社 | メモリインターフェイス回路 |
| US5900857A (en) * | 1995-05-17 | 1999-05-04 | Asahi Glass Company Ltd. | Method of driving a liquid crystal display device and a driving circuit for the liquid crystal display device |
| KR100205009B1 (ko) | 1996-04-17 | 1999-06-15 | 윤종용 | 비디오신호 변환장치 및 그 장치를 구비한 표시장치 |
| KR100186556B1 (ko) * | 1996-05-15 | 1999-05-01 | 구자홍 | 액정표시장치 |
| KR100204334B1 (ko) | 1996-07-05 | 1999-06-15 | 윤종용 | 표시모드 변환기능을 갖는 비디오신호 변환장치 및 그 장치를 구비한 표시장치 |
| DE69841818D1 (de) | 1997-05-22 | 2010-09-23 | Panasonic Corp | Schaltungsanordnung zur Abtastumsetzung für eine Flüssigkristallanzeige |
-
1997
- 1997-12-08 KR KR1019970066792A patent/KR100259262B1/ko not_active IP Right Cessation
-
1998
- 1998-11-19 TW TW087119161A patent/TW482911B/zh not_active IP Right Cessation
- 1998-12-08 JP JP10349092A patent/JPH11282437A/ja active Pending
- 1998-12-08 EP EP98310034A patent/EP0921518A3/en not_active Withdrawn
- 1998-12-08 US US09/207,588 patent/US6271821B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1307607C (zh) * | 2001-03-12 | 2007-03-28 | 汤姆森特许公司 | 用于液晶显示器的帧速率乘法器、帧速率倍加器及其方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100259262B1 (ko) | 2000-06-15 |
| EP0921518A2 (en) | 1999-06-09 |
| TW482911B (en) | 2002-04-11 |
| KR19990048175A (ko) | 1999-07-05 |
| US6271821B1 (en) | 2001-08-07 |
| EP0921518A3 (en) | 1999-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5844539A (en) | Image display system | |
| US6667730B1 (en) | Display and method of and drive circuit for driving the display | |
| JP2702941B2 (ja) | 液晶表示装置 | |
| JPH08263015A (ja) | メモリインターフェイス回路 | |
| JP2001242841A (ja) | 液晶パネルの駆動装置、液晶装置及び電子機器 | |
| JPH07175454A (ja) | 表示制御装置および表示制御方法 | |
| JPH0685108B2 (ja) | マトリクス表示パネル | |
| JPH0591447A (ja) | 透過形液晶表示装置 | |
| JPH0748148B2 (ja) | 液晶表示コントローラ、液晶表示装置、及び情報処理装置 | |
| EP0708553A2 (en) | Display control apparatus and method | |
| JPH11282437A (ja) | 液晶表示パネルのインタフェース装置 | |
| EP0834171B1 (en) | Computer system with dual-panel lcd display | |
| JPH11175037A (ja) | 液晶表示装置 | |
| JPH099180A (ja) | 液晶表示装置の駆動方法 | |
| JPH08304774A (ja) | 画像表示装置 | |
| JP2003330423A (ja) | 液晶表示装置及びその駆動制御方法 | |
| JP4686004B2 (ja) | 画像表示装置 | |
| JPH0854601A (ja) | アクティブマトリクス型液晶表示装置 | |
| JP2835247B2 (ja) | 液晶表示装置 | |
| JPH0583658A (ja) | 液晶表示装置 | |
| JPH0850277A (ja) | 液晶表示装置 | |
| JP2752623B2 (ja) | Ｔｆｔ液晶表示装置の駆動方法およびｔｆｔ液晶表示装置 | |
| JP2001154639A (ja) | 液晶表示装置及びその駆動方法 | |
| JP2714048B2 (ja) | 画像表示装置 | |
| JPS61289389A (ja) | 液晶パネルの駆動方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080415 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080924 |