JPH07175454A

JPH07175454A - 表示制御装置および表示制御方法

Info

Publication number: JPH07175454A
Application number: JP6222864A
Authority: JP
Inventors: Yuichi Tomiyasu; 雄一冨安
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-10-25
Filing date: 1994-09-19
Publication date: 1995-07-14
Also published as: US5699076A

Abstract

(57)【要約】【目的】上下２枚パネルを持つＬＣＤの表示画面上にノ
イズ線が写し出される現象の発生を防止する。【構成】垂直ブランク期間においては、ディスプレイコ
ントローラ１０は、ノイズ線の発生を防止するために、
表示終了ライン（Ｌ２３９）と同一のビデオデータＦＶ
Ｄを垂直ブランク期間開始ライン（Ｌ２４０）のダミー
データとして出力すると共に、次フレームサイクルで表
示開始ライン（Ｌ０）に表示すべきビテオデータを垂直
ブランク期間終了ライン（Ｌ２４３）のダミーデータと
して事前出力する。ディスプレイコントローラ１０は、
これらダミーデータと一緒に、シフトクロックＳＣＫも
出力する。この結果、表示期間から垂直ブランク期間へ
の変わり目、および垂直ブランク期間から表示期間への
変わり目の双方において、ビデオデータの値差がなくな
り、ノイズ線の発生を防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はパーソナルコンピュー
タのディスプレイモニタとして使用される液晶ディスプ
レイ（ＬＣＤ）等のフラットパネルディスプレイを制御
する表示制御装置および表示制御方法に関し、特に上下
２枚のパネルから構成されるＬＣＤの制御に適した表示
制御装置および表示制御方法に関する。

【０００２】

【従来の技術】一般に、ノートブックタイプまたはラッ
プトップタイプといった小型パーソナルコンピュータの
ディスプレイモニタとしては、カラーまたはモノクロＬ
ＣＤ等のフラットパネルディスプレイが使用されてい
る。これらＬＣＤは、単純マトリクスタイプとアクティ
ブマトリクスタイプに大別される。

【０００３】単純マトリクスタイプのＬＣＤにおいて
は、ＴＮまたはＳＴＮの液晶層の各画素がその液晶層の
一方の側に設けられたコモン電極群と他方の側に設けら
れたセグメント電極群の重複する領域により定められ
る。コモン電極群には、ドライブ信号が順次供給され
る。セグメント電極群には、ＬＣＤのラインバッファに
セットされるビデオデータに応じたデータ信号が並列に
供給される。ＬＣＤの画素は、これらコモン電極群に供
給されるドライブ信号とセグメント電極群に供給される
データ信号によってライン毎にアドレス指定される。

【０００４】この単純マトリクスタイプのＬＣＤは、Ｔ
ＦＴ等の非線形スイッチング素子を利用するアクティブ
マトリクスタイプのＬＣＤに比し、製造の歩止まりが高
く、低コストで実現できるという特徴を持っている。こ
のため、低価格が要求される小型パーソナルコンピュー
タには、単純マトリクスタイプのＬＣＤが多く利用され
ている。

【０００５】しかし、単純マトリクスタイプのＬＣＤ
は、その物理的構造からクロストーク現象が生じ易く、
これによってコントラストが低下して表示品質が低下す
るという欠点を持つ。コントラストの低下はデューティ
ー比（１／Ｎ；Ｎはパネル内のコモン電極数）が低下す
る程増大するので、パネル内のコモン電極数の多いＬＣ
Ｄ程、表示品質が低下される。

【０００６】この欠点を解消すべく、最近の単純マトリ
クスタイプＬＣＤのほとんどは、画面を構成する２枚の
パネルを有している。一方のパネルは上半分の画面に対
応し、他方のパネルは下半分の画面に対応する。例え
ば、６４０ドット×４８０ラインの表示画面をサポート
するＬＣＤにおいては、その上半分の画面は６４０ドッ
ト×２４０ラインのドットマトリクスを持つ上側のパネ
ルによって表示され、下半分の画面は６４０ドット×２
４０ラインのドットマトリクスを持つ下側のパネルに表
示される。この場合、上側パネルのある１ラインとそれ
に対応する下側パネルの１ラインは同時にアドレス指定
され、２ライン単位で表示動作が行われる。このため、
６４０ドット×４８０ラインの画面を１／２４０のデュ
ーティー比によって表示制御することができ、この結
果、コントラストを改善でき、高品質表示を実現でき
る。

【０００７】この種の上下２枚のパネルを持つＬＣＤを
制御するディスプレイコントローラは、垂直ブランク期
間の制御の違いにより、以下の３種類に大別される。タ
イプ１：１フレームサイクル期間内に垂直ブランク期間
を挿入しないディスプレイコントローラ。

【０００８】タイプ２：１フレームサイクル期間内に垂
直ブランク期間を挿入し、その垂直ブランク期間に
“０”または“１”に固定されたダミーデータをＬＣＤ
のラインバッファに転送するディスプレイコントロー
ラ。

【０００９】タイプ３：１フレーム期間内に垂直ブラン
ク期間を挿入し、その垂直ブランク期間にはＬＣＤのラ
インバッファへのデータ転送を停止するディスプレイコ
ントローラ。

【００１０】これらタイプ１〜３の従来のディスプレイ
コントローラには、それぞれ以下のの欠点がある。［タイプ１］タイプ１のディスプレイコントローラを使
用した場合には、あるフレームの表示期間の直ぐ後に次
のフレームの表示が開始される。アプリケーションプロ
グラムによっては、垂直ブランク期間を利用して、ディ
スプレイコントローラのカラーパレットなどの書き替を
行うものがある。しかし、タイプ１のディスプレイコン
トローラを使用した場合には垂直ブランク期間は無いの
で、カラーパレットの書き替え動作と表示動作がオーバ
ーラップして実行されることになり、これによって画面
にちらつきが発生される。

【００１１】［タイプ２］タイプ２のディスプレイコン
トローラを使用した場合には、垂直ブランク期間が設定
されるので、上述の問題は解消できる。しかし、タイプ
２のディスプレイコントローラには、画面の最上部、中
央部、および最下部にそれぞれ黒または白の線（以下、
ノイズ線と称する）が写し出されるという現象が生じる
欠点がある。黒のノイズ線は、本来ＯＮ状態にあるべき
画素がダミーデータ“０”によってＯＮからＯＦＦに変
化されることによって発生する。また、白のノイズ線は
本来ＯＦＦ状態の画素がダミーデータ“１”によってＯ
ＦＦからＯＮに変化されることによって発生する。

【００１２】このような画素のＯＮ／ＯＦＦの変化は、
垂直ブランク期間にＬＣＤに転送されるダミーデータ
“０”または“１”によって、その垂直ブランク期間の
直前および直後の表示ライン上の画素に加わる電圧波形
に歪みが生じることによって引き起こされる。ノイズ線
とダミーデータの関係を、図１５に示す。

【００１３】図１５に示されているように、ダミーデー
タが“０”の場合には、ノーマリーブラックのＬＣＤに
オール白（全ての画素がＯＮ状態）のデータパターンを
表示すると、画面の最上部、中央部、および最下部の表
示ライン上に黒のノイズ線が写し出される。また、ＬＣ
Ｄにオール黒（全ての画素がＯＦＦ状態）のデータパタ
ーンを表示すると、ノイズ線は発生されない。

【００１４】一方、ダミーデータが“１”の場合には、
上述の場合と反対に、オール白のデータパターンを表示
した時はノイズ線は発生されず、オール黒のデータパタ
ーンを表示した時に白のノイズ線が発生される。

【００１５】図１６には、２枚パネルのＬＣＤの画面上
におけるノイズ線の発生位置が示されている。このＬＣ
Ｄは、６４０ドット×４８０ラインのノーマリーブラッ
クのモノクロＬＣＤである。上パネルおよび下パネル
は、表示期間および垂直ブランク期間（ＶＢＬＡＮＫ）
を含む同一のフレームサイクルによって同時に制御され
る。

【００１６】画面全てにオール白のデータパターンを表
示した場合、図１６に示されているように、上パネルに
おいては、垂直ブランク期間（ＶＢＬＡＮＫ）の直前お
よび直後の表示ライン（ライン２３９，ライン０）に、
黒のノイズ線が現れる。同様にして、下パネルにおいて
も、垂直ブランク期間（ＶＢＬＡＮＫ）の直前および直
後の表示ライン（ライン４７９，ライン２４０）に、黒
のノイズ線が現れる。

【００１７】ライン０，ライン４７９上の黒のノイズ線
は画面の最上部、最下部にそれぞれ位置するので目立た
ないが、ライン２３９，２４０上の黒のノイズ線につい
ては、それらが画面中央に位置し、しかもそれらが隣接
して存在することから非常に良く目立つ。

【００１８】なお、ここでは、説明を簡単にするため
に、ノイズ線を黒と白に分けたが、実際には、どちらの
ノイズ線もほぼ黒と白の中間調で薄く表示される。表示
画面全体が白の場合にはそれが黒く、表示画面全体が黒
の場合にはそれが白く見えることになる。

【００１９】以下、ノイズ線の発生理由について説明す
る。前述したように、ノイズ線は、ある特定の表示ライ
ンの画素に加わる電圧の波形に歪みが生じることによっ
て、実効電圧が低下することによって発生される。

【００２０】波形歪みは、あるラインの画素がオンの状
態で次ラインの画素がオフの状態、またはあるラインの
画素がオフの状態で次ラインの画素がオンの状態が、数
フレーム連続したときに生じる。このような状態が生じ
れば、垂直ブランク期間の直前および直後の表示ライン
だけでなく、表示期間中の中程の表示ラインにもノイズ
線が現れる事になる。

【００２１】しかし、実際の表示画面においては、数フ
レームの期間継続してある特定のラインの全ての画素が
オンまたはオフに固定され、次のラインの全ての画素が
それと反対の状態に固定されるといったことは殆どな
い。また、表示画面の各画素は数フレームに何回かはオ
ンからオフ、またはオフからオンに変化されるのが普通
であるので、データ“１”を与えても、その画素は実際
にはオンとオフの中間値で表示されていることが多い。
このように、表示期間中の中程の表示ラインについては
画素がもともとオンとオフの中間調で表示されているの
で、そこに中間調の薄いノイズ線が現れてもそれを人間
の視覚で確認することはできない。

【００２２】一方、垂直ブランク期間ではデータが
“１”または“０”に固定されているので、もしその直
前および直後の表示ラインが数フレームの期間継続して
それと反対の状態に固定されると、その表示ラインのブ
ランク期間のビデオデータの値差が大きくなり、これに
よって前述のようなノイズ線が人間の視覚で確認される
ことになる。

【００２３】［タイプ３］タイプ３のディスプレイコン
トローラを使用した場合には、垂直ブランク期間（ＶＢ
ＬＡＮＫ）にはＬＣＤのラインバッファへのビデオデー
タの転送が停止される。このため、ＬＣＤのラインバッ
ファには、垂直ブランク期間（ＶＢＬＡＮＫ）の間中、
その垂直ブランク期間（ＶＢＬＡＮＫ）直前の表示ライ
ン（ライン２３９，ライン４７９）の表示データパター
ンが保持されることになる。

【００２４】したがって、上パネルにおいては、ライン
２３９と垂直ブランク期間（ＶＢＬＡＮＫ）のデータが
同一になり、ライン２３９には前述のようなノイズ線は
現れない。しかし、ライン２３９と次フレームのライン
０のデータが異なる場合には、図１７に示すようにその
ライン０にはタイプ２のコントローラと同様の現象が生
じ、そこにノイズ線が発生する。同様に、下パネルにお
いても、ライン４７９と垂直ブランク期間（ＶＢＬＡＮ
Ｋ）のデータが同一になり、ライン４７９には前述のよ
うなノイズ線は生じない。しかし、ライン４７９のデー
タと次フレームのライン２４０のデータが異なる場合に
は、そのライン２４０にはタイプ２のコントローラと同
様のノイズ線が現れる。

【００２５】前述したように、実際の表示画面において
は、上パネルのライン２３９と次のフレームのライン０
のデータが同一になることは極めて希であり、ほとんど
の場合は異なったデータパターンとなる。また、下パネ
ルのライン４７９と次のフレームのライン２４０のデー
タが同一になることも極めて希である。

【００２６】したがって、タイプ３のコントローラを使
用した場合には、図１６に示されているように、垂直ブ
ランク期間（ＶＢＬＡＮＫ）の直後の表示ライン（ライ
ン０，ライン２４０）にノイズ線が現れることになる。

【００２７】また、従来デュアルスクリーンパネルの制
御方法は、上パネルまたは下パネルのビデオデータを格
納する半画面分のフレームバッファを設けて制御する方
法と、上パネル用データまたは下パネル用データをキャ
ラクタまたはバイト単位に交互に読みだして制御する方
法があった。

【００２８】前者は、ＣＲＴ出力と同じタイミングでＣ
ＲＴ制御回路及びビデオ出力段回路を動作させ、同時に
外部のビデオメモリの非表示領域にビデオデータを書き
込む。上パネル分の半画面を操作し終わると、前記ビデ
オメモリに格納したビデオデータ（上パネルのビデオデ
ータ）を読みだしながら、下パネルのビデオデータを読
みだし、上パネルのビデオデータと併せてＬＣＤパネル
に出力する。同様に、下パネルのビデオデータは出力し
ながら前記ビデオメモリに格納する。前記ビデオメモリ
のデータは、半画面毎に上パネル用と下パネル用のデー
タに書きかわっている。ＣＲＴ出力タイミングで上下パ
ネルを操作するので、ＣＲＴを１フレーム走査する時間
でＬＣＤは２フレーム同じデータを走査する事になる。

【００２９】後者は、ＣＲＴ出力とは異なったフラット
パネル用表示タイミングで制御する。キャラクタ単位ま
たはバイト単位で表示アドレスを上パネルおよび下パネ
ルに交互に出力し、上パネル用データと下パネル用デー
タを交互に読みだし、ビデオ出力回路で併せて同時にＬ
ＣＤパネルに出力する。従って、ＣＲＴ制御回路は上パ
ネル用はＣＲＴ用と兼用し、下パネル用は別個に同じ回
路を有する。

【００３０】しかしながら、上パネルまたは下パネル用
のフレームバッファをディスプレイコントローラチップ
外部のビデオメモリ領域に持つと、このデータをリード
／ライトするメモリサイクルが発生し、システムからの
アクセス頻度が犠牲になりビデオメモリの書換え速度が
落ちるという問題点がある。

【００３１】同様に、フレームバッファをディスプレイ
コントローラチップ内部に持つと、メモリサイクルは発
生しないが、膨大な回路増加になり、チップ面積が増大
するという問題がある。また、ＣＲＴと同じタイミン
グ、すなわちデュアルスクリーンＬＣＤタイミングの倍
速度でＬＣＤパネルに出力するため表示品位を低下させ
るという問題点もある。

【００３２】上パネル用データと下パネル用データをキ
ャラクタ単位またはバイト単位に交互にリード／ライト
する方法では、アドレス制御を含むＣＲＴ制御部の回路
が複雑になり回路量が増加するという問題がある。

【００３３】

【発明が解決しようとする課題】従来のディスプレイコ
ントローラにおいては、表示期間から垂直ブランク期間
への変わり目や垂直ブランク期間から表示期間への変わ
り目において、垂直ブランク期間のダミーデータの影響
でフラットパネルディスプレイの画面にノイズ線が写し
出されるという現象が生じる欠点があった。

【００３４】また、上パネルまたは下パネル用のフレー
ムバッファをディスプレイコントローラチップ外部のビ
デオメモリ領域に持つと、このデータをリード／ライト
するメモリサイクルが発生し、システムからのアクセス
頻度が犠牲になりビデオメモリの書換え速度が落ちると
いう問題点がある。

【００３５】同様に、フレームバッファをディスプレイ
コントローラチップ内部に持つと、メモリサイクルは発
生しないが、膨大な回路増加になり、チップ面積が増大
するという問題がある。また、ＣＲＴと同じタイミン
グ、すなわちデュアルスクリーンＬＣＤタイミングの倍
速度でＬＣＤパネルに出力するため表示品位を低下させ
るという問題点もある。

【００３６】この発明はこのような点に鑑みてなされた
もので、フラットパネルディスプレイの画面にノイズ線
が写し出される現象の発生を防止できるようにして、フ
ラットパネルディスプレイにどのようなデータパターン
を表示している場合でも、常にノイズ線の無い高品位表
示を行う事ができる表示制御装置および表示制御方法を
提供することを目的とする。

【００３７】この発明の他の目的は、ビデオメモリの書
換え速度を落とさず、表示品位を維持しながら簡単な回
路構成でデジュアルスクリーンパネル制御を実現するこ
とのできる表示制御装置を提供することである。」

【００３８】

【課題を解決するための手段および作用】この発明によ
る表示制御装置は、複数ライン分の表示期間と、それに
後続する少なくとも２ライン分の垂直ブランク期間とを
含むフレームサイクルによってフラットパネルディスプ
レイを制御する表示制御装置であって、前記表示期間中
に、前記フラットパネルディスプレイの表示開始ライン
から表示終了ラインまでの複数ライン分のビデオデータ
を前記フラットパネルディスプレイのラインバッファに
順次転送するビデオデータ転送手段と、前記表示終了ラ
イン直後の前記垂直ブランク期間における前記ラインバ
ッファの内容を、前記表示終了ラインのビデオデータと
同一に設定する手段と、次フレームサイクルの前記表示
開始ライン直前の前記垂直ブランク期間における前記ラ
インバッファの内容を、前記次フレームサイクルで前記
表示開始ラインに表示すべきビテオデータと同一に設定
する手段とを具備することを特徴とする。

【００３９】この表示制御装置においては、表示終了ラ
インとその直後の垂直ブランク期間とでラインバッファ
の内容が同一に設定され、また次フレームサイクルの表
示開始ラインとその直前の垂直ブランク期間との間でも
ラインバッファの内容が同一に設定される。このため、
表示期間から垂直ブランク期間への変わり目、および垂
直ブランク期間から表示期間への変わり目の双方におい
て、ビデオデータの値差がなくなり、どのようなデータ
パターンを表示している場合でも、画面中にノイズ線が
写し出されてしまう等の不具合が招くこと無く高品位表
示を行う事ができる。

【００４０】特に、上下２枚パネルから構成されるフラ
ットパネルディスプレイを使用した場合には、表示期間
から垂直ブランク期間への変わり目、または垂直ブラン
ク期間から表示期間への変わり目のどちらか一方にビデ
オデータの値差があると、画面中央部にノイズ線が写し
出されてしまうという問題が生じるが、この表示制御装
置によってその上下２枚パネルから構成されるフラット
パネルディスプレイを制御した場合には、その様な問題
は一切は生じない。したがって、上下２枚パネルから構
成されるフラットパネルディスプレイを使用した場合で
も、高品位表示を実現することができる。

【００４１】また、この発明によれば、上パネル１ライ
ン目の表示アドレス、下パネル１ライン目の表示アドレ
ス、上パネル２ライン目の表示アドレス、下パネル２ラ
イン目の表示アドレス、．．．と上下パネル交互に表示
アドレスを発生する表示アドレス発生回路と、表示アド
レス発生回路から発生される表示アドレスに応答して、
交互に表示データをビデオメモリから読み出すことので
きるメモリ制御回路と、上パネル１ライン表示分のライ
ンバッファを有する。上ライン１ライン分のビデオデー
タ書き込みを終わり、下パネル次ラインの表示データを
ビデオメモリから読みだのと同時に前記ラインバッファ
に格納されている上パネルのビデオデータを読みだし、
下パネルの表示データを変換して下パネル用ビデオデー
タを作成してから上下のビデオデータの出力タイミング
を合わせてデュアルスクリーンパネルに出力する。ま
た、デュアルスクリーンパネルＬＣＤに出力するシフト
クロックは、１水平走査時間の前半は、ラインバッファ
へのビデオデータ書き込みになるため出力せず、後半に
上下パネル用のビデオデータと合わせて出力する。

【００４２】この発明によれば、外部ビデオメモリにフ
レームバッファを持たないことからメモリアクセスは発
生せずＣＲＴ表示と同様の性能（ビデオメモリの書換え
速度）を維持できる。表示タイミングは、本来のＬＣＤ
タイミングに合わせているため、デュアルスクリーンパ
ネルの高い表示品位を引き出すことができる。回路構成
は、ラインバッファの追加にとどまるため、ＣＲＴ制御
回路は簡単な回路構成を実現している。また、さらに高
解像度のデュアルスクリーンパネルにも容易に対応でき
る。」

【００４３】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。この表示制御システム４は、例えば、６４０×
４８０ドット、最大２５６色の同時色表示等の表示モー
ドを持つＶＧＡ（Ｖideo Ｇraphics Ａrray）仕様の
表示制御システムであり、パーソナルポータブルコンピ
ュータのシステムバス２に接続される。この表示制御シ
ステム４は、ポータブルコンピュータ本体に標準装備さ
れるフラットパネルディスプレイ４０およびオプション
接続されるアナログＣＲＴディスプレイ５０双方に対す
る表示制御を行なう。

【００４４】表示制御システム４には、ディスプレイコ
ントローラ１０および画像メモリ（ＶＲＡＭ）２５が設
けられている。これらディスプレイコントローラ１０お
よびＶＲＡＭ２５は、図示しない回路基板上に搭載され
ている。

【００４５】フラットパネルディスプレイ４０は、単純
マトリクスタイプのＳＴＮモノクロＬＣＤまたはカラー
ＬＣＤであり、６４０ドット×４８０ラインの表示画面
をサポトする。フラットパネルディスプレイ４０には、
上半分の表示画面に対応する上パネルユニット４１ａと
下半分の表示画面に対応する下パネルユニット４１ｂが
備けられている。上パネルユニット４１ａおよび下パネ
ルユニット４１ｂは、それぞれ６４０ドット×２４０ラ
インのドットマトリクスを持つ。

【００４６】図１においては、上パネルユニット４１ａ
と下パネルユニット４１ｂが離れて配置されているが、
これは説明を簡単にするために模式的に示したものであ
り、実際には、それら上パネルユニット４１ａと下パネ
ルユニット４１ｂは１枚のスクリーン（６４０ドット×
４８０ライン）を構成するために近接して配置されてい
る。

【００４７】上パネルユニット４１ａの各画素は、液晶
層の一方の側に設けられた６４０本のセグメント電極と
他方の側に設けられた２４０本のコモン電極との重複位
置によって規定される。水平方向の６４０ドット分の画
素の並びが１本の表示ラインを構成する。同様に、下パ
ネルユニット４１ｂにおいても、各画素は液晶層の一方
の側に設けられた６４０本のセグメント電極と他方の側
に設けられた２４０本のコモン電極との重複位置によっ
て規定され、水平方向の６４０ドット分の画素の並びが
１本の表示ラインを構成する。

【００４８】デイスプレイコントローラ１０は、フラッ
トパネルディスプレイ４０にフラットパネルビデオデー
タＦＶＤ、ラッチパルスＬＰ、フィールドパルスＦＰ、
シフトクロックＳＣＫを供給する。フラットパネルビデ
オデータＦＶＤは、上パネル用の４ビット幅のビデオデ
ータと下パネル用の４ビット幅のビデオデータを含み、
８ビット幅のサイズを持つ。

【００４９】ラッチパルスＬＰおよびフィールドパルス
ＦＰは、それぞれフラットパネルディスプレイ４０の水
平同期信号、垂直同期信号として利用される。シフトク
ロックＳＣＫは、フラットパネルビデオデータＦＶＤを
フラットパネルディスプレイ４０のラインバッファに順
次転送するためのクロックであり、フラットパネルビデ
オデータＦＶＤと同期してフラットパネルディスプレイ
４０に供給される。

【００５０】デイスプレイコントローラ１０は、２４０
ライン（Ｌ０〜Ｌ２３９）分の垂直表示期間と４ライン
（Ｌ２４０〜Ｌ２４３）分の垂直ブランク期間（ＶＢＬ
ＡＮＫ）を持つフレームサイクルで、フラットパネルデ
ィスプレイ４０を制御する。垂直ブランク期間の４ライ
ン（Ｌ２４０〜Ｌ２４３）はブランクラインであり、こ
の垂直ブランク期間においては上パネル４１ａおよび下
パネル４１ｂのどの表示ラインも選択されない。

【００５１】このような垂直ブランク期間を含むフレー
ムサイクルは、ラッチパルスＬＰおよびフィールドパル
スＦＰの発生タイングの関係によって規定することがで
きる。

【００５２】以下、これらラッチパルスＬＰ、フィール
ドパルスＦＰ、シフトクロックＳＣＫに基づく、フラッ
トパネルディスプレイ４０の動作について、その概略を
説明する。

【００５３】まず、上パネルユニット４１ａについて説
明する。上パネルユニット４１ａは、コモンドライバ４
２ａ、ラッチおよびセクメントドライバ４３ａ、および
ラインバッファ４４ａによって制御される。

【００５４】コモンドライバ４２ａは、上パネルユニッ
ト４１ａの２４０本のコモン電極にドライブ信号を順次
供給し、これによって２４０本の表示ライン（Ｌ０〜Ｌ
２３９）をライン単位で順次選択する。この表示ライン
の選択動作はディスプレイコントローラ１０からのフィ
ールドパルスＦＰの入力に応答して開始され、表示開始
ライン（ラインＬ０）から表示終了ライン（ラインＬ２
３９）までの２４０本の表示ラインが順次選択される。
次のフィールドパルスＦＰが入力されると、再び、表示
開始ライン（ラインＬ０）から選択動作が開始される。

【００５５】ラッチおよびセグメントドライバ４３ａ
は、ラインバッファ４４ａに転送された６４０ドット分
のビデオデータをラッチし、そのラッチしたデータに対
応したデータ信号を６４０本のセグメント電極に並列に
供給する。ラインバッファ４４ａからのビテオデータの
ラッチ動作は、ディスプレイコントローラ１０からラッ
チパルスＬＰが供給される度に実行される。

【００５６】ラインバッファ４４ａは、１ラインすなわ
ち６４０ドット分のビデオデータＦＶＤを保持するため
のものであり、シフトレジスタから構成されている。ビ
デオデータＦＶＤはシフトクロックＳＣＫと共にライン
バッファ４４ａに入力され、シフトクロックＳＣＫの入
力タイミングに同期してラインバッファ４４ａの左端か
ら右端に順次シフトされる。

【００５７】下パネル４１ｂは、コモンドライバ４２
ｂ、ラッチおよびセクメントドライバ４３ｂ、およびラ
インバッファ４４ｂによって制御される。これらコモン
ドライバ４２ｂ、ラッチおよびセクメントドライバ４３
ｂ、およびラインバッファ４４ｂの動作は、前述の上パ
ネル４１ａのコモンドライバ４２ａ、ラッチおよびセク
メントドライバ４３ａ、およびラインバッファ４４ａと
全く同一である。

【００５８】次に、図２のタイミングチャートを参照し
て、この発明の特徴とする垂直ブランク期間（ＶＢＬＡ
ＮＫ）におけるフラットパネルディスプレイの第１の制
御方法を説明する。

【００５９】前述したように、上パネル４１ａと下パネ
ル４１ｂは、入力されるビデオデータが異なる以外は全
く同様に動作制御されるので、ここでは、上パネル４１
ａに対する垂直ブランク期間（ＶＢＬＡＮＫ）の制御に
ついてのみ説明する。

【００６０】すなわち、垂直表示期間においては、ディ
スプレイコントローラ１０は、表示対象ラインに表示す
べき６４０ドット分のビデオデータＦＶＤを、シフトク
ロックＳＣＫと共に出力する。上パネル４１ａにおいて
は、シフトクロックＳＣＫに同期してビデオデータＦＶ
Ｄが順次ラインバッファ４４ａに取り込まれる。

【００６１】１表示ライン分のビデオデータＦＶＤの転
送を完了すると、ディスプレイコントローラ１０は、ラ
ッチパルスＬＰを発生する。上パネル４１ａにおいて
は、このラッチパルスＬＰによってラインバッファ４４
ａの６４０ドット分のビデオデータＦＶＤがラッチおよ
びセグメントドライバ４３ａにラッチされ、ビデオデー
タＦＶＤに対応するデータ信号が６４０本のセグメント
電極に並列に供給される。この時、表示対象ラインのコ
モン電極がコモンドライバ４２ａによって選択されてお
り、その表示対象ラインの表示が開始される。

【００６２】表示対象ラインにデータが表示されている
期間においては、ディスプレイコントローラ１０は、次
の表示対象ラインに表示すべき６４０ドット分のビデオ
データＦＶＤを、シフトクロックＳＣＫと共に出力す
る。これにより、上パネル４１ａにおいては、表示対象
ラインの表示動作中に、次の表示ラインのビデオデータ
ＦＶＤが順次ラインバッファ４４ａに取り込まれる。

【００６３】このようにして、垂直表示期間中において
は、ディスプレイコントローラ１０は、表示開始ライン
（ラインＬ０）から表示終了ライン（ライン２３９）ま
での２４０ライン分のフラットパネルビデオデータＦＶ
Ｄをライン単位でラインバッファ４４ａに順次転送す
る。

【００６４】垂直ブランク期間（ＶＢＬＡＮＫ）におい
ては、ディスプレイコントローラ１０は、前述したノイ
ズ線の発生を防止するために、表示終了ライン（Ｌ２３
９）と同一のビデオデータＦＶＤを垂直ブランク期間開
始ライン（Ｌ２４０）のダミーデータとして出力すると
共に、次フレームサイクルで表示開始ライン（Ｌ０）に
表示すべきビテオデータを垂直ブランク期間終了ライン
（Ｌ２４３）のダミーデータとして事前出力する。ディ
スプレイコントローラ１０は、これらダミーデータと一
緒に、シフトクロックＳＣＫも出力する。

【００６５】この結果、表示終了ライン（Ｌ２３９）と
その直後の垂直ブランク期間の開始ライン（Ｌ２４０）
とでラインバッファ４４ａの内容が同一に設定され、ま
た次フレームサイクルの表示開始ライン（Ｌ０）とその
直前の垂直ブランク期間の最終ライン（Ｌ２４３）との
間でもラインバッファ４４ａの内容が同一に設定され
る。

【００６６】このため、表示期間から垂直ブランク期間
への変わり目、および垂直ブランク期間から表示期間へ
の変わり目の双方において、ビデオデータの値差がなく
なり、どのようなデータパターンを表示している場合で
も、画面中にノイズ線が写し出されてしまう等の不具合
の発生を防止することが可能となる。

【００６７】なお、垂直ブランク期間の第２ラインおよ
び第３ライン（Ｌ２４１，Ｌ２４２）のダミーデータ
は、どのようなデータパターンであってもよく、また発
生しなくても良い。

【００６８】次に、図３のタイミングチャートを参照し
て、垂直ブランク期間（ＶＢＬＡＮＫ）におけるフラッ
トパネルディスプレイの第２の制御方法を説明する。デ
ィスプレイコントローラ１０は、垂直表示期間から垂直
ブランク期間（ＶＢＬＡＮＫ）に移行した時、フラット
パネルディスプレイ４０へのシフトクロックＳＣＫの供
給を停止する。シフトクロックＳＣＫは、垂直ブランク
開始ラインから３ライン分、つまりラインＬ２４０目か
らラインＬ２４２目まで停止され続け、垂直ブランク終
了ライン（Ｌ２４３）から供給開始される。

【００６９】シフトクロックＳＣＫが停止した場合、ラ
インバッファ４４ａの内容は更新されずに、停止直前の
ビデオデータ、つまり表示終了ライン（Ｌ２３９）のビ
デオデータがそのまま維持され続ける。このため、表示
終了ライン（Ｌ２３９）とその直後の垂直ブランク期間
の開始ライン（Ｌ２４０）とでラインバッファ４４ａの
内容が同一に設定される。

【００７０】垂直ブランク終了ライン（Ｌ２４３）に対
しては、前述の第１の方法と同様に、次フレームサイク
ルで表示開始ライン（Ｌ０）に表示すべきビテオデータ
がダミーデータとして事前出力される。このため、次フ
レームサイクルの表示開始ライン（Ｌ０）とその直前の
垂直ブランク期間の最終ライン（Ｌ２４３）との間でも
ラインバッファ４４ａの内容が同一に設定される。

【００７１】したがって、この第２方法においても、垂
直表示期間から垂直ブランク期間への変わり目、および
垂直ブランク期間から表示期間への変わり目の双方にお
いて、ビデオデータの値差を無くすことができ、画面中
にノイズ線が写し出されてしまう等の不具合の発生を防
止することが可能となる。

【００７２】以下、このような第１または第２方法によ
ってフラットパネルディスプレイ４０を制御するための
ディスプレイコントローラ１０の構成を説明する。ま
ず、図４を参照して、ディスプレイコントローラ１０お
よびＶＲＡＭ２５を含む表示制御システム４全体の構成
を説明する。

【００７３】ディスプレイコントローラ１０はゲートア
レイによって実現される１個のＬＳＩであり、この表示
制御システム４の主要部を成す。このディスプレイコン
トローラ１０は、システムバス２を介してポータブルコ
ンピュータのＣＰＵ１に結合されており、ＣＰＵ１から
の要求に応じてＶＲＡＭ２５への描画を行う。また、デ
ィスプレイコントローラ１０は、ＶＲＡＭ２５に描画さ
れたデータをビデオデータに変換してフラットパネルデ
ィスプレイ４０またはＣＲＴディスプレイ５０に出力
し、それらの画面リフレッシュを行う。

【００７４】ＶＲＡＭ２５は、フラットパネルディスプ
レイ４０またはアナログＣＲＴディスプレイ５０に表示
するための表示データを記憶する。このＶＲＡＭ２５は
デュアルポートメモリであり、ダイナミックＲＡＭと、
ＳＡＭ（シリアルアクセスメモリ）を持つ。ＲＡＭのラ
ンダムアクセスはランダムアクセスポート（ＤＡＴＡ）
を介して実行され、ＳＡＭのシリアルアクセスはシリア
ルアクセスポート（Ｓ−ＤＡＴＡ）を介して実行され
る。この場合、シリアルアクセスポート（Ｓ−ＤＡＴ
Ａ）は画面リフレッシュのためのデータ読み出しに使用
され、またパラレルアクセスポート（ＤＡＴＡ）はデー
タの更新に使用される。このため、ＶＲＡＭ２５は、そ
の記憶内容の更新動作と同時に、画面リフレッシュのた
めのデータ読み出し動作を行う事ができる。

【００７５】表示データは、ＶＲＡＭ２５に所定のデー
タフォーマットで格納される。データフォーマットとし
ては、４ビット／ピクセル、８ビット／ピクセルなどが
ある。ＶＲＡＭ２５のシリアルポート（Ｓ−ＤＡＴＡ）
は３２ビット幅であるので、４ビット／ピクセルのメモ
リデータであれば８ドット、８ビット／ピクセルのメモ
リデータであれば４ドット分同時に読み出される。

【００７６】ディスプレイコントローラ１０は、図示の
ように、システムインターフェース１１、パラメータレ
ジスタ群１２、クロック制御回路１３、ラスタオペレー
ション回路１４、メモリ制御回路１５、表示タイミング
生成回路１７、カラーパレット１８、パラレル−シリア
ル変換回路１９、マルチプレクサ２０、ＲＡＭＤＡＣ２
１、フラットパネル制御回路２２、ラインバッファ２
３、および上下データ制御回路２４を備えている。

【００７７】システムインターフェース１１はシステム
バス２を介してシステムデータ等をＣＰＵ１と授受する
ためのものであり、このシステムインターフェース１１
にはパラメ−タレジスタ群１２が設けられている。パラ
メ−タレジスタ群１２には、フラットパネルディプレイ
４０およびＣＲＴディスプレイ５０の表示モード（テキ
ストモード、グラフィクスモード）を規定するための各
種パラメ−タや、カラーパレット１８に書き込むための
カラーデータがセットされる。これらパラメ−タやカラ
ーデータは、ＣＰＵ１からのシステムデータによって与
えられる。

【００７８】クロック制御回路１３は、システムバス２
からの１４．３１８ＭＨｚのバスクロックに基づき、ビ
デオクロックＶＤＣＬＫ等を生成する。ビデオクロック
ＶＤＣＬＫは、フラットパネルディスプレイ４０または
ＣＲＴディスプレイ５０の表示タイミングに合わせてビ
デオデータをそれらディスプレイにドット単位で出力す
るための同期クロックであり、例えば２８．３２２ＭＨ
ｚ程度の周波数を有する。このビデオクロックＶＤＣＬ
Ｋの周波数の値は、フラットパネルディスプレイ４０ま
たはＣＲＴディスプレイ５０の水平／垂直の走査周波数
に基づいて決定される。

【００７９】ラスタオペレーション回路１４は、ＣＰＵ
１からのシステムデータをライトデータとしてメモリ制
御回路１５に転送する機能と、メモリ制御回路１５によ
ってＶＲＡＭ２５から読み出された表示データに対して
各種ラスタ演算を実行する描画機能を有している。描画
時には、ＶＲＡＭ２５から読み出された表示データは、
ラスタオペレーション回路１４によって論理演算が実行
され、その演算結果が再びＶＲＡＭ２５に書き込まれ
る。演算の内容は、パラメタレジスタ群１２に設定され
ているパラメ−タによって制御される。

【００８０】メモリ制御回路１５は、ＶＲＡＭ２５をア
クセス制御するためのものであり、ＣＰＵ１からのメモ
リリード／ライト要求に従ってＶＲＡＭ２５のランダム
アクセス制御を行うと共に、表示タイミング生成回路１
７からの表示タイミング信号に応じてＶＲＡＭ２５のシ
リアルアクセス制御を行う。

【００８１】上下２枚パネルからなるフラットパネルデ
ィスプレイ４０にデータを表示する場合には、メモリ制
御回路１５は、ＶＲＡＭ２５をシリアルアクセス制御
し、ＶＲＡＭ２５から上画面の表示データと下画面の表
示データをドット単位または１ライン単位で交互に読み
出す。

【００８２】この場合、ＶＲＡＭ２５のシリアル制御
は、ＲＡＭからＳＡＭへのデータ転送と、ＳＡＭのシリ
アルリードによって実行される。ＲＡＭからＳＡＭへの
データ転送においては、メモリ制御回路１５からのメモ
リアドレスＡＤＤＲによって転送対象のＲＡＭの１行が
指定され、その１行分のデータがＲＡＭからＳＡＭに転
送される。ＳＡＭのシリアルリードにおいては、メモリ
制御回路１５からのメモリアドレスＡＤＤＲによってＳ
ＡＭスタートアドレスが指定され、シリアルクロックＳ
Ｋに同期してＳＡＭアドレスが順次カウントアップされ
る。これにより、シリアルクロックＳＫに同期してＳＡ
Ｍからデータが順次出読み出される。

【００８３】表示タイミング生成回路１７は、フラット
パネルディプレイ４０用の表示タイミング信号を生成
し、それをメモリ制御回路１５およびフラットパネル制
御回路２２に供給する。また、表示タイミング生成回路
１７は、ＣＲＴディスプレイ５０用の水平同期信号ＨＳ
ＹＮＣ，垂直同期信号ＶＳＹＮＣも生成する。

【００８４】カラーパレット１８は、パラレル−シリア
ル変換回路（Ｐ−Ｓ）１９から出力される４ビット／ピ
クセルのデータの色属性を決定するためのものであり、
１６個のカラーパレットレジスタを備えている。このカ
ラーパレット１８には、パラレル−シリアル変換回路１
９からの４ビット／ピクセルのデータがインデックスと
して入力され、１６個のカラーパレットレジスタの１つ
が選択される。各カラーパレットレジスタには、６ビッ
トのカラーパレットデータがセットされている。選択さ
れたカラーパレットレジスタから読み出される６ビット
のカラーパレットデータは、パラメタレジスタ群１２内
蔵のカラー選択レジスタから出力される２ビットのカラ
ー選択データと加えられて、合計８ビットのデータにな
る。この８ビットデータは、ＣＲＴビデオデータとして
マルチプレクサ２０に供給される。

【００８５】パラレル−シリアル変換回路（Ｐ−Ｓ）１
９は、ＶＲＡＭ２５のシリアルアクセスポート（Ｓ−Ｄ
ＡＴＡ）から同時に読み出される３２ビットのメモリデ
ータ（４ビット／ピクセルの場合は８画素、８ビット／
ピクセルの場合は４画素）をピクセル単位に切り出し、
シリアルに出力する。４ビット／ピクセルのメモリデー
タは、カラーパレット１８を介してマルチプレクサ２０
に送られ、８ビット／ピクセルのメモリデータはＣＲＴ
ビデオデータとして直接にマルチプレクサ２０に送られ
る。

【００８６】マルチプレクサ２０は、カラーパレット１
８とパラレル−シリアル変換回路（Ｐ−Ｓ）１９の一方
のＣＲＴビデオデータを選択し、それをＲＡＭＤＡＣ２
１に供給する。

【００８７】ＲＡＭＤＡＣ２１は、カラーＣＲＴディス
プレイ５０用のＲ，Ｇ，ＢのアナログカラーＣＲＴビデ
オデータ（ＣＲＴＶＤ）を生成するためのものであり、
８ビットのＣＲＴビデオデータをインデックスとするカ
ラーテーブルと、このカラーテーブルから読み出される
カラーデータをアナログ信号に変換するＤ／Ａコンバー
タとから構成されている。ＶＧＡ仕様では２５６色同時
表示の表示モードがあるので、この表示モードをサポー
トするためにカラーテーブルには２５６個のカラーレジ
スタが含まれており、そのうちの１つがＲＡＭＤＡＣ２
１に入力されるＣＲＴビデオデータによって選択され
る。各カラーレジスタには、Ｒ，Ｇ，Ｂそれぞれについ
て６ビットからなる合計１８ビットのカラーデータが格
納されている。選択されたカラーレジスタに格納されて
いるカラーデータは、デジタルＲ，Ｇ，Ｂデータとして
フラットパネル制御回路２２に供給されると共に、ＲＡ
ＭＤＡＣ２１内蔵のＤ／Ａコンバータに供給される。Ｄ
／Ａコンバータは、デジタルＲ，Ｇ，Ｂデータをアナロ
グＲ，Ｇ，Ｂ信号に変換して、ＣＲＴディスプレイ５０
に供給する。

【００８８】フラットパネル制御回路２２は、表示タイ
ミング生成回路１７から表示タイミング信号に応じてラ
ッチパルスＬＰ、フィールドパルスＦＰ、シフトクロッ
クＳＣＫを生成し、それをフラットパネルディスプレイ
４０に供給する。また、フラットパネル制御回路２２
は、ＲＡＭＤＡＣ２１からの１８ビットのデジタルＲ，
Ｇ，Ｂデータをフラットパネルディスプレイ４０用の４
ビットのモノクロ階調ビデオデータにエミュレートす
る。上画面用の４ビットのモノクロ階調ビデオデータは
ラインバッファ２３に送られ、そこで１ライン分蓄積さ
れる。一方、下画面用の４ビットのモノクロ階調ビデオ
データは、マルチプレクサから成る上下データ制御回路
２４に送られ、ラインバッファ２３に蓄積された上画面
用のモノクロ階調ビデオデータと加えられ、これによっ
て合計８ビットのフラットパネルモノクロ階調ビデオデ
ータＦＶＤとしてフラットパネルディスプレイ４０に送
られる。

【００８９】図５には、ディスプレイコントローラ１０
に含まれるユニットの内、フラットパネルディスプレイ
４０の制御に関係する部分の具体的な構成が示されてい
る。表示タイミング生成回路１７は、図示のように、ラ
インカウンタ１７１およびドットカウンタ１７２を含ん
でいる。

【００９０】ラインカウンタ１７１は垂直方向のライン
数をカウントするためのものであり、そのカウント値に
よってフラットパネルディスプレイ４０の上下パネルそ
れぞれにおける表示対象の垂直ラインを指定する。フラ
ットパネルディスプレイ４０の各パネルの垂直総ライン
数は２４４本（２４０本の垂直表示ラインＬ０〜Ｌ２３
９＋４本の垂直ブランクラインＬ２４０〜Ｌ２４３）で
あるので、ラインカウンタ１７１のカウント値は０から
２４３まで順次カウントアップし、２４３の次は再び０
からカウントを再開する。ドットカウンタ１７２は、水
平方向のドット数をカウントする。フラットパネルディ
スプレイ４０の各パネルの水平方向のドット数は６４０
ドットであるので、ドットカウンタ１７２のカウント値
は０から６３９まで順次カウントアップし、６３９の次
は再び０からカウントを再開する。このドットカウンタ
１７２のカウント値は、ラインカウンタ１７１のカウン
ト値とともに、表示タイミング生成回路１７の前述の表
示タイミング信号としてメモリ制御回路１５、およびフ
ラットパネル制御回路２２に与えられる。

【００９１】メモリ制御回路１５は、図示のように、ア
ドレスカウンタ１５１およびイネーブル制御回路１５２
を備えている。アドレスカウンタ１５１は、ラインカウ
ンタ１７１とドットカウンタ１７２ののカウント値から
表示アドレスを生成する。この表示アドレスの値は、１
フレーム分の表示データを格納しているＶＲＡＭ２５の
表示対象ラインの先頭アドレスを示すものであり、ＶＲ
ＡＭ２５にＲＡＭ−ＳＡＭ転送用のメモリアドレスとし
て供給される。イネーブル制御回路１５２は、アドレス
カウンタ１５１のイネーブル信号およびＶＲＡＭ５０の
シリアル出力イネーブル信号（ＳＯＥ）を生成する。

【００９２】フラットパネル制御回路２２は、ビデオデ
ータ変換回路２２１とクロック制御回路２２２を備えて
いる。ビデオデータ変換回路２２１は、ＲＡＭＤＡＣ２
１からのデジタルＲ，Ｇ，Ｂデータをフラットパネルデ
ィスプレイ４０用のカラ−ビデオデータ、またはモノク
ロ階調ビデオデータにエミュレートする。すなわち、Ｓ
ＴＮカラーＬＣＤは各ＲＧＢが１６階調であるため、４
０９６（１６3 ）色の表示が可能である。従って、図１
１に示すように、ＲＡＭＤＡＣ２１から出力されたＲ，
Ｇ，Ｂの各６ビットデータは６１階調エミュレーション
回路２２１１に供給されるとともにマルチプレクサ２２
１２に供給される。マルチプレクサ２２１２は６１階調
エミュレーション回路２２１１からの４ビット（１６階
調）データまたはＲＡＭＤＡＣ２１からのＲＧＢ各６ビ
ットの上位４ビット（１６階調）データをＬＣＤフレー
ム制御回路２２１３に出力する。ＳＴＮタイプのＬＣＤ
は、１画素が単階調で表現される。このため、単階調で
１６階調を表現するために、フレーム周期を持った画素
のオン／オフが行われる。但し、隣合う画素の同時点滅
によるちらつきを起こさないように、表現する階調に合
ったディザを使用する。この制御はフレーム制御回路２
２１４により行われる。ＬＣＤフレーム制御回路２２１
３から出力されたＲＧＢ各４ビットデータはＲＧＢ画素
制御回路２２１４において順番に並べられ、フラットパ
ネルに４０に入力されるシフトクロック（ＳＣＫ）の周
期により決定されるビデオデータ幅にセットされ、８ビ
ットデータとして上下データ制御回路２４に出力され
る。

【００９３】また、モノクロＬＣＤの場合には、ＲＡＭ
ＤＡＣ２１から出力されるＲＧＢ各６ビットデータは輝
度換算回路２２１５において最適な明るさの階調データ
に変換され、６１階調エミュレーション回路２２１１ま
たは変換テーブル２２１６により４ビット階調データに
変換され、フレーム制御回路２２１３に入力され，上述
したと同様のフレーム制御が成され、上下データ制御回
路２４に出力される。なお、ＬＣＤフレーム処理（ｆｒ
ａｍｅ−ｒａｔｅｃｏｎｔｒｏｌ）およびディザ（ｄ
ｉｔｈｅｒ）処理については、この出願と同一出願人に
より出願された特願平３−１８０７６３号「カラー液晶
表示制御装置」に記述されている。また、ビデオデータ
変換回路２２１は、ラインバッファ２３とのインターフ
ェースを有している。

【００９４】クロック制御回路２２２は、前述のラッチ
パルスＬＰ、フィールドパルスＦＰ、シフトクロックＳ
ＣＫを生成する。これら信号の発生は、ラインカウンタ
１７１とドットカウンタ１７２のカウント値に基づいて
制御される。シフトクロックＳＣＫは、ビデオクロック
に同期して出力される。

【００９５】ラインバッファ２３は２５６ワードｘ８ビ
ットのＲＡＭで構成され、ビデオデータ変換回路２２１
から出力される上パネル１ライン分のカラービデオデー
タまたはモノクロ階調ビデオデータを格納する。上下デ
ータ制御回路２４はラインバッファ２３に格納されてい
る上パネル１ライン分の表示データと下パネル１ライン
分の表示データを併せて出力する。すなわち、デュアル
パネルスクリーンの１水平走査期間はＣＲＴのそれの２
倍の時間であるため、１水平走査期間（ＬＣＤスクリー
ン）の前半で上パネルのＬＣＤビデオデータが１ライン
分ラインバッファ２３に格納され、後半で下パネル１ラ
イン分のデータを読みだすと同時にラインバッファ２３
に格納されている上パネル１ライン分のデータを読みだ
し、上下データ制御回路２４により併せてフラットパネ
ルディスプレイ４０に出力する。上下データ制御回路２
４の詳細ブロック図を図１３に示す。上パネルおよび下
パネルのデータの表示の際には、図１１に示すＲＧＢ画
素制御回路２２１４からのＳＴＮカラーＬＣＤデータお
よび図１２に示すフレーム制御回路２２１３からのＳＴ
ＮモノクロＬＣＤデータのいずれかがマルチプレクサ２
４１により選択され、下パネル用ＡＮＤゲート２４４に
供給されるとともに、シフトクロック（ＳＣＫ）および
リード信号がインターフェース回路２４２を介してライ
ンバッファ２３に印加され、上パネルのラインデータが
読みだされて上パネル用ＡＮＤゲート２４３に供給され
る。この結果、ＡＮＤゲート２４４、２４３は上記リー
ド信号に応答して上パネルデータおよび下パネルデータ
を出力する。なお、上パネルデータの格納の場合には、
マルチプレクサ２４１からの表示データがインターフェ
ース回路２４２を介してラインバッファ２３に供給さ
れ、ライト信号に応答して上パネル１ライン分のデータ
がラインバッファ２３に書き込まれる。

【００９６】図１０にデュアルパネルスクリーン（４８
０ライン）制御における表示タイミングを示す。図１０
（Ａ）は、ＣＲＴの１水平走査期間を示している。デュ
アルパネルスクリーンの１水平走査期間はＣＲＴのそれ
の２倍であるため、前半に上パネルのＬＣＤビデオデー
タをラインバッファ２３に格納し、後半に上下パネルデ
ータを出力する。すなわち、図１０（Ｂ）に示すよう
に、ＣＲＴの１ライン目の出力期間に上パネルの１ライ
ン目がラインバッファ２３に格納され、ＣＲＴの２ライ
ン目の出力期間に下パネルの１ライン目がＶＲＡＭ２５
からリードされるとともに、ラインバッファ２３に格納
されている上パネルの１ライン目をリードし上パネルと
下パネルの各１ライン目を同時表示する。同様の操作を
繰り返し、図１０（Ｇ）および図１０（Ｊ）に示すよう
にＣＲＴの４７９ライン目の出力の期間に上パネルの２
４０ライン目がラインバッファ２３に格納され、ＣＲＴ
の４８０ライン目の出力期間に、下パネルの２４０ライ
ン目がＶＲＡＭ２５からリードされるとともに、ライン
バッファ２３に格納されている上パネルの２４０ライン
目がリードされ、上パネルと下パネルの２４０ライン目
が同時表示される。ＬＣＤパネル側でビデオデータを捕
らえるシフトクロック（ＳＣＫ）はパネルの１水平走査
期間の後半でビデオデータのタイミングに合わせて必要
分出力される。例えば、４８０ライン表示の場合、図１
４に示すように、ＳＴＮカラーＬＣＤでは２４０パルス
出力し、ＳＴＮモノクロＬＣＤでは１６０パルス出力す
る。

【００９７】次に、図６のタイミングチャートを参照し
て、前述の第１の方法でフラットパネルディスプレイ４
０を制御する場合の図５のディスプレイコントローラ１
０の動作を説明する。

【００９８】アドレスカウンタ１５１が表示終了ライン
（Ｌ２３９）の先頭アドレスを出力した後、ラインカウ
ンタ１７１は垂直ブランク期間の開始ライン（Ｌ２４
０）を指示するが、アドレスカウンタ１５１は、垂直ブ
ランク期間であるためカウント動作は実行せず、表示終
了ライン（Ｌ２３９）の先頭アドレスを保持し続ける。
この場合、ＶＲＡＭ２５のＲＡＭからＳＡＭには表示終
了ライン（Ｌ２３９）の表示データが再び転送される。
イネーブル制御回路１５２は、垂直ブランク期間の開始
ライン（Ｌ２４０）までシリアル出力イネーブル信号Ｓ
ＯＥをアクティブ“Ｈ”に維持する。

【００９９】このため、垂直ブランク期間の開始ライン
（Ｌ２４０）においては、ＶＲＡＭ２５からは表示終了
ラインＬ２３９と同じ表示データが読み出され、それが
ビデオデータ変換回路２２１に送られてフラットパネル
ビデオデータＦＶＤに変換される。このフラットパネル
ビデオデータＦＶＤは、シフトクロックＳＣＫと共にフ
ラットパネルディスプレイ４０に供給される。したがっ
て、表示終了ライン（Ｌ２３９）のフラットパネルビデ
オデータと同一のダミーデータがフラットパネルディス
プレイ４０のラインバッファに取り込まれる。

【０１００】この後、ラインカウンタ１７１が垂直ブラ
ンク期間の終了ライン（Ｌ２４３）を指示すると、アド
レスカウンタ１５１は、カウント動作を開始し、表示開
始ラインＬ０の先頭アドレスを出力する。また、イネー
ブル制御回路１５２は、シリアル出力イネーブル信号Ｓ
ＯＥをアクティブ“Ｈ”に設定する。このため、ＶＲＡ
Ｍ２５からは表示開始ラインＬ０の表示データが読み出
され、それがビデオデータ変換回路２２１によってフラ
ットパネルビデオデータに変換された後、シフトクロッ
クＳＣＫと共にフラットパネルディスプレイ４０に供給
される。これにより、次フレームサイクルで表示開始ラ
イン（Ｌ０）に表示すべきビテオデータが垂直ブランク
期間終了ラインＬ２４３のダミーデータとして事前出力
され、それがフラットパネルディスプレイ４０のライン
バッファに取り込まれる。

【０１０１】ラインカウンタ１７１が表示開始ライン
（Ｌ０）を指示すると、アドレスカウンタ１５１は、カ
ウント動作を実行せず、表示開始ラインＬ０の先頭アド
レスをそのまま維持する。このため、ＶＲＡＭ２５から
は表示開始ライン（Ｌ０）の表示データが再び読み出さ
れ、それがビデオデータ変換回路２２１によってフラッ
トパネルビデオデータに変換された後、フラットパネル
ディスプレイ４０のラインバッファに供給される。

【０１０２】このように、図５のディスプレイコントロ
ーラ１０が第１の方法でフラットパネルディスプレイ４
０を制御する場合においては、表示終了ライン（Ｌ２３
９）のデータが続けて２度ＶＲＡＭ２５から読み出さ
れ、同じく表示開始ラインＬ０のデータも続けて２度Ｖ
ＲＡＭ２５から読み出される。

【０１０３】次に、図７のタイミングチャートを参照し
て、第２の方法でフラットパネルディスプレイ４０を制
御する場合の図５のディスプレイコントローラ１０の動
作を説明する。

【０１０４】アドレスカウンタ１５１が表示終了ライン
（Ｌ２３９）の先頭アドレスを出力した後、ラインカウ
ンタ１７１は垂直ブランク期間（ＶＢＬＡＮＫ）の開始
ライン（Ｌ２４０）を指示する。この時、イネーブル制
御回路１５２は、シリアル出力イネーブル信号ＳＯＥを
インアクティブ“Ｌ”に設定する。また、クロック制御
回路２２２は、シフトクロックＳＣＫの発生を停止す
る。シフトクロックＳＣＫが停止した場合、フラットパ
ネルディスプレイ４０のラインバッファは、シフトクロ
ックＳＣＫが停止する直前のビデオデータを保持し続け
る。このため、表示終了ライン（Ｌ２３９）のビデオデ
ータが、垂直ブランク期間の開始ラインから３ライン分
（Ｌ２４０〜Ｌ２４２）の期間維持される。

【０１０５】これにより、表示終了ライン（Ｌ２３９）
とブランク開始ライン（Ｌ２４０）のビデオデータが同
一に設定される。なお、ブランク開始ライン（Ｌ２４
０）と表示開始ライン（Ｌ０）のビデオデータを同一に
するための制御については、第１の方法の場合と同様で
ある。

【０１０６】図８には、図５に示したディスプレイコン
トローラ１０の変形例が示されている。このディスプレ
イコントローラ１０は、図５の構成に比し、メモリ制御
回路１５の構成だけが異なっている。すなわち、ここで
は、このメモリ制御回路１５内に、ラインバッファ１５
３が追加されている。

【０１０７】このラインバッファ１５３は、１ライン分
の表示データを保持するためのものであり、第１の方法
でフラットパネルディスプレイ４０を制御する場合にお
いて、表示終了ライン（Ｌ２３９）の表示データを保持
するために使用される。ラインバッファ１５３のリード
／ライト制御は、イネーブル制御回路１５２によって実
行される。

【０１０８】以下、図９のタイミングチャートを参照し
て、第１の方法でフラットパネルディスプレイ４０を制
御する場合の動作を説明する。ラインカウンタ１７１が
表示終了ラインＬ２３９を指示した時、ラインバッファ
１５３の書き込み動作がイネーブル設定される。これに
より、ＶＲＡＭ２５から読み出される表示終了ライン
（Ｌ２３９）のデータは、パラレル−シリアル変換回路
１９に送られると共に、ラインバッファ１５３に送られ
てそこに書き込まれる。

【０１０９】次いで、ラインカウンタ１７１がブランク
開始ライン（Ｌ２４０）を指示した時、シルアル出力イ
ネーブル信号ＳＯＥが停止されてＶＲＡＭ２５からの読
み出し動作が停止される。この時、ラインバッファ１５
３の読み出し動作がイネーブル設定され、表示終了ライ
ン（Ｌ２３９）のデータがパラレル−シリアル変換回路
１９、カラーパレット１８、およびＲＡＭＤＡＣ２１を
介してビデオデータ変換回路２２１に送られる。これに
より、表示終了ライン（Ｌ２３９）とブランク開始ライ
ン（Ｌ２４０）のビデオデータが同一に設定される。

【０１１０】なお、ブランク開始ライン（Ｌ２４０）と
表示開始ライン（Ｌ０）のビデオデータを同一にするた
めの制御動作については、図６のタイミングチャートと
同様である。

【０１１１】以上のように、この実施例のディスプレイ
コントローラ１０においては、表示示終了ライン（Ｌ２
３９）とその直後の垂直ブランク期間開始ライン（Ｌ２
４０）とでパネル内のラインバッファの内容が同一に設
定され、また次フレームサイクルの表示開始ライン（Ｌ
０）とその直前の垂直ブランク期間終了ライン（Ｌ２４
３）との間でもパネル内のラインバッファの内容が同一
に設定される。このため、表示期間から垂直ブランク期
間への変わり目、および垂直ブランク期間から表示期間
への変わり目の双方において、ビデオデータの値差がな
くなり、どのようなデータパターンを表示している場合
でも、画面中にノイズ線が写し出されてしまう等の不具
合が招くこと無く高品位表示を行う事ができる。

【０１１２】なお、この発明のディスプレイコントロー
ラ１０は、特に、上下２枚パネルから構成されるフラッ
トパネルディスプレイ４０の制御に好適であるが、垂直
ブランク期間を含むフレームサイクルで制御可能なもの
であれば、１枚パネルのフラットパネルディスプレイに
も同様にして適用することができる。この場合でも、表
示画面の上側および下側それぞれのノイズ線の発生を防
止できる。

【０１１３】

【発明の効果】以上詳記したように、この発明によれ
ば、表示終了ラインとその直後の垂直ブランク期間とで
パネルのラインバッファの内容が同一に設定され、また
次フレームサイクルの表示開始ラインとその直前の垂直
ブランク期間との間でもラインバッファの内容が同一に
設定される。このため、表示期間から垂直ブランク期間
への変わり目、および垂直ブランク期間から表示期間へ
の変わり目の双方において、ビデオデータの値差がなく
なり、どのようなデータパターンを表示している場合で
も、画面中にノイズ線が写し出されてしまう等の不具合
が招くこと無く高品位表示を行う事ができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るディスプレイコント
ローラによって実行されるフラットパネルディスプレイ
の制御動作の原理を説明するための図。

【図２】同実施例のディスプレイコントローラによって
実行されるフラットパネルディスプレイの第１の制御方
法を説明するタイミングチャート。

【図３】同実施例のディスプレイコントローラによって
実行されるフラットパネルディスプレイの第２の制御方
法を説明するタイミングチャート。

【図４】同実施例のディスプレイコントローラを含む表
示制御システムの構成を示すブロック図。

【図５】図４のディスプレイコントローラ１０に含まれ
るユニットの内、フラットパネルディスプレイの制御に
関係する部分を抽出してを示すブロック図。

【図６】第１の方法でフラットパネルディスプレイを制
御する場合における図５のディスプレイコントローラの
動作を説明するタイミングチャート。

【図７】第２の方法でフラットパネルディスプレイを制
御する場合における図５のディスプレイコントローラの
動作を説明するタイミングチャート。

【図８】図５のディスプレイコントローラの変形例を示
すブロック図。

【図９】図８のディスプレイコントローラの動作を説明
するタイミングチャート。

【図１０】デュアルスクリーンパネル制御における表示
タイミングを示すタイミングチャート。

【図１１】図５に示すビデオデータ変換回路の、カラー
ＬＣＤ用の詳細ブロック図。

【図１２】図５に示すビデオデータ変換回路の、モノク
ロＬＣＤ用の詳細ブロック図。

【図１３】図５に示す上下データ制御回路の詳細ブロッ
ク図。

【図１４】カラーＬＣＤに供給するシフトクロックのタ
イミングを示すタイミングチャート。

【図１５】従来のディスプレイコントローラを使用した
場合におけるダミーデータとノイズ線との関係を示す
図。

【図１６】従来のディスプレイコントローラを使用した
場合における画面上のノイズ線発生位置の一例を示す
図。

【図１７】従来のディスプレイコントローラを使用した
場合における画面上のノイズ線発生位置の他の例を示す
図。

【符号の説明】

１…ＣＰＵ、４…表示制御システム、１０…ディスプレ
イコントローラ、１５…メモリ制御回路、１７…表示タ
イミング生成回路、２２…フラットパネル制御回路、２
５…ＶＲＡＭ、４０…フラットパネルディスプレイ、４
１ａ…上パネル、４１ｂ…下パネル、４４ａ，４４ｂ…
パネル内ラインバッファ、１５１…アドレスカウンタ、
１５２…イネーブル制御回路、１７１…ラインカウン
タ、１７２…ドットカウンタ、２２１…ビデオデータ変
換回路、２２２…クロック制御回路、１５３…ラインバ
ッファ。

Claims

【特許請求の範囲】

【請求項１】複数ライン分の表示期間と、それに後続
する少なくとも２ライン分の垂直ブランク期間とを含む
フレームサイクルによって、フラットパネルディスプレ
イを制御する表示制御装置において、前記表示期間中に、前記フラットパネルディスプレイの
表示開始ラインから表示終了ラインまでの複数ライン分
のビデオデータを前記フラットパネルディスプレイのラ
インバッファに順次転送するビデオデータ転送手段と、前記表示終了ライン直後の前記垂直ブランク期間におけ
る前記ラインバッファの内容を、前記表示終了ラインの
ビデオデータと同一に設定する手段と、次フレームサイクル直前の前記垂直ブランク期間におけ
る前記ラインバッファの内容を、前記次フレームサイク
ルで前記表示開始ラインに表示すべきビテオデータと同
一に設定する手段とを具備することを特徴とする表示制
御装置。
【請求項２】前記フラットパネルディスプレイは、画
面の上半分および下半分にそれぞれ対応する２枚の表示
パネルから構成され、それら表示パネルは前記フレーム
サイクルによって同時に制御されることを特徴とする請
求項１記載の表示制御装置。
【請求項３】前記ラインバッファの内容を前記最終表
示ラインのビデオデータと同一に設定する手段は、前記
ビデオデータ転送手段によって転送された前記表示終了
ラインのビテオデータと同一のビデオデータを、前記フ
ラットパネルディスプレイのラインバッファに再送する
ビデオデデータ再送手段を含むことを特徴とする請求項
１記載の表示制御装置。
【請求項４】前記ビデオデータ再送手段は、少なくと
も１フレーム分のデータが格納されているビデオメモリ
から、前記最終表示ラインのビデオデータを２度繰り返
し読み出す手段を含むことを特徴とする請求項３記載の
表示制御装置。
【請求項５】前記ビデオデータ再送手段は、少なくと
も１フレーム分のデータが格納されているビデオメモリ
から前記最終表示ラインのビデオデータを読み出す手段
と、前記ビデオメモリから読み出された前記最終表示ラ
インのビデオデータを保持するバッファと、このバッフ
ァから前記最終表示ラインのビデオデータを再送する手
段とを含むことを特徴とする請求項３記載の表示制御装
置。
【請求項６】複数ライン分の表示期間と、それに後続
する少なくとも２ライン分の垂直ブランク期間とを含む
フレームサイクルによって、フラットパネルディスプレ
イを制御する表示制御装置において、前記表示期間中に、前記フラットパネルディスプレイの
表示開始ラインから表示終了ラインまでの複数ライン分
のビデオデータを前記フラットパネルディスプレイのラ
インバッファに順次転送するビデオデータ転送手段と、前記ラインバッファにビデオデータを取り込ませるため
のシフトクロックを、前記ビデオデータ転送手段から転
送されるビデオデータに同期して前記フラットパネルデ
ィスプレイに供給するシフトクロック供給手段と、前記表示終了ラインのビデオデータが前記表示終了ライ
ン直後の前記垂直ブランク期間中前記ラインバッファに
保持されるように、前記シフトクロック供給手段から前
記フラットパネルデイプレイへのシフトクロックの供給
を前記表示終了ライン直後の前記垂直ブランク期間中停
止する手段と、次フレームサイクル直前の前記垂直ブランク期間におけ
る前記ラインバッファの内容を、前記次フレームサイク
ルで前記表示開始ラインに表示すべきビテオデータと同
一に設定する手段とを具備することを特徴とする表示制
御装置。
【請求項７】前記ラインバッファの内容を前記次フレ
ームサイクルで前記表示開始ラインに表示すべきビテオ
データと同一に設定する手段は、少なくとも１フレーム
分のデータが格納されているビデオメモリから、前記表
示開始ラインに転送すべきビテオデータを先読みして前
記フラットパネルディスプレイのラインバッファに転送
する手段を含むことを特徴とする請求項６記載の表示制
御装置。
【請求項８】複数ライン分の表示期間と、それに後続
する少なくとも２ライン分の垂直ブランク期間とを含む
フレームサイクルによって、フラットパネルディスプレ
イを制御する表示制御方法において、前記表示期間中に、前記フラットパネルディスプレイの
表示開始ラインから表示終了ラインまでの複数ライン分
のビデオデータを前記フラットパネルディスプレイのラ
インバッファに順次転送し、前記表示終了ライン直後の前記垂直ブランク期間におけ
る前記ラインバッファの内容を、前記表示終了ラインの
ビデオデータと同一に設定し、次フレームサイクル直前の前記垂直ブランク期間におけ
る前記ラインバッファの内容を、前記次フレームサイク
ルで前記表示開始ラインに表示すべきビテオデータと同
一に設定することを特徴とする表示制御方法。
【請求項９】ビデオデータを格納するビデオメモリが
外付けされるデュアルスクリーンパネル用表示制御装置
において、前記ビデオメモリから一方のパネルのビデオデータと他
方のパネルのビデオデータを交互に読みだす手段と；前
記読みだしたビデオデータを前記デュアルスクリーンパ
ネル用ビデオデータに変換する手段と；前記変換された
一方のパネルのビデオデータの１ライン分を格納するラ
インバッファと；前記ラインバッファに格納されたビデ
オデータと、他方のパネルの１ライン分のビデオデータ
とを併せて前記デュアルスクリーンパネルに出力する手
段とを備えたことを特徴とする表示制御装置。
【請求項１０】前記ラインバッファに格納されるビデ
オデータはモノクロＬＣＤ用ビデオデータであることを
特徴とする請求項９記載の表示制御装置。
【請求項１１】前記ラインバッファに格納されるビデ
オデータはカラーＬＣＤ用ビデオデータであることを特
徴とする請求項１０記載の表示制御装。
【請求項１２】前記デュアルスクリーンパネルの１水
平走査期間の前半で前記ビデオデータがラインバッファ
に格納され、後半でラインバファに格納されたビデオデ
ータと次の一方または他方ノパネルの１ライン分のビデ
オデータとが併せて出力されることを特徴とする請求項
９記載の表示制御装置。
【請求項１３】ＣＲＴのｎ番目ラインデータの出力期間
においてデュアルスクリーンパネルの一方のパネルのｎ
ｔｈラインデータがラインバッファに格納され、ＣＲＴ
の（ｎ＋１）番目のラインデータの出力期間において、
デュアルスクリーンパネルの他方のパネルのｎｔｈライ
ンデータをビデオメモリから読みだすとともに、ライン
バッファに格納された一方のパネルのｎ番目ラインデー
タを読みだし併せて出力することを特徴とする請求項９
記載の表示制御装置。
【請求項１４】ビデオデータを格納するビデオメモリ
が外付けされるデュアルスクリーンパネルを備えた表示
制御装置において、前記ビデオメモリから一方のパネルのビデオデータと他
方のパネルのビデオデータを交互に読みだし；前記読み
だしたビデオデータを前記デュアルスクリーンパネル用
ビデオデータに変換し；前記変換された一方のパネルの
ビデオデータの１ライン分をラインバッファに格納し；
前記ラインバッファに格納されたビデオデータと、他方
のパネルの１ライン分のビデオデータとを併せて前記デ
ュアルスクリーンパネルに出力することを特徴とする表
示制御方法。