WO2014030286A1 - 液晶表示装置 - Google Patents

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WO2014030286A1
WO2014030286A1 PCT/JP2013/003997 JP2013003997W WO2014030286A1 WO 2014030286 A1 WO2014030286 A1 WO 2014030286A1 JP 2013003997 W JP2013003997 W JP 2013003997W WO 2014030286 A1 WO2014030286 A1 WO 2014030286A1
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WO
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scanning
period
row
display area
liquid crystal
Prior art date
Application number
PCT/JP2013/003997
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English (en)
French (fr)
Inventor
桶　隆太郎
丸山　純一
崇詞 中井
敏輝 大西
Original Assignee
パナソニック液晶ディスプレイ株式会社
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Publication date
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
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    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen

Definitions

  • the present invention relates to a liquid crystal display device, and more particularly to a technique for horizontally dividing a screen into a plurality of display areas and vertically scanning them in parallel.
  • Liquid crystal display devices are used in products such as flat-screen TVs, personal computers, tablet terminals, and smartphones.
  • the number of pixels such as 4K resolution (4K2K) is increased and high frame rates such as double speed and quadruple speed are required to improve high-definition image display, three-dimensional display, and video quality.
  • 4K2K 4K resolution
  • high frame rates such as double speed and quadruple speed are required to improve high-definition image display, three-dimensional display, and video quality.
  • driving There is a demand for driving. These requirements may shorten the data writing time assigned to each horizontal scanning line in the vertical scanning of the screen, and may cause a problem of insufficient data writing to the pixels in the normal driving method.
  • a division drive method in which a screen is divided into a plurality of display areas and data writing is performed in parallel with respect to each display area.
  • Figure 6 is a schematic diagram of a screen in division driving that bisects the screen up and down, and the vertical scanning of the display area A D of the vertical scan and the lower half of the display area A U of screen half is performed in parallel .
  • the screen is composed of 2n (n is a natural number) horizontal scanning lines from the first to the 2n in order from the top.
  • FIG. 6 is a schematic timing chart of signals VG 1 to VG 2n that are voltage signals supplied to gate lines (scanning lines).
  • the vertical scanning in the area A U (first to nth rows) and the area A D ((n + 1) to second nth rows) is performed from the top to the bottom as shown by arrows in FIG.
  • the scanning pulse P k selection signal
  • the scanning pulse P k selection signal
  • the signals VS U and VS D are set to the reference voltage V BLK corresponding to the pixel value representing black in the blanking period T BLK of vertical scanning.
  • the signals VS U and VS D are synchronized with the scanning pulse P k and the signal voltage V representing the pixel values D k and D n + k of the pixels in the k-th and (n + k) -th rows. k and Vn + k .
  • the pixel values D 1 to D 2n of 2n pixels arranged in the direction along the source line (column direction) are the same, and correspondingly in FIGS.
  • FIGS. 8 and 9 are schematic signal waveform diagrams showing the signals VS U and VG k of the display area A U and the potential VP of the pixel electrode in the non-tail portion and the tail portion of the effective scanning period TEFF , respectively.
  • Thin film transistor provided in each pixel Thin Film Transistor: TFT
  • TFT Thin Film Transistor
  • the potential VP of the pixel electrode is set lower than that in the non-tail row shown in FIG. Therefore, even if the pixel values are the same, the nth row has a problem that the signal voltage is insufficiently written compared to the adjacent (n ⁇ 1) th and (n + 1) th rows, and the screen is displayed darkly on the screen. It was.
  • the present invention has been made to solve the above problem, and in a liquid crystal display device that is driven in a horizontally divided manner, among a plurality of display areas obtained by dividing a screen, a line adjacent to another display area is used for vertical scanning.
  • the object is to make it difficult for an unintended luminance change to appear at the boundary between display areas in the case of including those that end with.
  • the liquid crystal display device includes a video line provided corresponding to each column of pixels for each of a plurality of display areas obtained by horizontally dividing a screen composed of a plurality of pixels arranged in a matrix, and each row of the pixels.
  • the scanning line driving circuit that sequentially supplies a selection signal to the plurality of scanning lines provided in each display region and performs vertical scanning in parallel in the plurality of display regions; and A predetermined reference voltage is applied to the video line during a blanking period, and the video is applied to each pixel in a selected row to which the selection signal is supplied via the scanning line during an effective scanning period of the vertical scanning.
  • a video line driving circuit for applying a signal voltage corresponding to a pixel value via a line, and driving the screen in a divided manner, wherein the scanning line driving circuit is predetermined in the display area.
  • the direct scanning is terminated at the pixel row adjacent to the other display area, and the video line driving circuit applies the first signal voltage applied at the application end timing of the effective scanning period and the blanking period.
  • the second signal voltage applied at the application start timing is set to an equal voltage.
  • the image display device further includes a mask circuit that controls input of a latch pulse to the video line driver circuit, and the mask circuit includes at least the specific display region of the display region.
  • the signal voltage application end timing based on the timing of the selection signal in each selected row may be set to a timing later than the preceding selected row for the selected row at the end of the effective scanning period. Good.
  • the semiconductor device further includes a memory circuit that outputs input data with a delay of at least one horizontal scanning period, and the memory circuit outputs the first signal voltage during the effective scanning period. You may apply until the application start timing of the blanking period.
  • Another liquid crystal display device includes a video line provided corresponding to each column of pixels for each of a plurality of display areas obtained by horizontally dividing a screen composed of a plurality of pixels arranged in a matrix, A scanning line driving circuit that sequentially supplies a selection signal to a plurality of scanning lines provided in each display area corresponding to each row and performs vertical scanning in parallel in the plurality of display areas, and the vertical line A predetermined reference voltage is applied to the video line during a scanning blanking period, while the selection signal is supplied to the pixels in the selected row via the scanning line during an effective scanning period of the vertical scanning.
  • a liquid crystal display device that divides and drives the screen, the video line driving circuit applying a signal voltage corresponding to a pixel value via the video line, wherein the scanning line driving circuit is included in the display area.
  • the video line driving circuit In a specific display area The vertical scanning is terminated in a pixel row adjacent to the other display area, and the video line driving circuit is configured to output the signal voltage in the effective scanning period for at least the specific display area of the display area.
  • a voltage corresponding to the pixel value of the preset intermediate gradation is applied instead of the reference voltage.
  • a liquid crystal display device that performs horizontal division driving
  • display is performed when a plurality of display areas into which a screen is divided include one that ends vertical scanning in a row adjacent to another display area. Unintentional luminance changes are less likely to appear at the boundaries between regions, and image quality can be improved.
  • FIG. 5 is a signal waveform diagram illustrating a pixel voltage writing operation with respect to the last row of the specific display area in the liquid crystal display device according to the first embodiment of the present invention.
  • the application end of the signal voltage V n is a schematic block diagram showing an example of a circuit configuration for slow 1H period.
  • FIG. 5 is a schematic timing chart of voltage signals supplied to source lines and gate lines in upper and lower display areas.
  • FIG. 6 is a schematic signal waveform diagram showing a voltage signal supplied to a source line and a gate line and a potential of a pixel electrode in a non-tail portion of an effective scanning period TEFF .
  • FIG. 6 is a schematic signal waveform diagram showing a voltage signal supplied to a source line and a gate line and a potential of a pixel electrode in an end portion of an effective scanning period TEFF .
  • FIG. 1 is a schematic diagram illustrating a configuration of a liquid crystal display device 10 according to the first embodiment.
  • the liquid crystal display device 10 includes a liquid crystal panel 20, scanning line drive circuits 22u and 22d, video line drive circuits 24u and 24d, a control device 26, a backlight unit (not shown), and a backlight drive circuit (not shown).
  • the liquid crystal display device 10 is, for example, an IPS (In-Plane-Switching) system and an active matrix driving system.
  • the liquid crystal panel 20 includes a color filter substrate and a TFT substrate that are arranged to face each other with a gap, and the gap is filled with liquid crystal.
  • a polarizing film is stuck on the outer surface of each glass substrate constituting the color filter substrate and the TFT substrate.
  • the TFT substrate is located on the back side of the liquid crystal panel 20, and a backlight unit is disposed behind the TFT substrate.
  • the color filter substrate is located on the display surface side of the liquid crystal panel 20.
  • a TFT, a pixel electrode, a common electrode, and wiring to these are formed on the surface of the TFT substrate on the liquid crystal side.
  • the pixel electrodes and the TFTs are arranged in a matrix corresponding to the pixel arrangement.
  • a common electrode made of a transparent electrode material is also disposed in each pixel.
  • As the wiring a plurality of source lines 30, a plurality of gate lines 32, and a common electrode wiring are formed.
  • the plurality of source lines 30 and the plurality of gate lines 32 are arranged substantially orthogonal to each other.
  • the gate line 32 is provided for each row (horizontal arrangement) of TFTs, and is connected in common to the gate electrodes of a plurality of TFTs in the row.
  • the source line 30 is provided for each TFT column (alignment in the vertical direction), and is connected in common to the sources of the plurality of TFTs in the column.
  • a pixel electrode corresponding to the TFT is connected to the drain of each TFT.
  • Each TFT has its conduction state controlled in units of rows in accordance with the scanning pulse applied to the gate line 32.
  • the pixel electrode is connected to the source line 30 through the TFT which is turned on, and a signal voltage (pixel voltage) corresponding to the pixel value is applied from the source line 30.
  • a predetermined common potential is applied to the common electrode via the common electrode wiring.
  • the orientation of the liquid crystal is controlled for each pixel by the electric field generated according to the potential difference between the pixel electrode and the common electrode, and the transmittance for light incident from the backlight unit is changed, whereby an image is formed on the display surface. .
  • the liquid crystal display device 10 is a division driving method in which the screen is horizontally divided into two upper and lower display areas.
  • the total number of pixel rows constituting the screen is 2n (n is a natural number), and the screen is divided into two equal parts, and the upper half of the display area AU and the lower half of the display area AD are divided. Vertical scanning is performed in parallel.
  • the source line 30 is the area A U, at the boundary between A D, is divided into a source line 30d which is disposed on the source line 30u and the area A D is arranged in the area A U.
  • a video line driving circuit 24u is connected to the source line 30u, and a video line driving circuit 24d is connected to the source line 30d.
  • the gate lines 32 of the first to n from the upper side of the screen are arranged in the display area A U, which are connected to the scanning line driving circuit 22u.
  • the (n + 1) th to 2nth gate lines 32 arranged in the display area AD are connected to the scanning line driving circuit 22d.
  • the control device 26 receives a video signal received by a tuner or an antenna (not shown) and a video signal generated by another device such as a video playback device.
  • the control device 26 includes a CPU (Central Processing Unit) and a memory such as a ROM (Read Only Memory) and a RAM (Random Access Memory).
  • the control device 26 performs various image signal processing such as color adjustment on the input video signal, and generates pixel data indicating the gradation value of each pixel. For example, the control device 26 holds the pixel data for one frame obtained from the video signal inputted in line sequential order in the RAM, reads out the pixel data in a desired order for each row, and sends it to the video line driving circuits 24u and 24d. Can be output. Further, the control device 26 generates timing signals for synchronizing the scanning line drive circuits 22u and 22d, the video line drive circuits 24u and 24d, and the backlight drive circuit based on the input video signal, and drives each drive. Output to the circuit.
  • various image signal processing such as color adjustment on the input video signal, and generates pixel data indicating the gradation value of each pixel.
  • the control device 26 holds the pixel data for one frame obtained from the video signal inputted in line sequential order in the RAM, reads out the pixel data in a desired order for each row, and sends it to the video
  • the scanning line driving circuits 22u and 22d sequentially select the gate lines 32 in accordance with the timing signal input from the control device 26, and start the operation of outputting the scanning pulses to the selected gate lines 32.
  • the scanning line driving circuit 22u selects the gate lines 32 in order from the first row to the nth row, and the scanning line driving circuit 22d in parallel with this selects from the (n + 1) th row to the second nth row.
  • the gate line 32 is selected in order.
  • the video line driving circuits 24u and 24d receive pixel data of the selected row from the control device 26 in synchronization with the selection of the gate line 32 by the scanning line driving circuits 22u and 22d, respectively. Generate the corresponding voltage. Then, this is output to the source lines 30u and 30d as a pixel voltage. Thereby, a pixel voltage is applied to the pixel electrode corresponding to the selected gate line 32 in each of the display areas A U and A D. Incidentally, this corresponds to horizontal scanning of a raster image, and a row is selected in each of the display areas A U and A D for each horizontal scanning period in the effective scanning period, and pixel voltage is written to the row.
  • the period (1V) or effective scanning period T EFF and blanking period T BLK vertical scanning in the liquid crystal display device 10 is set to be the same as the effective display period and the blanking period of the vertical scanning of the video signal, also the horizontal
  • the scanning period (1H) can be set based on the horizontal synchronization signal of the video signal.
  • Video line drive circuit 24u, 24d basically outputted to the source line 30 by 1H in the effective scanning period T EFF pixel voltage corresponding to the selected row.
  • the potential of the pixel electrode at the time when the TFT is turned off by the writing operation of each row is basically held until writing to the row is started in the next frame.
  • the transmittance is controlled according to the potential.
  • the polarity of the pixel voltage is inverted for each frame by frame inversion driving.
  • the video line driving circuits 24 u and 24 d basically output a predetermined reference voltage V BLK to each source line 30.
  • the reference voltage V BLK is basically set to a potential associated with a pixel value representing black.
  • FIG. 7 is used as a timing chart of the signals VS U and VS D applied to the source lines 30u and 30d and the signals VG 1 to VG 2n applied to the first to second n gate lines 32 in the present embodiment. Can do. Further, the writing of the pixel voltage to the non-tail row in each effective scanning period TEFF is performed in the same manner as the operation described above with reference to FIG.
  • an object of the present invention is to solve a shortage of writing in the last line when ending in a pixel line adjacent to another display area in vertical scanning in a display area set by horizontal division. It is said.
  • a display area in which vertical scanning ends in a pixel row adjacent to another display area is referred to as a specific display area.
  • the upper display area Au is the specific display area.
  • the video line driving circuit sets the pixel voltage application end timing based on the timing of the scanning pulse in each selected row to at least the specific display region among the plurality of display regions, as the effective scanning period T.
  • the last selected line (end line) of EFF is set to a timing later than that of the preceding selected line (non-end line).
  • FIG. 2 is a signal waveform diagram for explaining the pixel voltage writing operation for the last row of the area A u that is the specific display area, and schematically shows the signal waveforms of the signals VS u and VG n and the potential VP of the pixel electrode. ing.
  • the control device 26 generates, for example, a pulse signal (not shown) that generates a pulse in a 1V cycle, a 1H cycle clock signal CPV, and a 1H cycle latch signal LP by measuring time based on a dot clock signal.
  • control device 26 uses the timing of the 1V cycle pulse of the pulse signal as a reference, the start / end of the effective scanning period TEFF , or the start / end timing of the blanking period TBLK , and the scanning line driving circuit 22u (and The output timing of the trigger signal to the scanning line driving circuit 22d) is set.
  • the scanning line driving circuit 22 u starts the operation of the shift register in response to a trigger signal from the control device 26.
  • the output of each stage of the shift register is connected in turn to the first to n-th gate lines 32 and sequentially outputs scanning pulses to the gate lines 32 in synchronization with the clock signal CPV from the first stage.
  • the shift register raises the scanning pulse for a certain row in synchronization with the rising edge of the clock signal CPV, and lowers the scanning pulse in synchronization with the rising edge of the clock signal CPV after 1H.
  • the video line drive circuit 24u is basically switched sequentially every 1H signal voltage V 1 ⁇ V n corresponding to the pixel value D 1 ⁇ D n to be applied to the source line 30u in the effective scanning period T EFF. For example, switching of the signal voltages V 1 to V n is performed in synchronization with the rising edge of the latch pulse LP from the control device 26.
  • the scanning waveform of the scanning pulse P k to the scanning line driving circuit 22u is applied to the gate line 32 from the dull by capacitance and the wiring resistance associated with the gate line 32, until the period of the signal voltage V k is not applied pulse It can happen that the fall of Pk continues.
  • the ⁇ -th row (1 ⁇ ⁇ ⁇ n ⁇ 1) which is a non-tail row
  • the falling of the scanning pulse P k ends. It is before the time.
  • the period ⁇ until the falling of the scanning pulse P k is completed, and the signal voltage V k + 1 after one row is Continue to be applied.
  • the time t e when the application of the signal voltage V n ends is after the time t c when the effective scanning period T EFF ends and the retrace period T BLK starts.
  • the time t e the application of the signal voltage V n is completed it is preferable that is later than the time (t c + ⁇ ) to the fall of the scanning pulse P n is ended, in this case, with respect to the end row Te is the effective scanning period even T EFF is completed, the period to the falling ends of the scan pulse P n tau, the signal voltage V n is continuously applied.
  • the time t te is excessive. to be rather slow, basically the time t e can be set in accordance with the timing at which the fall of the scanning pulse P n is ended (t c + ⁇ ). In practice, the time t c is set later than the timing of the fall of the scanning pulse P n is ended (t c + ⁇ ), for example, can be set to the time t e after the 1H period from the time t c.
  • FIG. 3 a block diagram schematically illustrating an example of a circuit configuration for applying a signal voltage V n to the application start 1H period blanking period T BLK.
  • the one-line memory circuit 40 and the output data switching circuit 42 shown in FIG. 3 are provided in the control device 26, for example.
  • the pixel data in the display area Au is input in parallel to the one-line memory circuit 40 and the output data switching circuit 42 in the scanning order.
  • the 1-line memory circuit 40 delays the input data by 1H period and outputs it to the output data switching circuit 42.
  • Output data switching circuit 42 for the n-th row from the first row, and outputs the pixel data input directly to the video line drive circuit 24d, the effective scanning period T EFF is time t c to end one line
  • the pixel data input from the memory circuit 40 is output to the video line driving circuit 24d.
  • the signal voltage V n is also applied to the application start 1H period of the blanking period TBLK .
  • FIG. 4 is a schematic block diagram showing an example of a circuit configuration to slow the application end of the signal voltage V n IH period.
  • the mask circuit 44 shown in FIG. 4 is provided in the control device 26, for example.
  • Latch pulse LP for providing pixel data of the display area A u, and the timing of generating a signal voltage corresponding to the pixel data is input to the video line drive circuit 24u.
  • Mask circuit 44 is provided on a path of the latch pulse LP, to mask latch pulse LP rises at time t c to an effective scanning period T EFF is completed, the latch pulse LP is inputted to the video line driving circuit 24u Do not be. According to this, it is maintained without leaving the application of effective scanning period T EFF the time t c signal voltage V n be turned to end, application end of the signal voltage V n is delayed 1H period.
  • the display area A d of the lower trailing row of vertical scanning is located at the screen edge, similarly to the display region A u of the upper described above, as the configuration and operation for compensating for the insufficient writing of the pixel voltage at the end row As a result, it is possible to prevent the line at the edge of the screen from being displayed darkly.
  • the schematic configuration of the liquid crystal display device according to the second embodiment is basically the same as the liquid crystal display device 10 of the above-described embodiment shown in FIG.
  • the same components as those in the first embodiment are denoted by the same reference numerals to simplify the description.
  • This embodiment is different from the first embodiment in the configuration and operation that compensates for insufficient writing of the pixel voltage of the last row in the vertical scanning of the horizontally divided display region.
  • the upper display area A u is set as the specific display area, and vertical scanning with respect to the display area A u is taken as an example to describe the pixel voltage writing operation for the last row in each effective scanning period TEFF .
  • the video line driving circuit has a predetermined length at the beginning of the blanking period TBLK after the application of the signal voltage in the effective scanning period TEFF to at least a specific display area among the plurality of display areas.
  • a voltage corresponding to a preset intermediate gradation pixel value is applied instead of the reference voltage V BLK .
  • FIG. 5 is a signal waveform diagram for explaining the pixel voltage writing operation for the last row of the area A u which is the specific display area, and schematically shows the signal waveforms of the signals VS u and VG n and the potential VP of the pixel electrode. ing.
  • the application end time t c of the signal voltage V n for the last row i.e., the time t c to an effective scanning period T EFF ends
  • End time t e of the transition period is preferable that is later than the time at which the fall of the scanning pulse P n is ended (t c + ⁇ ), for example, set to the time t e after the 1H period from the time t c Is done.
  • the control device 26 outputs pixel data of a predetermined intermediate gradation to the video line driving circuit 24d, and the video line driving circuit 24d outputs a voltage V MID corresponding to the pixel data.
  • the halftone pixel data can be set to, for example, half the number of gradations of the pixel data.
  • an average value for a standard image may be obtained in advance through experiments or the like and set as pixel data of intermediate gradation.
  • the voltage V MID expected to be closer to the signal voltage V n than the reference potential V BLK is applied to the pixel electrode at the falling edge of the scan pulse P n .
  • the writing of the signal voltage V n at the end row is assisted, insufficient writing of a signal voltage to the pixel electrode as compared to other rows is eliminated or reduced. Therefore, it is possible to prevent deterioration in image quality due to unnecessary dark display of lines other than the edges of the screen.
  • the pixel data of the intermediate gradation in the transition period is fixed in each frame, thereby simplifying the circuit configuration.
  • the specific display area is the upper display area A u and the lower display area Ad is not the specific display area.
  • Ad is the specific display area
  • a u specific configuration that does not display region i.e., a U performs vertical scanning toward the first row from the n-th row, a D configuration for performing vertical scanning direction from the 2n row to the (n + 1) th row) to Ya
  • a U and A D are both specified display areas (that is, A U performs vertical scanning from the first row to the n-th row, and AD is directed from the second n-th row to the (n + 1) -th row. Even in a configuration in which vertical scanning is performed, a configuration / operation that compensates for insufficient writing of the pixel voltage in the last row can be achieved.
  • the screen is composed of an even number of pixel rows, and the display areas A U and AD are set by equally dividing the screen up and down, but the screen is composed of an odd number of pixel rows.
  • the number of pixel rows constituting the upper and lower display areas may be different from each other. For example, on a screen composed of an odd number, one pixel row in the display areas A U and A D can be set one more than the other.
  • the present invention can be applied to horizontal division driving in which three or more display areas are provided.
  • the signals VS U and VS D are set to the reference voltage V BLK corresponding to the pixel value representing black in the blanking period T BLK of vertical scanning.
  • the reference voltage V WHT corresponding to the pixel value may be set. Also in this case, a problem that an unintended luminance change appears at the boundary between the display areas may occur, and therefore, the problem can be solved by applying the present invention.

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Abstract

　本願発明は、水平分割駆動する液晶表示装置において、各表示領域の垂直走査の末尾行における画素電圧の書き込み不足が生じ、画質が低下することを防止する。　上側の表示領域のゲート線を駆動する走査線駆動回路は、画像の第ｋ行を選択する走査パルスＰｋを順次出力する。上側の表示領域のソース線を駆動する映像線駆動回路は、走査パルスＰｋの期間にデータＤｋに応じた画素電圧を出力する。走査パルスＰｋの印加に対する画素電圧の印加終了のタイミングは、有効走査期間ＴＥＦＦの末尾行とされる第ｎ行について、その先行より遅いタイミングに設定される。

Description

液晶表示装置
　本発明は液晶表示装置に係り、特に、画面を複数の表示領域に水平分割し、それらを並列に垂直走査する技術に関する。
　液晶表示装置は薄型テレビ、パソコン、タブレット端末、スマートフォンなどの製品に用いられている。特に薄型テレビに代表される大型パネルのアプリケーションでは、高精細な画像表示、三次元表示及び動画質向上のため、４Ｋ解像度（４Ｋ２Ｋ）など画素数の増大や、倍速、４倍速といった高フレームレートでの駆動への要求がある。これらの要求は、画面の垂直走査において各水平走査線に割り当てられるデータ書き込み時間を短くし、通常の駆動方法では画素へのデータ書き込み不足という問題を生じ得る。この問題の解決策の一つとして、画面を複数の表示領域に分割し、データ書き込みを各表示領域に対して並列して行う分割駆動方式が知られている。
　しかし、画面を上下２つの表示領域に水平分割する分割駆動では、液晶表示装置の表示画像において表示領域間の境界に意図しない輝度変化が現れ、画像上にて表示領域の継ぎ目が見えるという問題が存在し、特開２０００－３２１５５２号公報、特開２００８－７０４０６号公報及び特開平１１－１０２１７２号公報では当該問題への対策が検討されている。
　上述の表示領域の継ぎ目が表示されるという問題には上記特許文献で検討されていない原因も存在する。図６～図９を用いて本願が扱う継ぎ目表示の原因を説明する。
　図６は画面を上下に２等分した分割駆動における画面の模式図であり、画面上半分の表示領域ＡＵの垂直走査と下半分の表示領域ＡＤの垂直走査とが並列して行われる。当該画面は上から順に第１から第２ｎまでの２ｎ本（ｎは自然数）の水平走査線からなるものとする。
　図７は、領域ＡＵ，ＡＤそれぞれのソース線（映像線）に供給される電圧信号である信号ＶＳＵ，ＶＳＤ及び、第１～第２ｎの水平走査線それぞれに対応して設けられるゲート線（走査線）に供給される電圧信号である信号ＶＧ１～ＶＧ２ｎの模式的なタイミング図である。領域ＡＵ（第１～第ｎ行）及び領域ＡＤ（第（ｎ＋１）～第２ｎ行）における垂直走査は例えば、図６に矢印で示すように上から下へ向けて行われ、これに対応して垂直走査の有効走査期間ＴＥＦＦでは順次、信号ＶＧｋ及び信号ＶＧｎ＋ｋ（ｋ＝１～ｎ）に走査パルスＰｋ（選択信号）が生成される。
　信号ＶＳＵ，ＶＳＤは垂直走査の帰線期間ＴＢＬＫにおいて、黒を表す画素値に対応する基準電圧ＶＢＬＫに設定される。一方、有効走査期間ＴＥＦＦにおいては、信号ＶＳＵ，ＶＳＤは走査パルスＰｋに同期して、第ｋ行及び第（ｎ＋ｋ）行の画素の画素値Ｄｋ，Ｄｎ＋ｋを表す信号電圧Ｖｋ，Ｖｎ＋ｋに設定される。ここでは説明を簡単にするために、ソース線に沿う方向（列方向）に並ぶ２ｎ個の画素の画素値Ｄ１～Ｄ２ｎは同一であるとし、これに対応して図７～図９では有効走査期間ＴＥＦＦでの信号ＶＳＵ，ＶＳＤを一定電圧で表している。なお、フレーム反転駆動により、信号ＶＳＵ，ＶＳＤは隣り合う有効走査期間ＴＥＦＦにて基準電圧ＶＢＬＫに対する極性を反転される。
　図８、図９はそれぞれ有効走査期間ＴＥＦＦの非末尾部分及び末尾部分における、表示領域ＡＵの信号ＶＳＵ、ＶＧｋ及び、画素電極の電位ＶＰを示す模式的な信号波形図である。各画素に設けられた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）は、ゲート電極に走査パルスＰｋを印加されると、ソース線と画素電極との間のチャネルをオン状態とし、画素電極は信号ＶＳＵに応じた電位に充電される。ところで、走査パルスＰｋの波形はゲート線に付随する容量及び配線抵抗によって鈍ることから、信号電圧Ｖｋが印加されない期間まで走査パルスＰｋの立ち下がりが続くことが起こり得る。非末尾行である第α行（１≦α≦ｎ－１）の画素への書き込みでは、図８に示すように、当該行に対する走査パルスＰαの立ち下がり期間に、１行後の信号電圧Ｖα＋１が印加されることによって、画素電極の電位ＶＰが比較的高く設定される。これに対して、末尾行である第ｎ行の画素への書き込みでは、図９に示すように、当該行に対する走査パルスＰｎの立ち下がり期間に、１行後（つまり下側の表示領域ＡＤの最上行）の信号電圧Ｖｎ＋１よりも低い基準電圧ＶＢＬＫが印加されるので、画素電極の電位ＶＰが図８に示す非末尾行の場合より低く設定される。そのため、画素値が同じであっても第ｎ行は隣接する第（ｎ－１）行、第（ｎ＋１）行と比べて信号電圧の書き込み不足となり、画面にて暗く表示されるという問題があった。
　この垂直走査の末尾行の画素への書き込み不足は画面を水平分割しない通常の駆動方式の末尾行でも起こるが、それによって輝度が低下するのは画面の端の行であるため、それほど目立たない。これと比較して、上述の表示領域ＡＵのように画面の端以外における輝度変化は視覚的に認識されやすい。
　本発明は上記問題を解決するためになされたものであり、水平分割駆動する液晶表示装置において、画面を分割した複数の表示領域のうちに、垂直走査を他の表示領域に隣接している行で終了するものを含む場合に、表示領域間の境界にて意図しない輝度変化が現れにくくすることを目的とする。
　本発明に係る液晶表示装置は、行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、前記走査線駆動回路は、前記表示領域のうち予め定められた特定表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行で終了し、前記映像線駆動回路は、前記有効走査期間の印加終了タイミングにおいて印加する第１の信号電圧と、前記帰線期間の印加開始タイミングにおいて印加する第２の信号電圧とを等しい電圧に設定する。
　また、本発明の一態様では、さらに、前記映像線駆動回路へのラッチパルスの入力を制御するマスク回路を有し、前記マスク回路は、前記表示領域のうち少なくとも前記特定表示領域に対して、前記各選択行での前記選択信号のタイミングを基準とした前記信号電圧の印加終了タイミングを、前記有効走査期間の末尾の前記選択行について、その先行の前記選択行より遅いタイミングに設定してもよい。
　また、本発明の一態様では、さらに、入力されたデータを少なくとも１水平走査周期遅延させて出力するメモリ回路を有し、前記メモリ回路は、前記有効走査期間における前記第１の信号電圧を、前記帰線期間の印加開始タイミングまで印加してもよい。
　他の本発明に係る液晶表示装置は、行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、前記走査線駆動回路は、前記表示領域のうち予め定められた特定表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行で終了し、前記映像線駆動回路は、前記表示領域のうち少なくとも前記特定表示領域に対して、前記有効走査期間における前記信号電圧の印加終了後の、前記帰線期間の先頭の所定長さの遷移期間に、予め設定した中間階調の前記画素値に応じた電圧を前記基準電圧に代えて印加する。
　本発明によれば、水平分割駆動する液晶表示装置において、画面を分割した複数の表示領域のうちに、垂直走査を他の表示領域に隣接している行で終了するものを含む場合に、表示領域間の境界に、意図しない輝度変化が現れにくくすることができ、画像の品質向上を図ることができる。
本発明の実施形態に係る液晶表示装置の構成を示す模式図である。 本発明の第１の実施形態の液晶表示装置における特定表示領域の末尾行に対する画素電圧の書き込み動作を説明する信号波形図である。 信号電圧Ｖｎの印加終了後、帰線期間ＴＢＬＫの印加開始１Ｈ期間にも信号電圧Ｖｎを印加する回路構成の一例を示す概略のブロック図である。 信号電圧Ｖｎの印加終了を１Ｈ期間遅くする回路構成の一例を示す概略のブロック図である。 本発明の第２の実施形態の液晶表示装置における特定表示領域の末尾行に対する画素電圧の書き込み動作を説明する信号波形図である。 画面を上下に２等分した分割駆動における画面の模式図である。 上下の表示領域それぞれのソース線及びゲート線に供給される電圧信号の模式的なタイミング図である。 有効走査期間ＴＥＦＦの非末尾部分でのソース線及びゲート線に供給される電圧信号及び、画素電極の電位を示す模式的な信号波形図である。 有効走査期間ＴＥＦＦの末尾部分でのソース線及びゲート線に供給される電圧信号及び、画素電極の電位を示す模式的な信号波形図である。
　以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
［第１の実施形態］
　図１は、第１の実施形態に係る液晶表示装置１０の構成を示す模式図である。液晶表示装置１０は、液晶パネル２０、走査線駆動回路２２ｕ，２２ｄ、映像線駆動回路２４ｕ，２４ｄ、制御装置２６、バックライトユニット（不図示）及びバックライト駆動回路（不図示）を備える。
　液晶表示装置１０は、例えば、ＩＰＳ（In Plane Switching）方式、かつアクティブマトリクス駆動方式である。液晶パネル２０は、間隙を設けて対向配置されたカラーフィルタ基板とＴＦＴ基板とを備え、それらの間隙に液晶が充填される。カラーフィルタ基板及びＴＦＴ基板を構成する各ガラス基板の外側面にはそれぞれ偏光フィルムが貼られる。ＴＦＴ基板は液晶パネル２０の背面側に位置し、この後ろにバックライトユニットが配置される。一方、カラーフィルタ基板は液晶パネル２０の表示面側に位置する。
　ＴＦＴ基板の液晶側の面には、ＴＦＴ、画素電極及び共通電極やこれらへの配線などが形成されている。具体的には、画素電極及びＴＦＴがそれぞれ画素配列に対応してマトリクス状に配置される。各画素には画素電極と同様、透明電極材からなる共通電極も配置される。配線として、複数のソース線３０、複数のゲート線３２及び共通電極配線が形成される。複数のソース線３０と複数のゲート線３２とは互いに概ね直交して配置される。ゲート線３２はＴＦＴの行（水平方向の並び）ごとに設けられ、当該行の複数のＴＦＴのゲート電極に共通に接続される。ソース線３０はＴＦＴの列（垂直方向の並び）ごとに設けられ、当該列の複数のＴＦＴのソースに共通に接続される。また、各ＴＦＴのドレインには当該ＴＦＴに対応する画素電極が接続される。
　各ＴＦＴはゲート線３２に印加される走査パルスに応じて行単位で導通状態を制御される。オン状態とされたＴＦＴを介して画素電極はソース線３０に接続され、ソース線３０から画素値に応じた信号電圧（画素電圧）を印加される。共通電極は共通電極配線を介して所定のコモン電位を印加される。液晶は、画素電極と共通電極との電位差に応じて生じる電界により画素ごとに配向を制御されて、バックライトユニットから入射した光に対する透過率を変化させ、これにより表示面に画像が形成される。
　液晶表示装置１０は画面を上下２つの表示領域に水平分割した分割駆動方式である。ここでは、画面を構成する画素行の総数を２ｎ（ｎは自然数）とし、当該画面を上下に２等分してその上半分である表示領域ＡＵと下半分である表示領域ＡＤとが並列して垂直走査される。
　分割駆動を行うため、ソース線３０は領域ＡＵ，ＡＤ間の境界にて、領域ＡＵに配置されるソース線３０ｕと領域ＡＤに配置されるソース線３０ｄとに分断されている。ソース線３０ｕには映像線駆動回路２４ｕが接続され、ソース線３０ｄには映像線駆動回路２４ｄが接続される。画面の上側から第１～第ｎのゲート線３２は表示領域ＡＵに配置され、これらは走査線駆動回路２２ｕに接続される。また、表示領域ＡＤに配置される第（ｎ＋１）～第２ｎのゲート線３２は走査線駆動回路２２ｄに接続される。
　制御装置２６は、不図示のチューナやアンテナで受信した映像信号や、映像再生装置など別の装置が生成した映像信号を入力される。制御装置２６は、ＣＰＵ（Central Processing Unit）及びＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）などのメモリを備える。
　制御装置２６は入力された映像信号に対して色調整などの各種の画像信号処理を行い、各画素の階調値を示す画素データを生成する。例えば、制御装置２６は線順次で入力される映像信号から得られた１フレーム分の画素データをＲＡＭに保持し、行ごとに所望の順序で画素データを読み出して映像線駆動回路２４ｕ，２４ｄへ出力することができる。また、制御装置２６は入力された映像信号に基づいて、走査線駆動回路２２ｕ，２２ｄ、映像線駆動回路２４ｕ，２４ｄ及び、バックライト駆動回路が同期を取るためのタイミング信号を生成し、各駆動回路に向けて出力する。
　走査線駆動回路２２ｕ，２２ｄは制御装置２６から入力されるタイミング信号に応じてゲート線３２を順番に選択し、選択したゲート線３２に走査パルスを出力する動作を開始する。本実施形態においては、走査線駆動回路２２ｕは、第１行から第ｎ行まで順にゲート線３２を選択し、これと並行して走査線駆動回路２２ｄは第（ｎ＋１）行から第２ｎ行まで順にゲート線３２を選択する。
　映像線駆動回路２４ｕ，２４ｄはそれぞれ走査線駆動回路２２ｕ，２２ｄによるゲート線３２の選択に同期して、当該選択された行の画素データを制御装置２６から入力され、当該行の各画素データに応じた電圧を生成する。そして、これを画素電圧としてソース線３０ｕ，３０ｄへ出力する。これにより、表示領域ＡＵ，ＡＤそれぞれにて、選択されたゲート線３２に対応する画素電極に画素電圧が印加される。ちなみに、これはラスター画像の水平走査に相当し、有効走査期間にて水平走査周期ごとに表示領域ＡＵ，ＡＤそれぞれにて行が選択され、当該行への画素電圧の書き込みが行われる。例えば、液晶表示装置１０における垂直走査の周期（１Ｖ）や有効走査期間ＴＥＦＦ及び帰線期間ＴＢＬＫは、映像信号における垂直走査の有効表示期間及び帰線期間と同一に設定され、また、水平走査周期（１Ｈ）は映像信号の水平同期信号に基づいて設定することができる。
　映像線駆動回路２４ｕ，２４ｄは、選択行に対応する画素電圧を有効走査期間ＴＥＦＦにおいて基本的に１Ｈずつソース線３０へ出力する。各行の書き込み動作にてＴＦＴがオフ状態となった時点の画素電極の電位は、次のフレームにて当該行への書き込みが開始されるまで基本的に保持され、その間、当該行の各画素は当該電位に応じた透過率に制御される。なお、本実施形態では、フレーム反転駆動により画素電圧の極性はフレームごとに反転される。帰線期間ＴＢＬＫには映像線駆動回路２４ｕ，２４ｄは基本的には所定の基準電圧ＶＢＬＫを各ソース線３０へ出力する。ここで、ＴＦＴのリーク電流などによって画素電極に不要な直流電位が印加されると画質低下を招く。これを防止するため、基準電圧ＶＢＬＫは基本的には黒を表す画素値に対応付けられた電位に設定することが好適である。
　本実施形態におけるソース線３０ｕ，３０ｄに印加される信号ＶＳＵ，ＶＳＤ及び、第１～第２ｎのゲート線３２に印加される信号ＶＧ１～ＶＧ２ｎのタイミング図として図７を援用することができる。また、各有効走査期間ＴＥＦＦにおける非末尾行に対する画素電圧の書き込みは図８を用いて上述した動作と同様に行われる。
　以下、本発明の特徴である、各有効走査期間ＴＥＦＦにおける末尾行に対する画素電圧の書き込み動作について説明する。上述したように本発明は、水平分割で設定された表示領域における垂直走査のうち、他の表示領域に隣接している画素行で終了する場合の末尾行での書き込み不足を解消することを目的としている。ここで、垂直走査が他の表示領域に隣接している画素行で終了する表示領域を特定表示領域と呼ぶことにする。本実施形態においては上側の表示領域Ａｕが特定表示領域である。
　本実施形態においては、映像線駆動回路は複数の表示領域のうち少なくとも特定表示領域に対して、各選択行での走査パルスのタイミングを基準とした画素電圧の印加終了タイミングを、有効走査期間ＴＥＦＦの末尾の選択行（末尾行）について、その先行の選択行（非末尾行）より遅いタイミングに設定する。
　図２は特定表示領域である領域Ａｕの末尾行に対する画素電圧の書き込み動作を説明する信号波形図であり、信号ＶＳｕ、ＶＧｎ及び、画素電極の電位ＶＰの信号波形を模式的に示している。制御装置２６は例えば、ドットクロック信号に基づいて計時することにより、１Ｖ周期でパルスを生じる不図示のパルス信号、１Ｈ周期のクロック信号ＣＰＶ、及び１Ｈ周期のラッチ信号ＬＰを生成する。また、制御装置２６はパルス信号の１Ｖ周期のパルスのタイミングを基準として、有効走査期間ＴＥＦＦの開始／終了、又は帰線期間ＴＢＬＫの開始／終了のタイミング、及び走査線駆動回路２２ｕ（及び走査線駆動回路２２ｄ）へのトリガ信号の出力タイミングを設定する。
　走査線駆動回路２２ｕは制御装置２６からのトリガ信号によりシフトレジスタの動作を開始させる。シフトレジスタの各段の出力は第１行から第ｎ行のゲート線３２に順番に接続され、クロック信号ＣＰＶに同期して先頭段から順次、走査パルスをゲート線３２へ出力する。例えば、シフトレジスタはクロック信号ＣＰＶの立ち上がりに同期して或る行に対する走査パルスを立ち上げ、その１Ｈ後のクロック信号ＣＰＶの立ち上がりに同期して当該走査パルスを立ち下げる。また、映像線駆動回路２４ｕは、有効走査期間ＴＥＦＦにおいてソース線３０ｕに印加する画素値Ｄ１～Ｄｎに応じた信号電圧Ｖ１～Ｖｎを基本的に１Ｈ毎に順番に切り替える。例えば、信号電圧Ｖ１～Ｖｎの切り替えは、制御装置２６からのラッチパルスＬＰの立ち上がりに同期して行われる。
　上述したように、走査線駆動回路２２ｕがゲート線３２に印加する走査パルスＰｋの波形はゲート線３２に付随する容量及び配線抵抗によって鈍ることから、信号電圧Ｖｋが印加されない期間まで走査パルスＰｋの立ち下がりが続くことが起こり得る。本実施形態では、非末尾行である第α行（１≦α≦ｎ－１）に対しては、信号電圧Ｖｋの印加が終了する時刻ｔｋは走査パルスＰｋの立ち下がりが終了する時刻よりも前である。しかし、これら非末尾行に対しては、信号電圧Ｖｋの印加が終了した後であっても、走査パルスＰｋの立ち下がりが終了するまでの期間τ、１行後の信号電圧Ｖｋ＋１が印加され続ける。
　他方、末尾行に対しては、信号電圧Ｖｎの印加が終了する時刻ｔｅは、有効走査期間ＴＥＦＦが終了し、帰線期間ＴＢＬＫが開始する時刻ｔｃよりも後である。例えば、信号電圧Ｖｎの印加が終了する時刻ｔｅは、走査パルスＰｎの立ち下がりが終了する時刻（ｔｃ＋τ）よりも後であることが好適であり、この場合、末尾行に対しては、有効走査期間ＴＥＦＦが終了しても、走査パルスＰｎの立ち下がりが終了するまでの期間τ、信号電圧Ｖｎが印加され続ける。これにより、他の行と比較した画素電圧の書き込み不足が解消又は軽減され、画面の端以外の行が不必要に暗く表示されることによる画質低下を防止できる。
　信号電圧Ｖｎの印加終了を遅くすることは、実質的に垂直帰線期間ＴＢＬＫのうち先頭部分にて基準電圧ＶＢＬＫとは異なる電圧をソース線３０に印加することに相当する。ここで、上述したように垂直帰線期間ＴＢＬＫにおけるソース線３０の電位は基本的には黒に対応する基準電圧ＶＢＬＫに設定することが好適であることを考慮すると、時刻ｔｅを過度に遅くするべきではなく、基本的には時刻ｔｅは走査パルスＰｎの立ち下がりが終了するタイミング（ｔｃ＋τ）に合わせて設定することができる。実際には、時刻ｔｃは走査パルスＰｎの立ち下がりが終了するタイミング（ｔｃ＋τ）よりも後に設定され、例えば、時刻ｔｃより１Ｈ期間後の時刻ｔｅに設定することができる。
　図３は信号電圧Ｖｎの印加終了後、帰線期間ＴＢＬＫの印加開始１Ｈ期間にも信号電圧Ｖｎを印加する回路構成の一例を示す概略のブロック図である。図３に示す１ラインメモリ回路４０及び出力データ切替回路４２は例えば制御装置２６に設けられる。表示領域Ａｕの画素データは走査順に１ラインメモリ回路４０と出力データ切替回路４２とに並列して入力される。１ラインメモリ回路４０は入力されたデータを１Ｈ期間遅延して出力データ切替回路４２へ出力する。出力データ切替回路４２は、第１行から第ｎ行に対しては、直接入力された画素データを映像線駆動回路２４ｄへ出力し、有効走査期間ＴＥＦＦが終了する時刻ｔｃになると１ラインメモリ回路４０から入力された画素データを映像線駆動回路２４ｄへ出力する。これにより、信号電圧Ｖｎは帰線期間ＴＢＬＫの印加開始１Ｈ期間にも印加される。
　図４は信号電圧Ｖｎの印加終了を１Ｈ期間遅くする回路構成の一例を示す概略のブロック図である。図４に示すマスク回路４４は例えば制御装置２６に設けられる。表示領域Ａｕの画素データ、及び画素データに応じた信号電圧を生成するタイミングを与えるためのラッチパルスＬＰは、映像線駆動回路２４ｕに入力される。マスク回路４４は、ラッチパルスＬＰの経路上に設けられており、有効走査期間ＴＥＦＦが終了する時刻ｔｃに立ち上がるラッチパルスＬＰをマスクして、当該ラッチパルスＬＰが映像線駆動回路２４ｕに入力されないようにする。これによると、有効走査期間ＴＥＦＦが終了する時刻ｔｃになっても信号電圧Ｖｎの印加が終了せずに維持されて、信号電圧Ｖｎの印加終了が１Ｈ期間遅くなる。
　なお、垂直走査の末尾行が画面端に位置する下側の表示領域Ａｄについても、上述した上側の表示領域Ａｕと同様に、末尾行における画素電圧の書き込み不足を補償する構成・動作としてもよく、これにより画面の端の行が暗く表示されることを防止できる。
［第２の実施形態］
　第２の実施形態に係る液晶表示装置の概略の構成は図１に示した上記実施形態の液晶表示装置１０と基本的に同じである。以下の説明では、第１の実施形態と同様の構成要素には同一の符号を付して説明の簡素化を図る。本実施形態が第１の実施形態と異なる点は、水平分割した表示領域の垂直走査における末尾行の画素電圧の書き込み不足を補償する構成・動作にある。ここでも上側の表示領域Ａｕを特定表示領域とし、表示領域Ａｕについての垂直走査を例にして、以下、各有効走査期間ＴＥＦＦにおける末尾行に対する画素電圧の書き込み動作について説明する。
　本実施形態においては、映像線駆動回路は複数の表示領域のうち少なくとも特定表示領域に対して、有効走査期間ＴＥＦＦにおける信号電圧の印加終了後の、帰線期間ＴＢＬＫの先頭の所定長さの遷移期間に、予め設定した中間階調の画素値に応じた電圧を基準電圧ＶＢＬＫに代えて印加する。
　図５は特定表示領域である領域Ａｕの末尾行に対する画素電圧の書き込み動作を説明する信号波形図であり、信号ＶＳｕ、ＶＧｎ及び、画素電極の電位ＶＰの信号波形を模式的に示している。
　本実施形態では、末尾行に対する信号電圧Ｖｎの印加終了時刻ｔｃ（すなわち、有効走査期間ＴＥＦＦが終了する時刻ｔｃ）の後に遷移期間が配置される。遷移期間の終了時刻ｔｅは走査パルスＰｎの立ち下がりが終了する時刻（ｔｃ＋τ）よりも後であることが好適であり、例えば、時刻ｔｃより１Ｈ期間後の時刻ｔｅに設定される。有効走査期間ＴＥＦＦが終了する時刻ｔｃになると制御装置２６は所定の中間階調の画素データを映像線駆動回路２４ｄへ出力し、映像線駆動回路２４ｄは当該画素データに応じた電圧ＶＭＩＤを時刻ｔｃからｔｅまでの期間、ソース線３０に印加する。中間階調の画素データは、例えば、画素データの階調数の半分等に設定することができる。また、標準的な画像についての平均値を予め実験等により求めて、これを中間階調の画素データとして設定してもよい。
　当該構成では、基準電位ＶＢＬＫよりも信号電圧Ｖｎに近いことが期待される電圧ＶＭＩＤが走査パルスＰｎの立ち下がりにて画素電極に印加される。これにより、末尾行での信号電圧Ｖｎの書き込みが補助されるので、他の行と比較した画素電極への信号電圧の書き込み不足が解消又は軽減される。よって、画面の端以外の行が不必要に暗く表示されることによる画質低下を防止できる。また、遷移期間における中間階調の画素データは各フレームにて固定とされ、これにより回路構成の簡素化を図ることができる。
　上記各実施形態では、特定表示領域は上側の表示領域Ａｕであり、下側の表示領域Ａｄは特定表示領域ではない構成であったが、逆にＡｄを特定表示領域とし、Ａｕを特定表示領域としない構成（つまり、ＡＵは第ｎ行から第１行へ向けて垂直走査を行い、ＡＤは第２ｎ行から第（ｎ＋１）行へ向けて垂直走査を行う構成）や、ＡＵ，ＡＤの双方を特定表示領域とする構成（つまり、ＡＵは第１行から第ｎ行へ向けて垂直走査を行い、ＡＤは第２ｎ行から第（ｎ＋１）行へ向けて垂直走査を行う構成）においても、末尾行における画素電圧の書き込み不足を補償する構成・動作とすることができる。
　また、上記各実施形態では画面は偶数本の画素行からなり、当該画面を上下に二等分して表示領域ＡＵ，ＡＤが設定されているが、画面は奇数本の画素行から構成されていてもよく、また上下の表示領域を構成する画素行の本数が互いに異なっていてもよい。例えば、奇数本からなる画面では、表示領域ＡＵ，ＡＤのいずれか一方の画素行を他方より１本多く設定することができる。
　さらに、３つ以上の表示領域を設ける水平分割駆動においても本願発明を適用することができる。
　なお、上記各実施形態では、信号ＶＳＵ，ＶＳＤは垂直走査の帰線期間ＴＢＬＫにおいて黒を表す画素値に対応する基準電圧ＶＢＬＫに設定されたが、これに限らず、白を表す画素値に対応する基準電圧ＶＷＨＴに設定されてもよい。この場合も、表示領域間の境界にて意図しない輝度変化が現れるという課題が生じ得るため、本願発明を適用することで当該課題を解決することが可能である。

Claims (4)

  1. 　行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、
    　前記走査線駆動回路は、前記表示領域のうち予め定められた特定表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行で終了し、
    　前記映像線駆動回路は、前記有効走査期間の印加終了タイミングにおいて印加する第１の信号電圧と、前記帰線期間の印加開始タイミングにおいて印加する第２の信号電圧とを等しい電圧に設定すること、
    　を特徴とする液晶表示装置。
  2. 　請求項１に記載の液晶表示装置において、
    　さらに、前記映像線駆動回路へのラッチパルスの入力を制御するマスク回路を有し、
    　前記マスク回路は、前記表示領域のうち少なくとも前記特定表示領域に対して、前記各選択行での前記選択信号のタイミングを基準とした前記信号電圧の印加終了タイミングを、前記有効走査期間の末尾の前記選択行について、その先行の前記選択行より遅いタイミングに設定すること、
    　を特徴とする液晶表示装置。
  3. 　請求項１に記載の液晶表示装置において、
    　さらに、入力されたデータを少なくとも１水平走査周期遅延させて出力するメモリ回路を有し、
    　前記メモリ回路は、前記有効走査期間における前記第１の信号電圧を、前記帰線期間の印加開始タイミングまで印加すること、
    　を特徴とする液晶表示装置。
  4. 　行列配置された複数の画素からなる画面を水平分割した複数の表示領域ごとに前記画素の列それぞれに対応して設けられた映像線と、前記画素の行それぞれに対応して前記各表示領域に設けられた複数の走査線に順次、選択信号を供給して、前記複数の表示領域にて並列して垂直走査を行う走査線駆動回路と、前記垂直走査の帰線期間に前記映像線に予め定められた基準電圧を印加する一方、前記垂直走査の有効走査期間に、前記走査線を介して前記選択信号を供給された選択行の前記各画素に前記映像線を介して画素値に応じた信号電圧を印加する映像線駆動回路と、を有し前記画面を分割駆動する液晶表示装置であって、
    　前記走査線駆動回路は、前記表示領域のうち予め定められた特定表示領域での前記垂直走査を、他の前記表示領域に隣接している画素行で終了し、
    　前記映像線駆動回路は、前記表示領域のうち少なくとも前記特定表示領域に対して、前記有効走査期間における前記信号電圧の印加終了後の、前記帰線期間の先頭の所定長さの遷移期間に、予め設定した中間階調の前記画素値に応じた電圧を前記基準電圧に代えて印加すること、
    　を特徴とする液晶表示装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03220592A (ja) * 1990-01-26 1991-09-27 Seiko Epson Corp 液晶表示制御回路
JPH07175454A (ja) * 1993-10-25 1995-07-14 Toshiba Corp 表示制御装置および表示制御方法
JPH11102172A (ja) * 1997-09-26 1999-04-13 Sharp Corp ドットマトリクス表示装置
JPH11272239A (ja) * 1998-03-23 1999-10-08 Sanyo Electric Co Ltd 液晶表示装置
JP2000194307A (ja) * 1998-12-24 2000-07-14 Sharp Corp マトリクス型表示装置
JP2004117758A (ja) * 2002-09-26 2004-04-15 Hitachi Ltd 表示装置及びその駆動方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03220592A (ja) * 1990-01-26 1991-09-27 Seiko Epson Corp 液晶表示制御回路
JPH07175454A (ja) * 1993-10-25 1995-07-14 Toshiba Corp 表示制御装置および表示制御方法
JPH11102172A (ja) * 1997-09-26 1999-04-13 Sharp Corp ドットマトリクス表示装置
JPH11272239A (ja) * 1998-03-23 1999-10-08 Sanyo Electric Co Ltd 液晶表示装置
JP2000194307A (ja) * 1998-12-24 2000-07-14 Sharp Corp マトリクス型表示装置
JP2004117758A (ja) * 2002-09-26 2004-04-15 Hitachi Ltd 表示装置及びその駆動方法

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