JP2939648B2 - Ｌｃｄ表示制御方式 - Google Patents
Ｌｃｄ表示制御方式Info
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- JP2939648B2 JP2939648B2 JP2217828A JP21782890A JP2939648B2 JP 2939648 B2 JP2939648 B2 JP 2939648B2 JP 2217828 A JP2217828 A JP 2217828A JP 21782890 A JP21782890 A JP 21782890A JP 2939648 B2 JP2939648 B2 JP 2939648B2
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Description
【発明の詳細な説明】 〔概要〕 CRTタイミングのビデオ信号をLCDに表示するLCD表示
制御方式に関し、 CRTタイミングで入力されたビデオ信号を一旦メモリ
に格納し、CRTタイミングの垂直同期信号Ｖの間の時間
内でLCDの可及的に長く表示するように読み出して駆動
し、CRTと同時に表示するLCDの表示品質を向上させるこ
とを目的とし、 CRTタイミングで入力されたビデオ信号を、CRTタイミ
ングの垂直同期信号Ｖおよび水平同期信号ＨをもとにCR
Tに表示制御すると共に、CRTタイミングの垂直同期信号
Ｖの間の時間をライン数（あるはライン数＋１）で分割
し、これら、分割した時間をライン方向の画素数（ある
いはライン方向の同時表示画素数）で分割した表示クロ
ックを生成し、CRTタイミングで入力されたビデオ信号
をメモリに一旦格納した後、このメモリから上記表示ク
ロックに同期して１画素（あるいは複数画素）づつ順次
読み出し、LCDを表示駆動するように構成する。
制御方式に関し、 CRTタイミングで入力されたビデオ信号を一旦メモリ
に格納し、CRTタイミングの垂直同期信号Ｖの間の時間
内でLCDの可及的に長く表示するように読み出して駆動
し、CRTと同時に表示するLCDの表示品質を向上させるこ
とを目的とし、 CRTタイミングで入力されたビデオ信号を、CRTタイミ
ングの垂直同期信号Ｖおよび水平同期信号ＨをもとにCR
Tに表示制御すると共に、CRTタイミングの垂直同期信号
Ｖの間の時間をライン数（あるはライン数＋１）で分割
し、これら、分割した時間をライン方向の画素数（ある
いはライン方向の同時表示画素数）で分割した表示クロ
ックを生成し、CRTタイミングで入力されたビデオ信号
をメモリに一旦格納した後、このメモリから上記表示ク
ロックに同期して１画素（あるいは複数画素）づつ順次
読み出し、LCDを表示駆動するように構成する。
本発明は、CRTタイミングのビデオ信号をLCDに表示す
るLCD表示制御方式に関するものである。
るLCD表示制御方式に関するものである。
従来、CRTとLCD（液晶）とを同時に並列に表示する場
合、CRTインタフェースをそのまま用いてLCDを表示制御
していた。このため、CRTの表示タイミングに依存して
しまい、第７図（イ）の斜線部に示す表示期間の間しか
LCDを表示駆動しなく、LCDの最適タイミングで駆動でき
ず、表示品質を高めることができないという問題があっ
た。具体的に説明すると、LCDは垂直帰線時間が短い
程、フリッカなどが減少して表示品質を向上させること
ができる性質を持っている。また、水平の表示時間が長
い程、輝度を向上させることができる。性質を持ってい
る。これらの性質のために、CRTの性質から定めた従来
のCRTの表示タイミングでは、第７図（ロ）垂直タイミ
ングに示すように、垂直帰線期間が長すぎ、しかも第７
図（ハ）に示すように、水平同期信号＊HSをそのままLC
Dの＊LOADに使ったのでは水平の表示タイミングが短か
すぎ、LCDの表示品質を低下させてしまうという問題が
あった。
合、CRTインタフェースをそのまま用いてLCDを表示制御
していた。このため、CRTの表示タイミングに依存して
しまい、第７図（イ）の斜線部に示す表示期間の間しか
LCDを表示駆動しなく、LCDの最適タイミングで駆動でき
ず、表示品質を高めることができないという問題があっ
た。具体的に説明すると、LCDは垂直帰線時間が短い
程、フリッカなどが減少して表示品質を向上させること
ができる性質を持っている。また、水平の表示時間が長
い程、輝度を向上させることができる。性質を持ってい
る。これらの性質のために、CRTの性質から定めた従来
のCRTの表示タイミングでは、第７図（ロ）垂直タイミ
ングに示すように、垂直帰線期間が長すぎ、しかも第７
図（ハ）に示すように、水平同期信号＊HSをそのままLC
Dの＊LOADに使ったのでは水平の表示タイミングが短か
すぎ、LCDの表示品質を低下させてしまうという問題が
あった。
本発明は、CRTタイミングで入力されたビデオ信号を
一旦メモリに格納し、CRTタイミングの垂直同期信号Ｖ
の間の時間内でLCDを可及的に長く表示するように読み
出して駆動し、CRTと同時に表示するLCDの表示品質を向
上させることを目的としている。
一旦メモリに格納し、CRTタイミングの垂直同期信号Ｖ
の間の時間内でLCDを可及的に長く表示するように読み
出して駆動し、CRTと同時に表示するLCDの表示品質を向
上させることを目的としている。
第１図を参照して課題を解決するための手段を説明す
る。
る。
第１図において、表示クロック１−１は、CRTタイミ
ングの垂直同期信号Ｖの間の時間をライン数（あるいは
ライン数＋１）で分割し、これら分割した時間をライン
方向の画素数（あるいはライン方向の同時表示画素数）
で分割したクロックである。
ングの垂直同期信号Ｖの間の時間をライン数（あるいは
ライン数＋１）で分割し、これら分割した時間をライン
方向の画素数（あるいはライン方向の同時表示画素数）
で分割したクロックである。
表示クロック１−２は、CRTタイミングの垂直同期信
号Ｖの間の時間を（画面全体のライン数/LCD同時表示ラ
イン数）で分割し、これら分割した時間をライン方向の
画素数（あるいはライン方向の同時表示画素数）で分割
したクロックである。
号Ｖの間の時間を（画面全体のライン数/LCD同時表示ラ
イン数）で分割し、これら分割した時間をライン方向の
画素数（あるいはライン方向の同時表示画素数）で分割
したクロックである。
メモリ２は、CRTタイミングで入力されたシリアルの
ビデオ信号を格納し、表示クロック１−１、１−２をも
とに画素データを読み出し、タイミング変換を行うため
のメモリである。
ビデオ信号を格納し、表示クロック１−１、１−２をも
とに画素データを読み出し、タイミング変換を行うため
のメモリである。
本発明は、第１図に示すように、CRTタイミングで入
力されたシリアルのビデオ信号をもとにCRT6を表示駆動
すると共に、このビデオ信号をメモリ２に一旦格納した
後、このメモリ２から表示クロック１−１に同期して１
画素（あるいは複数画素）づつ順次読み出し、LCD3を表
示駆動する。また、メモリ２から表示クロック１−２に
同期してLCD同時表示ライン数分について、１画素（あ
るいは複数画素）づつ順次読み出し、LCD3を複数ライン
同時に表示駆動する。
力されたシリアルのビデオ信号をもとにCRT6を表示駆動
すると共に、このビデオ信号をメモリ２に一旦格納した
後、このメモリ２から表示クロック１−１に同期して１
画素（あるいは複数画素）づつ順次読み出し、LCD3を表
示駆動する。また、メモリ２から表示クロック１−２に
同期してLCD同時表示ライン数分について、１画素（あ
るいは複数画素）づつ順次読み出し、LCD3を複数ライン
同時に表示駆動する。
従って、シリアルのビデオ信号をCRT6に表示すると共
に、メモリ２から表示クロック１−１、１−２をもとに
順次読み出してLCD3を表示駆動することにより、CRT表
示すると共にLCD3の表示駆動時間を可及的に長くして表
示品質を向上させることが可能となる。
に、メモリ２から表示クロック１−１、１−２をもとに
順次読み出してLCD3を表示駆動することにより、CRT表
示すると共にLCD3の表示駆動時間を可及的に長くして表
示品質を向上させることが可能となる。
次に、第１図から第６図を用いて本発明の１実施例の
構成および動作を順次詳細に説明する。
構成および動作を順次詳細に説明する。
第１図において、LCD表示制御部（LCD表示制御LSI）
１は、CRTタイミングのビデオ信号を入力として、CRTタ
イミングの垂直同期信号Ｖの間の時間を、最大限有効に
使用してLCD3を表示制御するものであって、１−１ない
し１−７などから構成されるものである。
１は、CRTタイミングのビデオ信号を入力として、CRTタ
イミングの垂直同期信号Ｖの間の時間を、最大限有効に
使用してLCD3を表示制御するものであって、１−１ない
し１−７などから構成されるものである。
表示クロック１−１は、CRTタイミングの垂直同期信
号Ｖと次の垂直同期信号Ｖとの間の時間をライン数で分
割し、これら分割した時間をライン方向の画素数あるい
はライン方向に複数画素を同時表示するときは同時表示
画素数で分割した時間を持つクロックである。
号Ｖと次の垂直同期信号Ｖとの間の時間をライン数で分
割し、これら分割した時間をライン方向の画素数あるい
はライン方向に複数画素を同時表示するときは同時表示
画素数で分割した時間を持つクロックである。
表示クロック１−２は、CRTタイミングの垂直同期信
号Ｖと次の垂直同期信号Ｖとの間の時間を（画面表示ラ
イン数/LCD同時表示ライン数）で分割し、これら分割し
た時間をライン方向の画素数あるいはライン方向に複数
画素を同時表示するときは同時表示画素数で分割した時
間を持つクロックであって、LCD3の複数画面を同時に表
示するためのクロックである。
号Ｖと次の垂直同期信号Ｖとの間の時間を（画面表示ラ
イン数/LCD同時表示ライン数）で分割し、これら分割し
た時間をライン方向の画素数あるいはライン方向に複数
画素を同時表示するときは同時表示画素数で分割した時
間を持つクロックであって、LCD3の複数画面を同時に表
示するためのクロックである。
階調制御LSI制御部１−３は階調制御LSI4を制御し、
階調制御LSI4は画データ（例えばGRBIの４ビットの画デ
ータ）から階調データ（例えば１画素１ドットの階調デ
ータ）を生成するものである。
階調制御LSI4は画データ（例えばGRBIの４ビットの画デ
ータ）から階調データ（例えば１画素１ドットの階調デ
ータ）を生成するものである。
表示データ生成部１−４は、CRTタイミングのビデオ
信号（例えばRGBの12ビットのビデオ信号）から表示し
ようとする画データ（例えばGRBIの４ビットの画デー
タ）を生成するものである。
信号（例えばRGBの12ビットのビデオ信号）から表示し
ようとする画データ（例えばGRBIの４ビットの画デー
タ）を生成するものである。
バッファメモリ制御部１−５は、メモリ２を構成する
DPメモリSAM2−１およびDPメモリRAM2−２を制御し、階
調データの書き込みを制御したり、読み出しを制御した
りするものである。
DPメモリSAM2−１およびDPメモリRAM2−２を制御し、階
調データの書き込みを制御したり、読み出しを制御した
りするものである。
表示データ組み換え制御部１−６は、メモリ２から読
み出した画素データについて、LCD3上に上下ラインづつ
表示するためのデータの組み換えなどを行うものである
（第５図参照）。
み出した画素データについて、LCD3上に上下ラインづつ
表示するためのデータの組み換えなどを行うものである
（第５図参照）。
LCD制御信号生成部１−７は、LCD3を表示駆動する表
示駆動信号を生成するものである。
示駆動信号を生成するものである。
メモリ２は、デュアルポートメモリ（DP）であって、
シリアルの階調データを書き込むDPメモリSAM2−１、お
よびこのDPメモリSAM2−１に格納した階調データをブロ
ック転送して格納すると共にこの格納したデータを並列
にリード可能なDPメモリRAM2−２から構成されるもので
ある。
シリアルの階調データを書き込むDPメモリSAM2−１、お
よびこのDPメモリSAM2−１に格納した階調データをブロ
ック転送して格納すると共にこの格納したデータを並列
にリード可能なDPメモリRAM2−２から構成されるもので
ある。
LCD3は、液晶である。
階調制御LSI4は、画データ（例えばGBRIの４ビットの
画データ）からシリアルの階調データ（例えば１画素１
ドットの階調データ）を生成するものである。
画データ）からシリアルの階調データ（例えば１画素１
ドットの階調データ）を生成するものである。
CRT表示制御部５は、CRTタイミングのビデオ信号をも
とに、CRT6に画像を表示するものであって、CRT制御部
５−１などから構成されるものである。
とに、CRT6に画像を表示するものであって、CRT制御部
５−１などから構成されるものである。
第２図は、本発明の概念説明図を示す。
第２図（イ）は、分割説明図を示す。ここで、LCD3の
画面はライン数ｎ×画素数ｍから構成されているとす
る。
画面はライン数ｎ×画素数ｍから構成されているとす
る。
第２図（ロ）は、垂直タイミングを示す。ここで、CR
Tダイミングの垂直同期信号＊Ｖと次の垂直同期信号＊
Ｖとの間の時間が１画面当たりの時間（期間）である。
従来のCRT表示は、図中のCRT−ONが“1"のときのみ表示
する。一方、本発明に係るLCD表示は、図中のLCD−ONが
“1"の時間（ほぼ垂直同期信号＊Ｖから次の垂直同期信
号＊Ｖまでの時間）について表示を行い、従来のCRT表
示よりも長く表示し、帰線期間（表示しない期間）を短
くしている。
Tダイミングの垂直同期信号＊Ｖと次の垂直同期信号＊
Ｖとの間の時間が１画面当たりの時間（期間）である。
従来のCRT表示は、図中のCRT−ONが“1"のときのみ表示
する。一方、本発明に係るLCD表示は、図中のLCD−ONが
“1"の時間（ほぼ垂直同期信号＊Ｖから次の垂直同期信
号＊Ｖまでの時間）について表示を行い、従来のCRT表
示よりも長く表示し、帰線期間（表示しない期間）を短
くしている。
第２図（ハ）は、水平タイミングを示す。ここで、LC
D3を表示する水平タイミングは図中の＊LOADによって行
う。この＊LOADは、第２図（ロ）LCD−ONが“1"の時間
（例えば表示領域＋１ライン（第２図（イ）に示す（LC
D駆動数ｍ＋１））で垂直同期信号＊VSから次の垂直同
期信号＊VSまでの時間を分割し、これら分割した時間の
うちから表示領域分のラインの時間）について、LCD3の
画素をライン方向に順次いわば連続してLCD表示駆動す
るようにしたものである。また、２画面駆動の場合（LC
D3の上端から中央まで順次表示と、中央から下端まで順
次表示とを同時並行に行う画面駆動の場合）、＊LOAD
は、第２図（ロ）LCD−ONが“1"の時間として、表示領
域/2＋１ライン（第２図（イ）に示す（LCD駆動数m/2＋
１））で垂直同期信号＊VSから次の垂直同期信号＊VSま
での時間を分割し、これら分割した時間のうちの先頭か
ら表示領域/2のラインの時間について、ライン方向に順
次LCD表示駆動するようにしたものである。
D3を表示する水平タイミングは図中の＊LOADによって行
う。この＊LOADは、第２図（ロ）LCD−ONが“1"の時間
（例えば表示領域＋１ライン（第２図（イ）に示す（LC
D駆動数ｍ＋１））で垂直同期信号＊VSから次の垂直同
期信号＊VSまでの時間を分割し、これら分割した時間の
うちから表示領域分のラインの時間）について、LCD3の
画素をライン方向に順次いわば連続してLCD表示駆動す
るようにしたものである。また、２画面駆動の場合（LC
D3の上端から中央まで順次表示と、中央から下端まで順
次表示とを同時並行に行う画面駆動の場合）、＊LOAD
は、第２図（ロ）LCD−ONが“1"の時間として、表示領
域/2＋１ライン（第２図（イ）に示す（LCD駆動数m/2＋
１））で垂直同期信号＊VSから次の垂直同期信号＊VSま
での時間を分割し、これら分割した時間のうちの先頭か
ら表示領域/2のラインの時間について、ライン方向に順
次LCD表示駆動するようにしたものである。
以上のように、CRTタイミングの垂直同期信号＊Ｖか
ら次の垂直同期信号＊Ｖまでの時間について、LCD3の画
面の表示領域のライン数をもとに分割し、可及的に多く
の時間をLCD表示駆動に割り当てることにより、従来のC
RTタイミングに依存して表示していた場合に比し、垂直
帰線期間を最少限にしてフリッカを少なくすることが可
能となると共に、水平期間を最大としてLCD3の輝度を向
上させことが可能となる。以下第３図ないし第６図を用
いて２個のデュァルポートメモリ（DPメモリ）を使用し
たときの構成および動作を順次具体的に説明する。
ら次の垂直同期信号＊Ｖまでの時間について、LCD3の画
面の表示領域のライン数をもとに分割し、可及的に多く
の時間をLCD表示駆動に割り当てることにより、従来のC
RTタイミングに依存して表示していた場合に比し、垂直
帰線期間を最少限にしてフリッカを少なくすることが可
能となると共に、水平期間を最大としてLCD3の輝度を向
上させことが可能となる。以下第３図ないし第６図を用
いて２個のデュァルポートメモリ（DPメモリ）を使用し
たときの構成および動作を順次具体的に説明する。
第３図は、本発明の動作波形図を示す。
第３図（イ）はDPメモリSAMへのシリアルライトの波
形図を示す。これは、第１図シリアルの階調データをメ
モリ２であるDPメモリSAM2−１に書き込むときの波形を
示す。
形図を示す。これは、第１図シリアルの階調データをメ
モリ２であるDPメモリSAM2−１に書き込むときの波形を
示す。
第３図（イ）において、 ＊HSはCRTタイミングの水平同期信号、CRT−ONはCRT
タイミングの画データが有意な期間、 画データは第１図CRT表示データ生成部１−４から階
調制御LSI4に送出する画データ（例えばGRBIの４ドット
の画データ）、 階調データは、第１図階調制御LSI4が画データを例え
ば１画素１ドットのデータに変換した後のデータ、 DPメモリSAMはシリアルの階調データを書き込む第１
図DPメモリSAM2−１ である。
タイミングの画データが有意な期間、 画データは第１図CRT表示データ生成部１−４から階
調制御LSI4に送出する画データ（例えばGRBIの４ドット
の画データ）、 階調データは、第１図階調制御LSI4が画データを例え
ば１画素１ドットのデータに変換した後のデータ、 DPメモリSAMはシリアルの階調データを書き込む第１
図DPメモリSAM2−１ である。
この第３図（イ）に示すように、CRTタイミングのCRT
−ONの期間について、CRTタイミングのビデオ信号（例
えばRGB12ビットのビデオ信号）から第１図CRT表示デー
タ生成部１−４が画データ（例えばGRBIの４ドットの画
データ）を生成し、更にこの画データから第１図階調制
御LSI4がシリアルの階調データ（例えば１画素１ドット
の階調データ）を生成し、DPメモリSAM2−１にシリアル
に順次書き込む。
−ONの期間について、CRTタイミングのビデオ信号（例
えばRGB12ビットのビデオ信号）から第１図CRT表示デー
タ生成部１−４が画データ（例えばGRBIの４ドットの画
データ）を生成し、更にこの画データから第１図階調制
御LSI4がシリアルの階調データ（例えば１画素１ドット
の階調データ）を生成し、DPメモリSAM2−１にシリアル
に順次書き込む。
第３図（ロ）は、DPメモリSAM2−１からDPメモリRAM2
−２へのブロック転送を示す。ここで、CRT−ON（第３
図（イ）CRT−ON）の２ライン分の階調データをDPメモ
リSAM−２−２に図示のようにシリアルライトし、この
２ライン分の階調データDPメモリRAM2−２にまとめてブ
ロック転送する（第６図参照）。
−２へのブロック転送を示す。ここで、CRT−ON（第３
図（イ）CRT−ON）の２ライン分の階調データをDPメモ
リSAM−２−２に図示のようにシリアルライトし、この
２ライン分の階調データDPメモリRAM2−２にまとめてブ
ロック転送する（第６図参照）。
第３図（ハ）は、LCDリードサイクルを示す。これ
は、CRTタイミングの垂直同期信号＊VSから次の垂直同
期信号＊VSまでの１画面の期間のうち、CRT6については
従来の規格（例えばNTSC）で定まっている図示CRT−ON
の期間を用いて表示制御を行い、一方、LCD3については
本発明によって第３図（イ）、（ロ）によって２ライン
分まとめてDSPメモリRAM2−２に書き込んだ階調データ
から、図示LCD−ONの可及的に長い期間について順次リ
ードして表示制御を行う。これにより、LCD表示制御の
場合は、表示制御期間が長くなり、フリッカを少なくか
つ輝度を高くすることが可能となる。
は、CRTタイミングの垂直同期信号＊VSから次の垂直同
期信号＊VSまでの１画面の期間のうち、CRT6については
従来の規格（例えばNTSC）で定まっている図示CRT−ON
の期間を用いて表示制御を行い、一方、LCD3については
本発明によって第３図（イ）、（ロ）によって２ライン
分まとめてDSPメモリRAM2−２に書き込んだ階調データ
から、図示LCD−ONの可及的に長い期間について順次リ
ードして表示制御を行う。これにより、LCD表示制御の
場合は、表示制御期間が長くなり、フリッカを少なくか
つ輝度を高くすることが可能となる。
第４図は、DPメモリSAM2−１からDPメモリRAM2−２へ
のブロック転送波形図を示す。ここで、ライトサイクル
は、第１図DPメモリSAM2−１からDPメモリRAM2−２にブ
ロック転送するサイクルである。リードサイクルは、第
１図DPメモリRAM2−２から画素データをパラレルにリー
ドするサイクルである。このリードした画素データは、
表示データ組み換え制御部１−６内の組み換え用のバッ
ファに２画面同時表示のために一旦格納する（第５図参
照）。尚、＊RAS、＊CASはDPメモリRAM2−２を構成する
ダイナミックRAMをアクセスするためのアドレス信号を
２回に分けて供給するアドレス信号である。TR/OEはト
ランスファ／アウトプットイネーブル信号である。＊WE
はライト信号である、＊SEはシリアルイネーブル信号で
ある。WTREQはライト転送リクエスト信号である。
のブロック転送波形図を示す。ここで、ライトサイクル
は、第１図DPメモリSAM2−１からDPメモリRAM2−２にブ
ロック転送するサイクルである。リードサイクルは、第
１図DPメモリRAM2−２から画素データをパラレルにリー
ドするサイクルである。このリードした画素データは、
表示データ組み換え制御部１−６内の組み換え用のバッ
ファに２画面同時表示のために一旦格納する（第５図参
照）。尚、＊RAS、＊CASはDPメモリRAM2−２を構成する
ダイナミックRAMをアクセスするためのアドレス信号を
２回に分けて供給するアドレス信号である。TR/OEはト
ランスファ／アウトプットイネーブル信号である。＊WE
はライト信号である、＊SEはシリアルイネーブル信号で
ある。WTREQはライト転送リクエスト信号である。
第５図は、本発明の表示データ組み換え波形図を示
す。ここで、DPメモリとして、後述する第６図２個の25
6KBのデュアルポートRAMを用い、LCD画面の上端のライ
ンから中央までと、中央のラインから下端まで、２ライ
ンを同時に表示し、かつ各ライン方向に４画素単位に取
り出してLCD3に同時表示する。このため、画素データ１
−１は１ライン目の第１画素ないし第４画素を表し、１
−５は１ライン目の第５画素ないし第８画素を表す。同
様に、画素データ241−１は241ライン目の第１画素ない
し第４画素を表し、241−５は241ライン目の第５画素な
いし第８画素を表す。以下説明する。
す。ここで、DPメモリとして、後述する第６図２個の25
6KBのデュアルポートRAMを用い、LCD画面の上端のライ
ンから中央までと、中央のラインから下端まで、２ライ
ンを同時に表示し、かつ各ライン方向に４画素単位に取
り出してLCD3に同時表示する。このため、画素データ１
−１は１ライン目の第１画素ないし第４画素を表し、１
−５は１ライン目の第５画素ないし第８画素を表す。同
様に、画素データ241−１は241ライン目の第１画素ない
し第４画素を表し、241−５は241ライン目の第５画素な
いし第８画素を表す。以下説明する。
（１） のREADEN（リードイネーブル）によって、第
６図256KBデュアルポートRAMからの１−１、の１−
５に示すように４ビットの画素データをそれぞれ読み出
す。
６図256KBデュアルポートRAMからの１−１、の１−
５に示すように４ビットの画素データをそれぞれ読み出
す。
（２） の＊BMDLT（リードデータラッチクロック）
によって、（１）で読み出したの１−１、の１−５
の画データを、のMSID7〜４（メモリシフト１データ
７〜４）の１−１およびのMSID3〜０（メモリシフト
１データ３〜０）の１−５に示すように、第１図表示デ
ータ組み換え制御部１−６の組み換え用のバッファに格
納する（前半の画データ１−１、１−５をバッファに格
納する）。同様に、後半の画データ241−１、241−５を
次のサイクルでバッファに格納する（の241−１、
の241−５のように格納する）。
によって、（１）で読み出したの１−１、の１−５
の画データを、のMSID7〜４（メモリシフト１データ
７〜４）の１−１およびのMSID3〜０（メモリシフト
１データ３〜０）の１−５に示すように、第１図表示デ
ータ組み換え制御部１−６の組み換え用のバッファに格
納する（前半の画データ１−１、１−５をバッファに格
納する）。同様に、後半の画データ241−１、241−５を
次のサイクルでバッファに格納する（の241−１、
の241−５のように格納する）。
（３） のULDLT（表示デーラッチクロック）によっ
て、図中斜線を施した表示データ、例えばの１−１、
の241−１をバッファ（シフトレジスタ）からラッチ
し、これを用いてLCD3の１−１（１ライン目の第１画素
から第３画素）、241−１（241ライン目の第１画素から
第３画素）を同時表示駆動する。同様に、次のステップ
で、の１−５、の241−５をラッチし、これを用い
てLCD3の１−５（１ライン目の第５画素から第８画
素）、241−５（241ライン目の第４画素から第８画素）
を同時表示駆動する。以下同様に同時表示駆動する。
て、図中斜線を施した表示データ、例えばの１−１、
の241−１をバッファ（シフトレジスタ）からラッチ
し、これを用いてLCD3の１−１（１ライン目の第１画素
から第３画素）、241−１（241ライン目の第１画素から
第３画素）を同時表示駆動する。同様に、次のステップ
で、の１−５、の241−５をラッチし、これを用い
てLCD3の１−５（１ライン目の第５画素から第８画
素）、241−５（241ライン目の第４画素から第８画素）
を同時表示駆動する。以下同様に同時表示駆動する。
以上の表示でデータ組み換え制御によって、２個の25
6KBデュアルポートRAMから順次リードした表示データに
ついて一旦バッファ（シフトレジスタ）に格納し、これ
から表示データを取り出してLCD3の上端から中央に向け
てライン方向に、および中央から下端に向けてライン方
向に４画素単位に順次同時表次駆動することが可能とな
る。
6KBデュアルポートRAMから順次リードした表示データに
ついて一旦バッファ（シフトレジスタ）に格納し、これ
から表示データを取り出してLCD3の上端から中央に向け
てライン方向に、および中央から下端に向けてライン方
向に４画素単位に順次同時表次駆動することが可能とな
る。
第６図は、デュアルポートRAM例を示す。これは、既
述したように、２個の256KBデュアルポートRAMを用いた
場合のものである。ここで、（１）第３図（ロ）で説明
した２ライン分のシリアルの階調データのうち、図示の
ように、階調データ１−１、１−２、１−３、１−４を
１個のSAMに格納、および階調データ１−５、１−６、
１−７、１−８を他の１個のSAMに格納する。（２）こ
れらSAMに格納した２ライン分の階調データについて、
既述した第４図ライト転送によって、全体をまとめてRA
Mの図示１−１、１−２、１−３、１−４および１−
５、１−６、１−７、１−８に示すように格納する。
（３）RAMに格納した階調データから、既述した第５図
の１−１、の１−５に示すように、読みだして第１
図表示データ組み換え制御部１−６内の組み換え用のバ
ッファに格納する。そして、第５図斜線を引いた部分の
階調データ、例えば１−１、241−１を読みだして表示
データとし、LCD3を同時表示駆動する。これにより、LC
D3の上端から中央に向けて、および中央から下端に向け
てライン方向に４画素単位に同時表示することが可能と
なる。
述したように、２個の256KBデュアルポートRAMを用いた
場合のものである。ここで、（１）第３図（ロ）で説明
した２ライン分のシリアルの階調データのうち、図示の
ように、階調データ１−１、１−２、１−３、１−４を
１個のSAMに格納、および階調データ１−５、１−６、
１−７、１−８を他の１個のSAMに格納する。（２）こ
れらSAMに格納した２ライン分の階調データについて、
既述した第４図ライト転送によって、全体をまとめてRA
Mの図示１−１、１−２、１−３、１−４および１−
５、１−６、１−７、１−８に示すように格納する。
（３）RAMに格納した階調データから、既述した第５図
の１−１、の１−５に示すように、読みだして第１
図表示データ組み換え制御部１−６内の組み換え用のバ
ッファに格納する。そして、第５図斜線を引いた部分の
階調データ、例えば１−１、241−１を読みだして表示
データとし、LCD3を同時表示駆動する。これにより、LC
D3の上端から中央に向けて、および中央から下端に向け
てライン方向に４画素単位に同時表示することが可能と
なる。
以上説明したように、本発明によれば、CRTタイミン
グのビデオ信号をもとにCRTを表示駆動すると共に、こ
のビデオ信号をメモリ２に一旦格納し、CRTタイミング
の垂直同期信号Ｖの間の時間から生成した表示クロック
をもとにメモリ２から順次読み出してLCD3を表示駆動す
る構成を採用しているため、LCD3の表示駆動時間を可及
的に長くして表示品質を向上させることができる。これ
により、垂直帰線期間が小さくなり、フリッカを減少さ
せることができると共に、水平期間を大きくして水平方
向のLCD表示駆動期間を長くし、LCDの輝度を高めること
ができる。
グのビデオ信号をもとにCRTを表示駆動すると共に、こ
のビデオ信号をメモリ２に一旦格納し、CRTタイミング
の垂直同期信号Ｖの間の時間から生成した表示クロック
をもとにメモリ２から順次読み出してLCD3を表示駆動す
る構成を採用しているため、LCD3の表示駆動時間を可及
的に長くして表示品質を向上させることができる。これ
により、垂直帰線期間が小さくなり、フリッカを減少さ
せることができると共に、水平期間を大きくして水平方
向のLCD表示駆動期間を長くし、LCDの輝度を高めること
ができる。
第１図は本発明の１実施例構成図 第２図は本発明の概念説明図 第３図は本発明の動作波形図 第４図はSAM→RAMブロック転送波形図 第５図は本発明の表示データ組み換え波形図 第６図はデュアルポートRAM例 第７図は従来技術の説明図 を示す。 図中、1:LCD表示制御部 １−１、１−2:表示クロック １−4:表示データ生成部 １−5:バッファメモリ制御部 １−6:表示データ組み換え制御部 １−7:LCD制御信号生成部 2:メモリ ２−1:DPメモリSAM ２−2:DPメモリRAM 3:LCD（液晶） 4:階調制御LSI 5:CRT表示制御部 6:CRT
フロントページの続き (56)参考文献 特開 平３−136094（ＪＰ，Ａ) 特開 平４−35284（ＪＰ，Ａ) 特開 昭63−167580（ＪＰ，Ａ) 特開 平２−187788（ＪＰ，Ａ) 特開 昭61−198293（ＪＰ，Ａ) 特開 昭62−19897（ＪＰ，Ａ)
Claims (2)
- 【請求項１】CRTタイミングのビデオ信号をLCDに表示す
るLCD表示制御方式において、 CRTタイミングで入力されたビデオ信号をメモリ（２）
に格納する手段と、 CRTタイミングの垂直同期信号Ｖの間の時間をライン数
あるいはライン数＋１で分割する手段と、 これら分割した時間をライン方向の画素数あるいはライ
ン方向の同時表示画素数で分割した表示クロック（１−
１）を生成する手段と、 上記メモリ（２）から上記表示クロック（１−１）に同
期して１画素あるいは複数画素づつ順次読み出し、LCD
（３）に表示駆動する手段と を備えたことを特徴とするLCD表示制御方式。 - 【請求項２】CRTタイミングのビデオ信号をLCDに表示す
るLCD表示制御方式において、 CRTタイミングで入力されたビデオ信号をメモリ（２）
に格納する手段と、 CRTタイミングの垂直同期信号Ｖの間の時間を画面全体
のライン数/LCD同時表示ライン数で分割する手段と、 これら分割した時間をライン方向の画素数あるいはライ
ン方向の同時表示画素数で分割した表示クロック（１−
２）を生成する手段と、 上記メモリ（２）からこの表示クロック（１−２）に同
期してLCD同時表示ライン数分について、１画素あるい
は複数画素づつ順次読出し、LCD（３）を複数ライン同
時に表示駆動する手段と を備えたことを特徴とするLCD表示制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217828A JP2939648B2 (ja) | 1990-08-18 | 1990-08-18 | Ｌｃｄ表示制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217828A JP2939648B2 (ja) | 1990-08-18 | 1990-08-18 | Ｌｃｄ表示制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04100093A JPH04100093A (ja) | 1992-04-02 |
| JP2939648B2 true JP2939648B2 (ja) | 1999-08-25 |
Family
ID=16710388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217828A Expired - Lifetime JP2939648B2 (ja) | 1990-08-18 | 1990-08-18 | Ｌｃｄ表示制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2939648B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488385A (en) * | 1994-03-03 | 1996-01-30 | Trident Microsystems, Inc. | Multiple concurrent display system |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198293A (ja) * | 1985-02-28 | 1986-09-02 | 株式会社東芝 | 表示信号変換回路 |
| JPS6219867A (ja) * | 1985-07-18 | 1987-01-28 | Canon Inc | 電子写真感光体 |
| JPS63167580A (ja) * | 1986-12-27 | 1988-07-11 | Nec Home Electronics Ltd | 液晶表示装置 |
| JPH02187788A (ja) * | 1989-01-13 | 1990-07-23 | Matsushita Electric Ind Co Ltd | アクティブマトリクス型液晶表示装置 |
| JPH03136094A (ja) * | 1989-10-23 | 1991-06-10 | Shinnitsutetsu Joho Tsushin Syst Kk | Ｃｒｔ画面の他の２次元画面への変換装置 |
| JPH0435284A (ja) * | 1990-05-28 | 1992-02-06 | Nec Home Electron Ltd | 液晶表示装置 |
-
1990
- 1990-08-18 JP JP2217828A patent/JP2939648B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04100093A (ja) | 1992-04-02 |
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