JPH05303348A - Ｌｃｄビデオ信号インタフェース装置 - Google Patents
Ｌｃｄビデオ信号インタフェース装置Info
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- JPH05303348A JPH05303348A JP4105119A JP10511992A JPH05303348A JP H05303348 A JPH05303348 A JP H05303348A JP 4105119 A JP4105119 A JP 4105119A JP 10511992 A JP10511992 A JP 10511992A JP H05303348 A JPH05303348 A JP H05303348A
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- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
- G06F3/1475—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels with conversion of CRT control signals to flat panel control signals, e.g. adapting the palette memory
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
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- G09G3/2007—Display of intermediate tones
- G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/2007—Display of intermediate tones
- G09G3/2044—Display of intermediate tones using dithering
- G09G3/2051—Display of intermediate tones using dithering with use of a spatial dither pattern
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Abstract
(57)【要約】
【目的】ＬＣＤに表示させるデータを格納するフレーム
バッファメモリのメモリ容量を少なくすること、階調パ
ターンをプログラマブルに設定できるようにする。 【構成】ＣＲＴへの表示データのシリアルデータをパラ
レルデータに変換するＳ−Ｐ変換部１０と、ＣＲＴへの
表示データを取り込みながら、その表示データに対応し
た階調パターンに変換する階調パターン生成部１と、変
換した階調パターンデータをＣＲＴの表示ビデオインタ
フェース信号に同期させながら、フレームバッファメモ
リに読出し，書込み，ＬＣＤに表示する為のタイミング
を制御するタイミング制御部５と、フレームバッファメ
モリに書込む階調パターンデータを制御するメモリ制御
部２と、フレームバッファメモリの書込みアドレス、読
出しアドレスを発生させるメモリアドレス発生部４と、
フレームバッファメモリから読出した階調パターンデー
タをＬＣＤのタイミングに合わせて出力する為のＬＣＤ
制御部３とを備えている。
バッファメモリのメモリ容量を少なくすること、階調パ
ターンをプログラマブルに設定できるようにする。 【構成】ＣＲＴへの表示データのシリアルデータをパラ
レルデータに変換するＳ−Ｐ変換部１０と、ＣＲＴへの
表示データを取り込みながら、その表示データに対応し
た階調パターンに変換する階調パターン生成部１と、変
換した階調パターンデータをＣＲＴの表示ビデオインタ
フェース信号に同期させながら、フレームバッファメモ
リに読出し，書込み，ＬＣＤに表示する為のタイミング
を制御するタイミング制御部５と、フレームバッファメ
モリに書込む階調パターンデータを制御するメモリ制御
部２と、フレームバッファメモリの書込みアドレス、読
出しアドレスを発生させるメモリアドレス発生部４と、
フレームバッファメモリから読出した階調パターンデー
タをＬＣＤのタイミングに合わせて出力する為のＬＣＤ
制御部３とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はＬＣＤビデオ信号インタ
フェース装置に関し、特に情報処理装置の出力表示に用
いられるＬＣＤのＬＣＤビデオ信号インタフェース装置
に関する。
フェース装置に関し、特に情報処理装置の出力表示に用
いられるＬＣＤのＬＣＤビデオ信号インタフェース装置
に関する。
【０００２】
【従来の技術】従来のＬＣＤビデオ信号インタフェース
装置について図面を参照して説明する。
装置について図面を参照して説明する。
【０００３】図１９は従来のＬＣＤビデオ信号インタフ
ェース装置のブロック図である。
ェース装置のブロック図である。
【０００４】図１９において、従来のＬＣＤビデオ信号
インアフェース装置６５では、Ｓ−Ｐ変換回路５９でＣ
ＲＴへの表示データ（ＲＧＢ信号：３ビット）のシリア
ルデータをパラレルデータに変換し取り込む。次に取り
込んだＲＧＢ信号をそのままタイミング生成回路６０で
作成されるライトイネーブル信号（ＷＥ）と、アドレス
生成回路６１で作成されるアドレス信号により、それぞ
れ別々にフレームバッファメモリに記憶させる。一旦記
憶したデータ（ＲＧＢ信号）をタイミング生成回路６０
で作成するアウトプットイネーブル信号（ＯＥ）と、ア
ドレス生成回路６１で作成するアドレス信号により、フ
レームバッファメモリから読みだし、データラッチ回路
６２へラッチする。次に階調パターン生成回路６３で、
ＲＧＢ信号の組み合せにより決まる８色を、ＬＣＤ表示
に必要な８階調に対応させた決められた階調パターンデ
ータに変換し、そのデータタイミング生成回路６０で作
成されるＬＣＤの表示タイミング信号に合わせて出力す
る構成となっている。
インアフェース装置６５では、Ｓ−Ｐ変換回路５９でＣ
ＲＴへの表示データ（ＲＧＢ信号：３ビット）のシリア
ルデータをパラレルデータに変換し取り込む。次に取り
込んだＲＧＢ信号をそのままタイミング生成回路６０で
作成されるライトイネーブル信号（ＷＥ）と、アドレス
生成回路６１で作成されるアドレス信号により、それぞ
れ別々にフレームバッファメモリに記憶させる。一旦記
憶したデータ（ＲＧＢ信号）をタイミング生成回路６０
で作成するアウトプットイネーブル信号（ＯＥ）と、ア
ドレス生成回路６１で作成するアドレス信号により、フ
レームバッファメモリから読みだし、データラッチ回路
６２へラッチする。次に階調パターン生成回路６３で、
ＲＧＢ信号の組み合せにより決まる８色を、ＬＣＤ表示
に必要な８階調に対応させた決められた階調パターンデ
ータに変換し、そのデータタイミング生成回路６０で作
成されるＬＣＤの表示タイミング信号に合わせて出力す
る構成となっている。
【０００５】
【発明が解決しようとする課題】この従来のＬＣＤビデ
オインタフェース装置では、ＣＲＴ表示データを階調パ
ターンデータに変換しないで、ＲＧＢデータのままそれ
ぞれフレームバッファメモリに記憶する為、各ＲＧＢ毎
に、１画面分のフレームバッファメモリが３つも必要で
あるという問題点があった。又、階調パターンをあらか
じめ決めていた為、そのパターンが実際にＬＣＤに表示
させた時、最適かどうか分別することができないという
問題点があった。
オインタフェース装置では、ＣＲＴ表示データを階調パ
ターンデータに変換しないで、ＲＧＢデータのままそれ
ぞれフレームバッファメモリに記憶する為、各ＲＧＢ毎
に、１画面分のフレームバッファメモリが３つも必要で
あるという問題点があった。又、階調パターンをあらか
じめ決めていた為、そのパターンが実際にＬＣＤに表示
させた時、最適かどうか分別することができないという
問題点があった。
【０００６】本発明は、フレームバッファメモリの容量
を少なくすること、及び、最適な階調パターンを設定す
ることを目的としている。
を少なくすること、及び、最適な階調パターンを設定す
ることを目的としている。
【０００７】
【課題を解決するための手段】本発明のＬＣＤビデオ信
号インタフェース装置は、ＣＲＴへの表示データのシリ
アルデータをパラレルデータに変換するＳ−Ｐ変換部
と、前記ＣＲＴへの表示データを取り込みながら、その
表示データに対応した階調パターンに変換する階調パタ
ーン生成部と、前記変換した階調パターンデータを前記
ＣＲＴの表示ビデオインタフェース信号に同期させなが
ら、フレームバッファメモリに読出し，書込み，ＬＣＤ
に表示する為のタイミングを制御するタイミング制御部
と、前記フレームバッファメモリに書込む階調パターン
データを制御するメモリデータ制御部と、前記フレーム
バッファメモリの書込みアドレス，読出しアドレスを発
生させるメモリアドレス発生部と、前記フレームバッフ
ァメモリから読出した階調パターンデータを前記ＬＣＤ
のタイミングに合わせて出力する為のＬＣＤデータ制御
部とを備え、または、前記ＬＣＤのフレーム周波数を前
記ＣＲＴのフレーム周波数の１倍で同期させ、前記ＣＲ
Ｔ１画面の表示期間中に前記ＬＣＤ１画面を表示させる
第１の表示制御手段を備え、または前記ＬＣＤのフレー
ム周波数を前記ＣＲＴのフレーム周波数の２倍で同期さ
せ、前記ＣＲＴ１画面の表示期間中に前記ＬＣＤ２画面
を表示させる第２の表示制御手段を備え、更に前記階調
パターン生成部はＣＰＵからのＩ／Ｏアクセスにより前
記階調パターンデータの情報を保持するレジスタと、前
記階調パターンデータの情報を基に階調パターンを生成
する階調パターン生成回路とを有している。
号インタフェース装置は、ＣＲＴへの表示データのシリ
アルデータをパラレルデータに変換するＳ−Ｐ変換部
と、前記ＣＲＴへの表示データを取り込みながら、その
表示データに対応した階調パターンに変換する階調パタ
ーン生成部と、前記変換した階調パターンデータを前記
ＣＲＴの表示ビデオインタフェース信号に同期させなが
ら、フレームバッファメモリに読出し，書込み，ＬＣＤ
に表示する為のタイミングを制御するタイミング制御部
と、前記フレームバッファメモリに書込む階調パターン
データを制御するメモリデータ制御部と、前記フレーム
バッファメモリの書込みアドレス，読出しアドレスを発
生させるメモリアドレス発生部と、前記フレームバッフ
ァメモリから読出した階調パターンデータを前記ＬＣＤ
のタイミングに合わせて出力する為のＬＣＤデータ制御
部とを備え、または、前記ＬＣＤのフレーム周波数を前
記ＣＲＴのフレーム周波数の１倍で同期させ、前記ＣＲ
Ｔ１画面の表示期間中に前記ＬＣＤ１画面を表示させる
第１の表示制御手段を備え、または前記ＬＣＤのフレー
ム周波数を前記ＣＲＴのフレーム周波数の２倍で同期さ
せ、前記ＣＲＴ１画面の表示期間中に前記ＬＣＤ２画面
を表示させる第２の表示制御手段を備え、更に前記階調
パターン生成部はＣＰＵからのＩ／Ｏアクセスにより前
記階調パターンデータの情報を保持するレジスタと、前
記階調パターンデータの情報を基に階調パターンを生成
する階調パターン生成回路とを有している。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例のＬＣＤビデ
オ信号インタフェース装置のブロック図、図２は本第１
の実施例におけるＬＣＤパネルの表示位置とＬＣＤデー
タの対応を示す図、図３は本第１の実施例における階調
パターンＡ、快調パターンＢのＬＣＤパネルの表示位置
を示す図、図４は本第１の実施例におけるＣＲＴの表示
ビデオインタフェース信号のある一例のタイミングチャ
ートで、（ａ）はＤＯＴＣＬＫ，ＨＳＹＮＣ，ＢＬＡＮ
Ｋ，ＲＧＢの関係を示す図、（ｂ）はＤＯＴＣＬＫ，Ｖ
ＳＹＮＣ，ＨＳＹＮＣの関係を示す図、（ｃ）はＨＳＹ
ＮＣ，ＶＳＹＮＣ，ＢＬＡＮＫの関係を示す図、図５は
本第１の実施例におけるタイミング制御部で発生する本
第１の実施例のＬＣＤビデオ信号インタフェース装置を
制御するのに使用するステータス信号のタイミングチャ
ート、図６は本第１の実施例のＬＣＤビデオ信号インタ
フェース装置を制御するのに使用する横方向のカウンタ
（Ｘカウンタ）の値、縦方向のカウンタ（Ｙカウンタ）
の値を示す図、図７は本第１の実施例におけるＳ−Ｐ変
換を示し、（ａ）はＣＲＴ表示データ（ＲＧＢ：３ビッ
ト）のシリアルデータをパラレルデータ（８ビット）に
変換するＳ−Ｐ変換部のブロック図、（ｂ）はそのタイ
ミングチャートを示す図、図８は本第１の実施例におけ
る階調パターン生成を示し、（ａ）は階調パターン生成
部のブロック図、（ｂ）は階調パターンの一例を示す図
である。
オ信号インタフェース装置のブロック図、図２は本第１
の実施例におけるＬＣＤパネルの表示位置とＬＣＤデー
タの対応を示す図、図３は本第１の実施例における階調
パターンＡ、快調パターンＢのＬＣＤパネルの表示位置
を示す図、図４は本第１の実施例におけるＣＲＴの表示
ビデオインタフェース信号のある一例のタイミングチャ
ートで、（ａ）はＤＯＴＣＬＫ，ＨＳＹＮＣ，ＢＬＡＮ
Ｋ，ＲＧＢの関係を示す図、（ｂ）はＤＯＴＣＬＫ，Ｖ
ＳＹＮＣ，ＨＳＹＮＣの関係を示す図、（ｃ）はＨＳＹ
ＮＣ，ＶＳＹＮＣ，ＢＬＡＮＫの関係を示す図、図５は
本第１の実施例におけるタイミング制御部で発生する本
第１の実施例のＬＣＤビデオ信号インタフェース装置を
制御するのに使用するステータス信号のタイミングチャ
ート、図６は本第１の実施例のＬＣＤビデオ信号インタ
フェース装置を制御するのに使用する横方向のカウンタ
（Ｘカウンタ）の値、縦方向のカウンタ（Ｙカウンタ）
の値を示す図、図７は本第１の実施例におけるＳ−Ｐ変
換を示し、（ａ）はＣＲＴ表示データ（ＲＧＢ：３ビッ
ト）のシリアルデータをパラレルデータ（８ビット）に
変換するＳ−Ｐ変換部のブロック図、（ｂ）はそのタイ
ミングチャートを示す図、図８は本第１の実施例におけ
る階調パターン生成を示し、（ａ）は階調パターン生成
部のブロック図、（ｂ）は階調パターンの一例を示す図
である。
【００１０】図１において、本第１の実施例は階調パタ
ーン生成部１と、メモリ制御部２と、ＬＣＤ制御部３
と、メモリアドレス発生部４と、タイミング制御部５
と、双方向バッファ６とを有して構成している。
ーン生成部１と、メモリ制御部２と、ＬＣＤ制御部３
と、メモリアドレス発生部４と、タイミング制御部５
と、双方向バッファ６とを有して構成している。
【００１１】図１において、ＤＢ０〜ＤＢ７はシステム
からのデータ（８ビット）、ＩＯＷはＣＰＵ（図示省
略）からの書き込み指示信号、ＲＥＤはＣＲＴへのＲＥ
Ｄデータ，ＧＲＥはＣＲＴへのＧＲＥＥＮデータおよび
ＢＬＵはＣＲＴへのＢＬＵＥデータ、ＶＳＹはＣＲＴへ
の垂直同期信号、ＨＳＹはＣＲＴへの水平同期信号、Ｄ
ＣＫはＣＲＴのドットクロック、ＲＳＴはシステムから
のリセット信号である。Ａ１４〜Ａ００はフレームバッ
ファメモリのアドレス（１５ビット）、ＭＤ０〜ＭＤ７
はフレームバッファメモリのデータ（８ビット）、ＵＤ
０〜ＵＤ３はＬＣＤパネルの上画面表示データ（４ビッ
ト）、ＬＤ０〜ＬＤ３はＬＣＤパネルの下画面表示デー
タ（４ビット）、ＯＥ０はフレームバッファメモリのア
ウトプットイネーブル信号、ＷＥ０はフレームバッファ
メモリのライトイネーブル信号、ＣＬ１はＬＣＤパネル
の表示データのラインクロック、ＣＬ２はＬＣＤパネル
への表示データのシフトクロックである。
からのデータ（８ビット）、ＩＯＷはＣＰＵ（図示省
略）からの書き込み指示信号、ＲＥＤはＣＲＴへのＲＥ
Ｄデータ，ＧＲＥはＣＲＴへのＧＲＥＥＮデータおよび
ＢＬＵはＣＲＴへのＢＬＵＥデータ、ＶＳＹはＣＲＴへ
の垂直同期信号、ＨＳＹはＣＲＴへの水平同期信号、Ｄ
ＣＫはＣＲＴのドットクロック、ＲＳＴはシステムから
のリセット信号である。Ａ１４〜Ａ００はフレームバッ
ファメモリのアドレス（１５ビット）、ＭＤ０〜ＭＤ７
はフレームバッファメモリのデータ（８ビット）、ＵＤ
０〜ＵＤ３はＬＣＤパネルの上画面表示データ（４ビッ
ト）、ＬＤ０〜ＬＤ３はＬＣＤパネルの下画面表示デー
タ（４ビット）、ＯＥ０はフレームバッファメモリのア
ウトプットイネーブル信号、ＷＥ０はフレームバッファ
メモリのライトイネーブル信号、ＣＬ１はＬＣＤパネル
の表示データのラインクロック、ＣＬ２はＬＣＤパネル
への表示データのシフトクロックである。
【００１２】Ｓ−Ｐ変換部１０はＣＲＴへのシリアルな
表示データを取り込みパラレルデータに変換する。ＥＶ
ＥＮは偶数ビット、ＯＤＤは奇数ビットを意味し、階調
パターンＡかパターンＢかを選択するのに使用する。又
Ｓ−Ｐ変換部１０はＲＥＤ，ＧＲＥＥＮ，ＢＬＵＥのそ
れぞれのデータに対して３個存在する。
表示データを取り込みパラレルデータに変換する。ＥＶ
ＥＮは偶数ビット、ＯＤＤは奇数ビットを意味し、階調
パターンＡかパターンＢかを選択するのに使用する。又
Ｓ−Ｐ変換部１０はＲＥＤ，ＧＲＥＥＮ，ＢＬＵＥのそ
れぞれのデータに対して３個存在する。
【００１３】階調パターン生成部１はレジスタ１１と、
階調データ生成回路１２と、セレクタ１３とから成り、
レジスタ１１はＣＰＵからの信号ＤＢ０〜ＤＢ７，ＩＯ
Ｗによって設定されるレジスタであり、ＣＰＵからのＩ
／Ｏアクセスを二回行なって、８ビットの階調パターン
の情報、３ビットパターン長の情報、３ビットのパター
ンＡとパターンＢのビットずれの情報を設定しておく。
階調データ生成回路１２と、セレクタ１３とから成り、
レジスタ１１はＣＰＵからの信号ＤＢ０〜ＤＢ７，ＩＯ
Ｗによって設定されるレジスタであり、ＣＰＵからのＩ
／Ｏアクセスを二回行なって、８ビットの階調パターン
の情報、３ビットパターン長の情報、３ビットのパター
ンＡとパターンＢのビットずれの情報を設定しておく。
【００１４】階調データ生成回路１２では、レジスタ１
１に設定した情報で、階調パターンを作成する回路であ
る。ここで、階調パターンＡとパターンＢとが作成され
る。階調パターンＡ′とパターンＢ′は次のフレームに
表示させる階調パターンデータである。
１に設定した情報で、階調パターンを作成する回路であ
る。ここで、階調パターンＡとパターンＢとが作成され
る。階調パターンＡ′とパターンＢ′は次のフレームに
表示させる階調パターンデータである。
【００１５】セレクタ１３はＣＲＴの表示が偶数ライン
か奇数ラインかにより切り替える為の２ｔｏ１のセレク
タである。これらレジスタ１１、階調データ生成回路１
２、セレクタ１３は階調が８階調分ある為、計８個存在
する。
か奇数ラインかにより切り替える為の２ｔｏ１のセレク
タである。これらレジスタ１１、階調データ生成回路１
２、セレクタ１３は階調が８階調分ある為、計８個存在
する。
【００１６】メモリ制御部２はセレクタ１４，１５から
成り、セレクタ１４は、Ｓ−Ｐ変換部１０で取り込んだ
ＲＧＢ信号の組み合せによる階調パターンを選択する為
の８ｔｏ１のセレクタである。このセレクタ１４はＣＲ
Ｔデータの偶数ビットに対応したセレクタと奇数ビット
に対応したセレクタの２種類用意されて、パターン
Ａ′，Ｂ′の方も含むと合計４個存在する。
成り、セレクタ１４は、Ｓ−Ｐ変換部１０で取り込んだ
ＲＧＢ信号の組み合せによる階調パターンを選択する為
の８ｔｏ１のセレクタである。このセレクタ１４はＣＲ
Ｔデータの偶数ビットに対応したセレクタと奇数ビット
に対応したセレクタの２種類用意されて、パターン
Ａ′，Ｂ′の方も含むと合計４個存在する。
【００１７】セレクタ１５は、階調パターンを切り替え
る為のセレクタで、フレームバッファメモリに書き込む
階調パターンデータが違う為存在する。
る為のセレクタで、フレームバッファメモリに書き込む
階調パターンデータが違う為存在する。
【００１８】双方向バッファ６は双方向制御のバッファ
である。
である。
【００１９】メモリアドレス発生部４はフレームバッフ
ァメモリのアドレス生成部で信号Ａ１４〜Ａ００を作成
している。タイミング制御部５は入力信号ＶＳＹ，ＨＳ
Ｙ，ＤＣＫ，ＲＳＴを基に出力信号ＰＬＡＴＩ，ＯＥ
０，ＷＥ０，ＣＬ１，ＣＬ２を作成している。
ァメモリのアドレス生成部で信号Ａ１４〜Ａ００を作成
している。タイミング制御部５は入力信号ＶＳＹ，ＨＳ
Ｙ，ＤＣＫ，ＲＳＴを基に出力信号ＰＬＡＴＩ，ＯＥ
０，ＷＥ０，ＣＬ１，ＣＬ２を作成している。
【００２０】変換された階調パターンデータＭＤ０〜Ｍ
Ｄ７は、メモリアドレス生成部４で作成されるフレーム
バッウァメモリのアドレスＡ１４〜Ａ００と、タイミン
グ制御部５で作成されるＯＥ０と、ＷＥ０とにより、フ
レームバッファメモリにリード、ライトする。
Ｄ７は、メモリアドレス生成部４で作成されるフレーム
バッウァメモリのアドレスＡ１４〜Ａ００と、タイミン
グ制御部５で作成されるＯＥ０と、ＷＥ０とにより、フ
レームバッファメモリにリード、ライトする。
【００２１】ＬＣＤ制御部３はレジスタ１７と、セレク
タ１８，１９と、ＡＮＤ回路２０と、レジスタ２１とか
ら成り、レジスタ１７はリードした階調データを取り込
むレジスタである。セレクタ１８はリードしてきた階調
パターンデータ（８ビット）を、前に表示する４ビット
と、後に表示する４ビットに分ける為のセレクタで、上
画面データと下画面データがある為、全部で４つ存在す
る。
タ１８，１９と、ＡＮＤ回路２０と、レジスタ２１とか
ら成り、レジスタ１７はリードした階調データを取り込
むレジスタである。セレクタ１８はリードしてきた階調
パターンデータ（８ビット）を、前に表示する４ビット
と、後に表示する４ビットに分ける為のセレクタで、上
画面データと下画面データがある為、全部で４つ存在す
る。
【００２２】セレクタ１９はＣＲＴの表示がＣＲＴ画面
の上２００ライン表示中か下２００ライン表示中かによ
って切り替わる。ＡＮＤ回路２０は、階調パターンを切
り替えるセレクタである。レジスタ２１はＬＣＤの表示
タイミングに合わせて出力する為のレジスタである。
の上２００ライン表示中か下２００ライン表示中かによ
って切り替わる。ＡＮＤ回路２０は、階調パターンを切
り替えるセレクタである。レジスタ２１はＬＣＤの表示
タイミングに合わせて出力する為のレジスタである。
【００２３】本第１の実施例はＣＲＴへの表示ビデオ信
号には横方向に６４０ドット、縦方向に４００ドットＣ
ＲＴに表示させる場合の信号を使い、ＬＣＤに、横方向
に６４０ドット、縦方向に４００ドット表示させる場合
の例である。使用するＬＣＤパネルは、６４０×４００
ドットのパネルで、ＬＣＤの表示は、画面上半分に対応
したデータ（ＵＤ３〜ＵＤ０）と画面下半分に対応した
データ（ＬＤ３〜ＬＤ０）を同じタイミングで４ビット
ずつ表示させるＬＣＤである。図２にＬＣＤパネルの表
示位置とＬＣＤデータの対応を示す。又、ＲＧＢの組み
合せ８種類に、それぞれ２種類の階調パターンＡとＢを
持っている。データとしては同じ階調パターンだけれど
もビットをずらして図３に示すように、ＬＣＤパネル表
示位置にパターンＡとＢを対応させている。
号には横方向に６４０ドット、縦方向に４００ドットＣ
ＲＴに表示させる場合の信号を使い、ＬＣＤに、横方向
に６４０ドット、縦方向に４００ドット表示させる場合
の例である。使用するＬＣＤパネルは、６４０×４００
ドットのパネルで、ＬＣＤの表示は、画面上半分に対応
したデータ（ＵＤ３〜ＵＤ０）と画面下半分に対応した
データ（ＬＤ３〜ＬＤ０）を同じタイミングで４ビット
ずつ表示させるＬＣＤである。図２にＬＣＤパネルの表
示位置とＬＣＤデータの対応を示す。又、ＲＧＢの組み
合せ８種類に、それぞれ２種類の階調パターンＡとＢを
持っている。データとしては同じ階調パターンだけれど
もビットをずらして図３に示すように、ＬＣＤパネル表
示位置にパターンＡとＢを対応させている。
【００２４】図１，図４においてＤＯＴ ＣＬＫ（ＤＣ
Ｋ）はＣＲＴのドットクロック、ＨＳＹＮＣはＣＲＴの
水平同期信号、ＢＬＡＮＫはＣＲＴの表示消去信号、Ｖ
ＳＹＮＣはＣＲＴの垂直同期信号、ＲＧＢはＣＲＴの表
示データ（ＲＥＤ信号、ＧＲＥＥＮ信号、ＢＬＵＥ信
号）である。５９ＣＬＫは、ＤＯＴＣＬＫ周期が５９周
期分の期間であることを示している。７Ｈは、ＨＳＹＮ
Ｃ周期が７周期分の期間であることを示している。本第
１の実施例のＬＣＤビデオ信号インタフェース装置は、
図４に示した信号を入力信号として使用している。
Ｋ）はＣＲＴのドットクロック、ＨＳＹＮＣはＣＲＴの
水平同期信号、ＢＬＡＮＫはＣＲＴの表示消去信号、Ｖ
ＳＹＮＣはＣＲＴの垂直同期信号、ＲＧＢはＣＲＴの表
示データ（ＲＥＤ信号、ＧＲＥＥＮ信号、ＢＬＵＥ信
号）である。５９ＣＬＫは、ＤＯＴＣＬＫ周期が５９周
期分の期間であることを示している。７Ｈは、ＨＳＹＮ
Ｃ周期が７周期分の期間であることを示している。本第
１の実施例のＬＣＤビデオ信号インタフェース装置は、
図４に示した信号を入力信号として使用している。
【００２５】次に、図１に示す本第の実施例におけるＳ
−Ｐ変換部について図１〜図７を用いて詳細に説明す
る。
−Ｐ変換部について図１〜図７を用いて詳細に説明す
る。
【００２６】図５は図３に示したＤＯＴ ＣＬＫ（ＤＣ
Ｋ）とＨＳＹＮＣを基に作成したステータス信号のタイ
ミングを示している。又、クロック信号にＳＴ０、ロー
ド信号にＨＳＹＮＣを使った水平方向のカウンタ（Ｘカ
ウンタ）と、クロックにＨＳＹＮＣ、ロード信号にＶＳ
ＹＮＣを使った垂直方向カウンタ（Ｙカウンタ）を持た
せている。ＳＴ０、ＨＳＹＮＣ、Ｘカウンタ値の関係、
及び、ＨＳＹＮＣ、ＶＳＹＮＣ、Ｙカウンタ値の関係を
図６に示す。図５と図６に示した波形や、カウンタの値
により、第１の実施例のＬＣＤビデオ信号インタフェー
ス装置が制御される。
Ｋ）とＨＳＹＮＣを基に作成したステータス信号のタイ
ミングを示している。又、クロック信号にＳＴ０、ロー
ド信号にＨＳＹＮＣを使った水平方向のカウンタ（Ｘカ
ウンタ）と、クロックにＨＳＹＮＣ、ロード信号にＶＳ
ＹＮＣを使った垂直方向カウンタ（Ｙカウンタ）を持た
せている。ＳＴ０、ＨＳＹＮＣ、Ｘカウンタ値の関係、
及び、ＨＳＹＮＣ、ＶＳＹＮＣ、Ｙカウンタ値の関係を
図６に示す。図５と図６に示した波形や、カウンタの値
により、第１の実施例のＬＣＤビデオ信号インタフェー
ス装置が制御される。
【００２７】図７に示すように、ＣＲＴ表示データのシ
リアルデータは、ＤＯＴ ＣＬＫ（ＤＣＫ）により、シ
フトレジスタ（ＲＥＧ）２３に取り込み、８ビット単位
でＰＬＡＴ１によりレジスタ（Ｆ／Ｆ）２４に取り込ま
れ、パラレルデータに変換される。尚、ＰＬＡＴ１は、
Ｘカウンタ値＝１１〜９０、Ｙカウンタ＝２６〜４２５
の時のＳＴ４である。
リアルデータは、ＤＯＴ ＣＬＫ（ＤＣＫ）により、シ
フトレジスタ（ＲＥＧ）２３に取り込み、８ビット単位
でＰＬＡＴ１によりレジスタ（Ｆ／Ｆ）２４に取り込ま
れ、パラレルデータに変換される。尚、ＰＬＡＴ１は、
Ｘカウンタ値＝１１〜９０、Ｙカウンタ＝２６〜４２５
の時のＳＴ４である。
【００２８】次に、本第１の実施例における階調パター
ン生成部の動作について図１，図８を用いて説明する。
ン生成部の動作について図１，図８を用いて説明する。
【００２９】あらかじめシステムからのＩ／Ｏアクセス
により、図８に示すレジスタ１１内のＦ／Ｆ２５には、
８ビットの階調パターンデータの情報、Ｆ／Ｆ２６に
は、３ビットのパターンＡとパターンＢのずれの情報２
７、３ビットのパターン長の情報２８を設定させてお
く。階調パターンデータの情報を基に、階調データ生成
回路１２内のシフトレジスタ（ＲＥＧ）２９で、フレー
ム単位で変化するクロックにより８種類のシフトデータ
を作成し、そのシフトデータを３ビットのパターン長の
情報２８を基に、８ｔｏ１のセレクタ３０で選択し、パ
ターンＡとパターンＡ′を、３ビットのパターンＡとパ
ターンＢのずれの情報２７を基に、８ｔｏ１のセレクタ
３１で選択し、パターンＢとパターンＢ′を作成する。
パターンＡ′とパターンＢ′は次のフレームに対応した
階調パターンデータである。セレクタ３０，３１で作成
されたパターンＡ，Ａ′，Ｂ，Ｂ′は、図３に示したＬ
ＣＤパネル表示位置とパターンＡ、パターンＢの対応に
基ずいて表示する為に、ＣＲＴの表示が偶数ラインか、
奇数ラインかによって、セレクタ１３内の２−１のセレ
クタ３２，３３で切り替える。セレクタ３２，３３が８
階調分、計８個存在する。８種類の階調パターンをＲＧ
Ｂの組み合せにより選択し、階調パターンデータを作成
する。
により、図８に示すレジスタ１１内のＦ／Ｆ２５には、
８ビットの階調パターンデータの情報、Ｆ／Ｆ２６に
は、３ビットのパターンＡとパターンＢのずれの情報２
７、３ビットのパターン長の情報２８を設定させてお
く。階調パターンデータの情報を基に、階調データ生成
回路１２内のシフトレジスタ（ＲＥＧ）２９で、フレー
ム単位で変化するクロックにより８種類のシフトデータ
を作成し、そのシフトデータを３ビットのパターン長の
情報２８を基に、８ｔｏ１のセレクタ３０で選択し、パ
ターンＡとパターンＡ′を、３ビットのパターンＡとパ
ターンＢのずれの情報２７を基に、８ｔｏ１のセレクタ
３１で選択し、パターンＢとパターンＢ′を作成する。
パターンＡ′とパターンＢ′は次のフレームに対応した
階調パターンデータである。セレクタ３０，３１で作成
されたパターンＡ，Ａ′，Ｂ，Ｂ′は、図３に示したＬ
ＣＤパネル表示位置とパターンＡ、パターンＢの対応に
基ずいて表示する為に、ＣＲＴの表示が偶数ラインか、
奇数ラインかによって、セレクタ１３内の２−１のセレ
クタ３２，３３で切り替える。セレクタ３２，３３が８
階調分、計８個存在する。８種類の階調パターンをＲＧ
Ｂの組み合せにより選択し、階調パターンデータを作成
する。
【００３０】図８の（ｂ）に示した階調パターンは、階
調パターンデータが００００１１０１、パターン長が
５、パターンＡとパターンＢのずれが３の場合の階調パ
ターンである。作成した階調パターンをフレームバッフ
ァメモリ（図示省略）にリード、ライトしながらＬＣＤ
に表示させる。
調パターンデータが００００１１０１、パターン長が
５、パターンＡとパターンＢのずれが３の場合の階調パ
ターンである。作成した階調パターンをフレームバッフ
ァメモリ（図示省略）にリード、ライトしながらＬＣＤ
に表示させる。
【００３１】次に、本発明の第２の実施例について説明
する。
する。
【００３２】図９は本発明の第２の実施例におけるデー
タ制御系を示すブロック図、図１０は本第２の実施例に
おけるＣＲＴの表示１ラインの表示データの出力始めの
部分のタイミングチャート、図１１は本第２の実施例に
おけるＣＲＴの表示１ラインの表示データの出力終りの
部分のタイミングチャート、図１２は本第２の実施例に
おけるＬＣＤ表示画面とフレームバッファメモリのアド
レスの対応を示す図、図１３は本第２の実施例における
フレームバッファメモリのリードアドレスとライトアド
レスの進み方を示す図である。
タ制御系を示すブロック図、図１０は本第２の実施例に
おけるＣＲＴの表示１ラインの表示データの出力始めの
部分のタイミングチャート、図１１は本第２の実施例に
おけるＣＲＴの表示１ラインの表示データの出力終りの
部分のタイミングチャート、図１２は本第２の実施例に
おけるＬＣＤ表示画面とフレームバッファメモリのアド
レスの対応を示す図、図１３は本第２の実施例における
フレームバッファメモリのリードアドレスとライトアド
レスの進み方を示す図である。
【００３３】図９において、本第２の実施例におけるメ
モリ制御部２ａ，ＬＣＤ制御部３ａ，Ｓ−Ｐ変換部１０
ａ及び双方向バッファ３７は、それぞれ図１に示す第１
の実施例のメモリ制御部２，ＬＣＤ制御部３、Ｓ−Ｐ変
換部１０及び双方向バッファ６に対応している。又、本
第２の実施例におけるタイミング制御部（図示省略）は
図１に示すタイミング制御部５を使用している。
モリ制御部２ａ，ＬＣＤ制御部３ａ，Ｓ−Ｐ変換部１０
ａ及び双方向バッファ３７は、それぞれ図１に示す第１
の実施例のメモリ制御部２，ＬＣＤ制御部３、Ｓ−Ｐ変
換部１０及び双方向バッファ６に対応している。又、本
第２の実施例におけるタイミング制御部（図示省略）は
図１に示すタイミング制御部５を使用している。
【００３４】次に、本第２の実施例におけるＣＲＴデー
タからＬＣＤデータへの変換について図９〜図１３を用
いて詳細に説明する。
タからＬＣＤデータへの変換について図９〜図１３を用
いて詳細に説明する。
【００３５】本第２の実施例では、メモリ容量２５６Ｋ
ビットのメモリをフレームバッファメモリ３８として使
用する。アドレス００００番地〜３Ｅ７Ｆ番地は、ＣＲ
Ｔ表示データ画面下半分に対応する階調パターンデータ
を格納するのに使用する。アドレス４０００番地〜７Ｅ
７Ｆ番地は、ＣＲＴ表示データ画面上半分に対応する階
調パターンデータを格納するのに使用する。
ビットのメモリをフレームバッファメモリ３８として使
用する。アドレス００００番地〜３Ｅ７Ｆ番地は、ＣＲ
Ｔ表示データ画面下半分に対応する階調パターンデータ
を格納するのに使用する。アドレス４０００番地〜７Ｅ
７Ｆ番地は、ＣＲＴ表示データ画面上半分に対応する階
調パターンデータを格納するのに使用する。
【００３６】ＣＲＴの表示データ（ＲＧＢ）は図１０の
ＤＯＴ ＣＬＫにより図９のシフトレジスタ（ＲＥＧ）
３４に取り込まれながら、それと同時に、図１０のＯＥ
０（フレームバッファメモリ３８のアウトプットイネー
ブル）により、画面下半分に対応するアドレス００００
番地のデータ（８ビット）をリードする。そして、図１
０のＣＬＫ（ＰＬＡＴ１）により、図９のレジスタ（Ｆ
／Ｆ）３５にＣＲＴ表示データ（ＲＧＢ）それぞれ８ビ
ットが、レジスタ（Ｆ／Ｆ）３９にアドレス００００番
地からリードしたデータ（８ビット）が同じタイミング
で取り込まれる。
ＤＯＴ ＣＬＫにより図９のシフトレジスタ（ＲＥＧ）
３４に取り込まれながら、それと同時に、図１０のＯＥ
０（フレームバッファメモリ３８のアウトプットイネー
ブル）により、画面下半分に対応するアドレス００００
番地のデータ（８ビット）をリードする。そして、図１
０のＣＬＫ（ＰＬＡＴ１）により、図９のレジスタ（Ｆ
／Ｆ）３５にＣＲＴ表示データ（ＲＧＢ）それぞれ８ビ
ットが、レジスタ（Ｆ／Ｆ）３９にアドレス００００番
地からリードしたデータ（８ビット）が同じタイミング
で取り込まれる。
【００３７】次に、セレクタ３６でＣＲＴの表示データ
（ＲＧＢ）の組み合せにより選択した階調パターンデー
タ（８ビット）をフレームバッファメモリ３８の画面上
半分に対応する４０００番地に、図１０に示したＷＥ０
（フレームバッファメモリ３８のライトイネーブル）に
より書き込む。
（ＲＧＢ）の組み合せにより選択した階調パターンデー
タ（８ビット）をフレームバッファメモリ３８の画面上
半分に対応する４０００番地に、図１０に示したＷＥ０
（フレームバッファメモリ３８のライトイネーブル）に
より書き込む。
【００３８】次に、書き込んだ４０００番地のデータを
図１０のＯＥ０（フレームバッファメモリ３８のアウト
プットイネーブル）によりリードする。図１０の４０，
４１のＣＬＫにより、図９のレジスタ（Ｆ／Ｆ）３９に
は４０００番地からリードしたデータ（８ビット）が、
図９のレジスタ（Ｆ／Ｆ）４１には、図９のレジスタ
（Ｆ／Ｆ）３９に取り込んだ００００番地のリードデー
タ（８ビット）が取り込まれる。この時点で、ＬＣＤパ
ネル上側に表示させる階調パターンデータと、ＬＣＤパ
ネル下側に表示させる階調パターンデータが揃う。
図１０のＯＥ０（フレームバッファメモリ３８のアウト
プットイネーブル）によりリードする。図１０の４０，
４１のＣＬＫにより、図９のレジスタ（Ｆ／Ｆ）３９に
は４０００番地からリードしたデータ（８ビット）が、
図９のレジスタ（Ｆ／Ｆ）４１には、図９のレジスタ
（Ｆ／Ｆ）３９に取り込んだ００００番地のリードデー
タ（８ビット）が取り込まれる。この時点で、ＬＣＤパ
ネル上側に表示させる階調パターンデータと、ＬＣＤパ
ネル下側に表示させる階調パターンデータが揃う。
【００３９】ＬＣＤの表示は画面上半分に対応したデー
タと画面下半分に対応したデータを同じタイミングで４
ビットずつ表示させる為、図９の２ｔｏ１のセレクタ４
２，４３が存在する。４ビットにされた階調パターン
は、図１０の４４，４５のＣＬＫ（ＣＬ２）のタイミン
グで図９のレジスタ（Ｆ／Ｆ）４４，４５によりＬＣＤ
パネルに出力される。常にＣＲＴの表示データ（ＲＧ
Ｂ）を取り込みながらフレームバッファメモリ３８に図
１３に示したアドレスの進み方でリード、ライトし、Ｌ
ＣＤの表示データを出力する。このサイクルを繰り返す
ことにより、ＣＲＴ１画面表示したら、ＬＣＤ１画面を
表示することになる。フレームバッファメモリ３８の０
０００番地〜３Ｅ７Ｆ番地には、画面下半分の階調パタ
ーンデータが格納される。
タと画面下半分に対応したデータを同じタイミングで４
ビットずつ表示させる為、図９の２ｔｏ１のセレクタ４
２，４３が存在する。４ビットにされた階調パターン
は、図１０の４４，４５のＣＬＫ（ＣＬ２）のタイミン
グで図９のレジスタ（Ｆ／Ｆ）４４，４５によりＬＣＤ
パネルに出力される。常にＣＲＴの表示データ（ＲＧ
Ｂ）を取り込みながらフレームバッファメモリ３８に図
１３に示したアドレスの進み方でリード、ライトし、Ｌ
ＣＤの表示データを出力する。このサイクルを繰り返す
ことにより、ＣＲＴ１画面表示したら、ＬＣＤ１画面を
表示することになる。フレームバッファメモリ３８の０
０００番地〜３Ｅ７Ｆ番地には、画面下半分の階調パタ
ーンデータが格納される。
【００４０】次に、本発明の第３の実施例について説明
する。
する。
【００４１】図１４は本発明の第３の実施例におけるデ
ータ制御系を示すブロック図、図１５は本第３の実施例
におけるＣＲＴの表示１ラインの表示データの出力始め
の部分のタイミングチャート、図１６は本第３の実施例
におけるＣＲＴの表示１ラインの表示データの出力終り
のタイミングチャート、図１７は本第３の実施例におけ
るＬＣＤ表示画面とフレームバッファメモリのアドレス
の対応を示す図、図１８は、本第３の実施例におけるフ
レームバッファメモリのリードアドレスとライトアドレ
スの進み方を示す図である。
ータ制御系を示すブロック図、図１５は本第３の実施例
におけるＣＲＴの表示１ラインの表示データの出力始め
の部分のタイミングチャート、図１６は本第３の実施例
におけるＣＲＴの表示１ラインの表示データの出力終り
のタイミングチャート、図１７は本第３の実施例におけ
るＬＣＤ表示画面とフレームバッファメモリのアドレス
の対応を示す図、図１８は、本第３の実施例におけるフ
レームバッファメモリのリードアドレスとライトアドレ
スの進み方を示す図である。
【００４２】図１４において本第３の実施例におけるメ
モリ制御部３ｂ，ＬＣＤ制御部３ｂ，Ｓ−Ｐ変換部１０
ｂ及び双方向バッファ４９は、それぞれ図１に示すメモ
リ制御部３、ＬＣＤ制御部３、Ｓ−Ｐ変換部１０及び双
方向バッファ６に対応している。又本第３の実施例にお
けるタイミング制御部（図示省略）は図１に示すタイミ
ング制御部５を使用している。
モリ制御部３ｂ，ＬＣＤ制御部３ｂ，Ｓ−Ｐ変換部１０
ｂ及び双方向バッファ４９は、それぞれ図１に示すメモ
リ制御部３、ＬＣＤ制御部３、Ｓ−Ｐ変換部１０及び双
方向バッファ６に対応している。又本第３の実施例にお
けるタイミング制御部（図示省略）は図１に示すタイミ
ング制御部５を使用している。
【００４３】次に、本第３の実施例におけるＣＲＴデー
タからＬＣＤデータへの変換について図１４〜図１８を
用いて詳細に説明する。
タからＬＣＤデータへの変換について図１４〜図１８を
用いて詳細に説明する。
【００４４】本第３の実施例では、メモリ容量１２８Ｋ
ビットのメモリをフレームバッファメモリ５０として使
用する。アドレス００００番地〜３Ｅ７Ｆ番地を、ＣＲ
Ｔ表示データ画面下半分に対応する階調パターンデータ
と、ＣＲＴ表示データ画面上半分に対応する階調パター
ンデータとを格納するのに重複して使用する。
ビットのメモリをフレームバッファメモリ５０として使
用する。アドレス００００番地〜３Ｅ７Ｆ番地を、ＣＲ
Ｔ表示データ画面下半分に対応する階調パターンデータ
と、ＣＲＴ表示データ画面上半分に対応する階調パター
ンデータとを格納するのに重複して使用する。
【００４５】本第３の実施例におけるＣＲＴの表示デー
タ（ＲＧＢ）は、図１５のＤＯＴＣＬＫにより、図１４
のシフトレジスタ（ＲＥＧ）４６に取り込みながら、そ
れと同時に図１５のＯＥ０（フレームバッファメモリ５
０のアウトプットイネーブル）により、画面下半分に対
応する階調パターンデータが格納されているアドレス０
０００番地の階調パターンデータ（８ビット）をリード
する。そして、図１５のレジスタ（Ｆ／Ｆ）４７，５１
へのＣＬＫ（ＰＬＡＴ１）により、図１４のレジスタ
（Ｆ／Ｆ）４７には、ＣＲＴ表示データ（ＲＧＢ）それ
ぞれ８ビットが、図１４のレジスタ（Ｆ／Ｆ）５１に
は、アドレス００００番地からリードした階調パターン
データ（８ビット）が同じタイミングで取り込まれる。
タ（ＲＧＢ）は、図１５のＤＯＴＣＬＫにより、図１４
のシフトレジスタ（ＲＥＧ）４６に取り込みながら、そ
れと同時に図１５のＯＥ０（フレームバッファメモリ５
０のアウトプットイネーブル）により、画面下半分に対
応する階調パターンデータが格納されているアドレス０
０００番地の階調パターンデータ（８ビット）をリード
する。そして、図１５のレジスタ（Ｆ／Ｆ）４７，５１
へのＣＬＫ（ＰＬＡＴ１）により、図１４のレジスタ
（Ｆ／Ｆ）４７には、ＣＲＴ表示データ（ＲＧＢ）それ
ぞれ８ビットが、図１４のレジスタ（Ｆ／Ｆ）５１に
は、アドレス００００番地からリードした階調パターン
データ（８ビット）が同じタイミングで取り込まれる。
【００４６】次に、図１４の８ｔｏ１のセレクタ５２で
ＣＲＴの表示データ（ＲＧＢ）の組み合せにより、選択
した階調パターンデータはフレームバッファメモリ５０
には書き込まないで、画面上半分のデータとして使用
し、図１４の８ｔｏ１のセレクタ４８で選択された次の
フレームの階調パターンデータを、上画面のデータとし
て００００番地に、図１５に示したＷＥ０（フレームバ
ッファメモリ５０のライトイネーブル）により書き込
む。揃った図１４のレジスタ（Ｆ／Ｆ）５１のＬＣＤの
下画面のデータと、図１４の８ｔｏ１セレクタ５２で選
択されたＬＣＤの上画面のデータは４ビットずつ表示さ
せる為、図１４の２ｔｏ１のセレクタ５３，５４を通
り、更に図１４のレジスタ（Ｆ／Ｆ）５５，５７の、Ｃ
ＲＴの表示が上画面２００ラインを表示中か、下画面を
表示中かの信号によって切り替わる２ｔｏ１のセレクタ
を通り、図１５のクロック（ＣＬ２）のタイミングで、
図１４のレジスタ（Ｆ／Ｆ）５７，５８からＬＣＤパネ
ルに出力される。
ＣＲＴの表示データ（ＲＧＢ）の組み合せにより、選択
した階調パターンデータはフレームバッファメモリ５０
には書き込まないで、画面上半分のデータとして使用
し、図１４の８ｔｏ１のセレクタ４８で選択された次の
フレームの階調パターンデータを、上画面のデータとし
て００００番地に、図１５に示したＷＥ０（フレームバ
ッファメモリ５０のライトイネーブル）により書き込
む。揃った図１４のレジスタ（Ｆ／Ｆ）５１のＬＣＤの
下画面のデータと、図１４の８ｔｏ１セレクタ５２で選
択されたＬＣＤの上画面のデータは４ビットずつ表示さ
せる為、図１４の２ｔｏ１のセレクタ５３，５４を通
り、更に図１４のレジスタ（Ｆ／Ｆ）５５，５７の、Ｃ
ＲＴの表示が上画面２００ラインを表示中か、下画面を
表示中かの信号によって切り替わる２ｔｏ１のセレクタ
を通り、図１５のクロック（ＣＬ２）のタイミングで、
図１４のレジスタ（Ｆ／Ｆ）５７，５８からＬＣＤパネ
ルに出力される。
【００４７】常にＣＲＴの表示データを取り込み、図１
８に示したアドレスの進み方で、フレームバッファメモ
リ５０から下画面のデータをリードしながら、同じ番地
に次のフレームの階調パターンデータを書き込み、ＬＣ
Ｄに表示データを出力する。このサイクルを繰り返すこ
とにより、ＣＲＴの表示が２００ライン表示した時点
で、ＬＣＤの１画面が表示され、フレームバッファメモ
リ５０には、次のフレームの上画面半分のデータが格納
される。
８に示したアドレスの進み方で、フレームバッファメモ
リ５０から下画面のデータをリードしながら、同じ番地
に次のフレームの階調パターンデータを書き込み、ＬＣ
Ｄに表示データを出力する。このサイクルを繰り返すこ
とにより、ＣＲＴの表示が２００ライン表示した時点
で、ＬＣＤの１画面が表示され、フレームバッファメモ
リ５０には、次のフレームの上画面半分のデータが格納
される。
【００４８】ＣＲＴの表示が２０１ラインを開始した
ら、今度はフレームバッファメモリ５０から、上画面の
データをリードしながら同じ番地に次のフレームの下画
面に対応する階調パターンデータを書き込み、ＬＣＤに
表示データを出力する。ＣＲＴの表示が１画面表示した
ら、ＬＣＤ２画面表示することになり、フレームバッフ
ァメモリ５０には、下画面半分のデータが格納される。
ら、今度はフレームバッファメモリ５０から、上画面の
データをリードしながら同じ番地に次のフレームの下画
面に対応する階調パターンデータを書き込み、ＬＣＤに
表示データを出力する。ＣＲＴの表示が１画面表示した
ら、ＬＣＤ２画面表示することになり、フレームバッフ
ァメモリ５０には、下画面半分のデータが格納される。
【００４９】
【発明の効果】以上説明したように本発明は、ＣＲＴへ
の表示データのシリアルデータをパラレルデータに変換
するＳ−Ｐ変換部と、ＣＲＴへの表示データを取り込み
ながら、その表示データに対応した階調パターンに変換
する階調パターン生成部と、変換した階調パターンデー
タをＣＲＴの表示ビデオインタフェース信号に同期させ
ながら、フレームバッファメモリに読出し、書込み、Ｌ
ＣＤに表示する為のタイミングを制御するタイミング制
御部と、フレームバッファメモリに書込み階調パターン
データを制御するメモリデータ制御部と、フレームバッ
ファメモリの書込みアドレス，読出しアドレスを発生さ
せるメモリアドレス発生部と、フレームバッファメモリ
から読出した階調パターンデータをＬＣＤのタイミング
に合わせて出力する為のＬＣＤデータ制御部とを備え、
階調パターン生成部はＣＰＵからのＩ／Ｏアクセスによ
り階調パターンデータの情報を保持するレジスタと、階
調パターンデータの情報を基に階調パターンを生成する
階調パターン生成回路とを有することによりＬＣＤパネ
ルに最適なパターンを設定できる効果がある。
の表示データのシリアルデータをパラレルデータに変換
するＳ−Ｐ変換部と、ＣＲＴへの表示データを取り込み
ながら、その表示データに対応した階調パターンに変換
する階調パターン生成部と、変換した階調パターンデー
タをＣＲＴの表示ビデオインタフェース信号に同期させ
ながら、フレームバッファメモリに読出し、書込み、Ｌ
ＣＤに表示する為のタイミングを制御するタイミング制
御部と、フレームバッファメモリに書込み階調パターン
データを制御するメモリデータ制御部と、フレームバッ
ファメモリの書込みアドレス，読出しアドレスを発生さ
せるメモリアドレス発生部と、フレームバッファメモリ
から読出した階調パターンデータをＬＣＤのタイミング
に合わせて出力する為のＬＣＤデータ制御部とを備え、
階調パターン生成部はＣＰＵからのＩ／Ｏアクセスによ
り階調パターンデータの情報を保持するレジスタと、階
調パターンデータの情報を基に階調パターンを生成する
階調パターン生成回路とを有することによりＬＣＤパネ
ルに最適なパターンを設定できる効果がある。
【００５０】又、ＬＣＤのフレーム周波数をＣＲＴのフ
レーム周波数の１倍で同期させ、ＣＲＴ１画面の表示期
中にＬＣＤ１画面を表示させる第１の表示制御手段を備
えることにより従来よりフレームバッファメモリのメモ
リ容量を少なくすることができる効果がある。
レーム周波数の１倍で同期させ、ＣＲＴ１画面の表示期
中にＬＣＤ１画面を表示させる第１の表示制御手段を備
えることにより従来よりフレームバッファメモリのメモ
リ容量を少なくすることができる効果がある。
【００５１】更に、ＬＣＤのフレーム周波数をＣＲＴの
フレーム周波数の２倍で同期させ、ＣＲＴ１画面の表示
期間中にＬＣＤ２画面を表示させる第２の表示制御手段
を有することにより、上述より更にフレームバッファメ
モリのメモリ容量を少なくすることができる効果があ
る。
フレーム周波数の２倍で同期させ、ＣＲＴ１画面の表示
期間中にＬＣＤ２画面を表示させる第２の表示制御手段
を有することにより、上述より更にフレームバッファメ
モリのメモリ容量を少なくすることができる効果があ
る。
【図１】本発明の第１の実施例のＬＣＤビデオ信号イン
タフェース装置のブロック図である。
タフェース装置のブロック図である。
【図２】本第１の実施例におけるＬＣＤパネル表示位置
とＬＣＤデータの対応を示す図である。
とＬＣＤデータの対応を示す図である。
【図３】本第１の実施例における階調パターンＡ、階調
パターンＢのＬＣＤパネルの表示位置を示す図である。
パターンＢのＬＣＤパネルの表示位置を示す図である。
【図４】本第１の実施例におけるＣＲＴの表示ビデオイ
ンタフェース信号のある一例のタイミングチャートで、
（ａ）はＤＯＴ ＣＬＫ，ＨＳＹＮＣ，ＢＬＡＮＫ，Ｒ
ＧＢの関係を示す図、（ｂ）はＤＯＴ ＣＬＫ，ＶＳＹ
ＮＣ，ＨＳＹＮＣの関係を示す図、（ｃ）はＨＳＹＮ
Ｃ，ＶＳＹＮＣ，ＢＬＡＮＫの関係を示す図である。
ンタフェース信号のある一例のタイミングチャートで、
（ａ）はＤＯＴ ＣＬＫ，ＨＳＹＮＣ，ＢＬＡＮＫ，Ｒ
ＧＢの関係を示す図、（ｂ）はＤＯＴ ＣＬＫ，ＶＳＹ
ＮＣ，ＨＳＹＮＣの関係を示す図、（ｃ）はＨＳＹＮ
Ｃ，ＶＳＹＮＣ，ＢＬＡＮＫの関係を示す図である。
【図５】本第１の実施例におけるタイミング制御部で発
生する本第１の実施例のＬＣＤビデオ信号インタフェー
ス装置を制御するのに使用するステータス信号のタイミ
ングチャートである。
生する本第１の実施例のＬＣＤビデオ信号インタフェー
ス装置を制御するのに使用するステータス信号のタイミ
ングチャートである。
【図６】本第１の実施例のＬＣＤビデオ信号インタフェ
ース装置を制御するのに使用する横方向のカウンタ（Ｘ
カウンタ）の値、縦方向のカウンタ（Ｙカウンタ）の値
を示す図である。
ース装置を制御するのに使用する横方向のカウンタ（Ｘ
カウンタ）の値、縦方向のカウンタ（Ｙカウンタ）の値
を示す図である。
【図７】本第１の実施例におけるＳ−Ｐ変換部を示し、
（ａ）はＣＲＴ表示データ（ＲＧＢ：３ビット）のシリ
アルデータをパラレルデータ（８ビット）に変換するＳ
−Ｐ変換部のブロック図、（ｂ）はそのタイミングチャ
ートを示す図である。
（ａ）はＣＲＴ表示データ（ＲＧＢ：３ビット）のシリ
アルデータをパラレルデータ（８ビット）に変換するＳ
−Ｐ変換部のブロック図、（ｂ）はそのタイミングチャ
ートを示す図である。
【図８】本第１の実施例における階調パターン生成部を
示し、（ａ）は階調パターン生成部のブロック図、
（ｂ）は階調パターンの一例を示す図である。
示し、（ａ）は階調パターン生成部のブロック図、
（ｂ）は階調パターンの一例を示す図である。
【図９】本発明の第２の実施例におけるデータ制御系を
示すブロック図である。
示すブロック図である。
【図１０】本第２の実施例におけるＣＲＴの表示１ライ
ンの表示データの出力始めの部分のタイミングチャート
である。
ンの表示データの出力始めの部分のタイミングチャート
である。
【図１１】本第２の実施例におけるＣＲＴの表示１ライ
ンの表示データの出力終りの部分のタイミングチャート
である。
ンの表示データの出力終りの部分のタイミングチャート
である。
【図１２】本第２の実施例におけるＬＣＤ表示画面とフ
レームバッファメモリのアドレスの対応を示す図であ
る。
レームバッファメモリのアドレスの対応を示す図であ
る。
【図１３】本第２の実施例におけるフレームバッファメ
モリのリードアドレスとライトアドレスの進み方を示す
図である。
モリのリードアドレスとライトアドレスの進み方を示す
図である。
【図１４】本発明の第３の実施例におけるデータ制御系
を示すブロック図である。
を示すブロック図である。
【図１５】本第３の実施例におけるＣＲＴの表示１ライ
ンの表示データの出力始めの部分のタイミングチャート
である。
ンの表示データの出力始めの部分のタイミングチャート
である。
【図１６】本第３の実施例におけるＣＲＴの表示１ライ
ンの表示データの出力終りの部分のタイミングチャート
である。
ンの表示データの出力終りの部分のタイミングチャート
である。
【図１７】本第３の実施例におけるＬＣＤ表示画面とフ
レームバッファメモリのアドレスの対応を示す図であ
る。
レームバッファメモリのアドレスの対応を示す図であ
る。
【図１８】本第３の実施例におけるフレームバッファメ
モリのリードアドレスとライトアドレスの進み方を示す
図である。
モリのリードアドレスとライトアドレスの進み方を示す
図である。
【図１９】従来のＬＣＤビデオ信号インタフェース装置
の一例を示すブロック図である。
の一例を示すブロック図である。
１ 階調パターン生成部 ２，２ａ，２ｂ メモリ制御部 ３，３ａ，３ｂ ＬＣＤ制御部 ４ メモリアドレス制御部 ５ タイミング制御部 ６ 双方向バッファ １０，１０ａ，１０ｂ Ｓ−Ｐ変換部 １１ レジスタ １２ 階調データ生成回路 １３ セレクタ １４ セレクタ １５ セレクタ １７ レジスタ １８ セレクタ １９ セレクタ ２０ ＡＮＤ回路 ２１ レジスタ ２３ シフトレジスタ ２４ レジスタ ２５ レジスタ ２６ レジスタ ２７ ３ビットのパターンＡ，Ｂのずれの情報 ２８ ３ビットのパターン長の情報 ２９ シフトレジスタ ３０ セレクタ ３１ セレクタ ３２ セレクタ ３３ セレクタ ３４ シフトレジスタ ３５ レジスタ ３６ セレクタ ３７ 双方向バッファ ３８ フレームバッファメモリ ３９ レジスタ ４０ レジスタ ４１ レジスタ ４２ セレクタ ４３ セレクタ ４４ レジスタ ４５ レジスタ ４６ シフトレジスタ ４７ レジスタ ４８ セレクタ ４９ 双方向バッファ ５０ フレームバッファメモリ ５１ レジスタ ５２ セレクタ ５３ セレクタ ５４ セレクタ ５５ セレクタ ５６ セレクタ ５７ レジスタ ５８ レジスタ ５９ Ｓ−Ｐ変換部 ６０ タイミング生成回路 ６１ アドレス生成回路 ６２ データラッチ回路 ６３ 階調データ生成回路 ６５ ＬＣＤビデオ信号インタフェース装置
Claims (4)
- 【請求項１】 ＣＲＴへの表示データのシリアルデータ
をパラレルデータに変換するＳ−Ｐ変換部と、前記ＣＲ
Ｔへの表示データを取り込みながら、その表示データに
対応した階調パターンに変換する階調パターン生成部
と、前記変換した階調パターンデータを前記ＣＲＴの表
示ビデオインタフェース信号に同期させながら、フレー
ムバッファメモリに読出し，書込み，ＬＣＤに表示する
為のタイミングを制御するタイミング制御部と、前記フ
レームバッファメモリに書込む階調パターンデータを制
御するメモリデータ制御部と、前記フレームバッファメ
モリの書込みアドレス，読出しアドレスを発生させるメ
モリアドレス発生部と、前記フレームバッファメモリか
ら読出した階調パターンデータを前記ＬＣＤのタイミン
グに合わせて出力する為のＬＣＤデータ制御部とを備え
ることを特徴とするＬＣＤビデオ信号インタフェース装
置。 - 【請求項２】 前記ＬＣＤのフレーム周波数を前記ＣＲ
Ｔのフレーム周波数の１倍で同期させ、前記ＣＲＴ１画
面の表示期間中に前記ＬＣＤ１画面を表示させる第１の
表示制御手段を備えることを特徴とする請求項１記載の
ＬＣＤビデオ信号インタフェース装置。 - 【請求項３】 前記ＬＣＤのフレーム周波数を前記ＣＲ
Ｔのフレーム周波数の２倍で同期させ、前記ＣＲＴ１画
面の表示期間中に前記ＬＣＤ２画面を表示させる第２の
表示制御手段を備えることを特徴とする請求項１記載の
ＬＣＤビデオ信号インタフェース装置。 - 【請求項４】 前記階調パターン生成部はＣＰＵからの
Ｉ／Ｏアクセスにより前記階調パターンデータの情報を
保持するレジスタと、前記階調パターンデータの情報を
基に階調パターンを生成する階調パターン生成回路とを
有することを特徴とする請求項１記載のＬＣＤビデオ信
号インタフェース装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105119A JPH05303348A (ja) | 1992-04-24 | 1992-04-24 | Ｌｃｄビデオ信号インタフェース装置 |
| US08/047,207 US5534883A (en) | 1992-04-24 | 1993-04-16 | Video signal interface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4105119A JPH05303348A (ja) | 1992-04-24 | 1992-04-24 | Ｌｃｄビデオ信号インタフェース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05303348A true JPH05303348A (ja) | 1993-11-16 |
Family
ID=14398933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4105119A Pending JPH05303348A (ja) | 1992-04-24 | 1992-04-24 | Ｌｃｄビデオ信号インタフェース装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5534883A (ja) |
| JP (1) | JPH05303348A (ja) |
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1992
- 1992-04-24 JP JP4105119A patent/JPH05303348A/ja active Pending
-
1993
- 1993-04-16 US US08/047,207 patent/US5534883A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |