JPS6350893A - 表示制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は表示制御回路に関し、更に詳細には、ビットマ
ツプ方式にて画像データが展開されたビデオＲＡＭ　　
（以後ＶＲＡＭト呼））ヲ備工、ＶＲＡＭカ６　ａみ出
した同一内容の表示データをＣＲＴ及び液晶表示装置（
以後ＬＣＤと呼ぶ）に送り出し、いずれの表示機器でも
表示可能とする表示制御回路に関するものである。

（従来の技術） ＣＲＴを表示機器として使用し、ビットマツプ方式によ
り文字、図形等を表示出力する表示システムの表示制御
回路は、一般には、ＣＲＴの走査及びＶＩＩＡＭへの描
画を制御するグラフィックディスプレイコントローラ（
以後ＧＤＣと呼ぶ）　、ＶＲＡＭ及びパラレル−シリア
ル変換回路により構成される。

第３図により上記のような表示制御回路を説明する。図
中、２０１はＧＤＣ，２０２ハＶＲＡＭ、　２０：］は
］パラレルーシリアル変換回路２０４はタイミング発生
回路、２０５はアドレスラッチ、２０６．２０７．２０
８はマルチプレクサである。また、２１０，２１１，２
１２はそれぞれｃｐｕ　（図示せず）からのアドレス信
号、書込信号、コントロール信号である。ＧＤＣ２０１
は（：ＲＴ　　（図示せず）の走査信号（ＶＳＹＮＣ，
Ｈ５ＹＮ（：）を発生するとともに、ＣＰＵの指令によ
りＶＲＡＭ２０２への描画を行うためのＶＲＡＭアドレ
ス信号及びＶＲＡＭ２０２への書込データを発生する。

ＧＤＩＩ：　２０１の出力したＶＲＡＭアドレス信号は
アドレスラッチ２０５にラッチされた後、マルチプレク
サ２０６，２０８を介してＶＲＡＭ２０２に人力される
。一方、ＶＲＡ）４２０２への書込データはマルチプレ
クサ２０７を介して踵ＡＭ２０２へ人力される。ＶＲＡ
Ｍ２０２はビットマツプ方式にて画像データが展開され
るメモリである。パラレル−シリアル変換回路２０３は
シフトレジスタから成り、ＶＲＡＭ２０２から読み出さ
れた表示データを並列形から直列形に変換し出力する。

タイミング発生回路２０４はシフトクロックからＧＤＣ
２０１のクロック、ＶＲＡＭ２０２への制御信号、パラ
レル−シリアル変換回路２０３へのタイミング信号を作
成し、さらにはｃｐｕからのコントロール信号２１２カ
ラＶＲＡＭ２０２へのタイミング信号を生成する。

またｃｐｕ　　（図示せず）はＧＤ（：　２０１に指令
を出さなくても２１０のアドレス１５号を出力し、２１
１の書込データを出力した上で、２１２のコントロール
１５号を出力することにより、Ｖｒ（Ａ！１１２０２に
直接データを書き込むことができるようになっている。

以上かＣＲＴの表示制御のための回路構成である。

動作について説明すると、通常の（ＲＴ走査では、ＧＤ
Ｃ２０１は表示を行うための走査アドレスを発生し、そ
の走査アドレスはマルチプレクサ２０６及び２０８を介
してＶＲＡＭ２０２に人力される。

ＶＲＡＭ２０２から読み出された表示データはパラレル
−シリアル変換回路２０３に人力され、並列データから
直列データに変換され、ビデオ信号としてＣＲＴに送ら
れ表示される。

ところで、第４図（ａ）はＣＲＴ走査時間の説明図であ
るが、同図に示すように、一般にＣＲＴは表示制御回路
から人力されるＨ５ＹＮＣ（、￥号、ＶＳＹＮＣ：信号
により、水平帰線、垂直帰線を行う。また、帰線を行う
ため、全映像時間のうちに、実際に表示している有効表
示時間と、図中斜線で示す帰線時間を持っている。帰線
時間は表示に関係しない時間であり、ＧＤＣ（例えば日
本電気製μＰＤ７２２０Ａ　）にて表示時間中に描画を
行うと、画面がちらつくなどの理由で一般には帰線時間
中に描画を行ったり、ＶＲＡＭのリフレッシュ動作を行
ったりしている。

一方、第４図（ｂ）はＬＣＤＣＤ走間時間明図であるが
、ＬＣＤなどの固体ディスプレイでは、同図に示される
ように、帰線時間を必要としなかったり、表示画面を２
分割し、同時に走査を行うことを必要としたりする。そ
のため、ＣＲＴ表示制御を目的にした回路と同一の機能
を持フたＬＣＤＣＤ表部制御現する場合は、第３図に示
されるように、ＬＣＤ　１画面分の表示データを収容す
るフレームバッファ２２０を設け、そこにＣＲＴの走査
に合わせて表示データを人力し、ＬＣＤの操作に合わせ
て表示データを出力する方法が取られている。

（発明が解決しようとする問題点） しかしながら、上記構成の表示制御回路では、ＬＬ：０
１画面分の表示データを収容するフレームバッファを設
けているため、小容量の画面では有効であるが、大容量
の画面ではバッファ容量か犬きくなる欠点があった。例
えば、６４０　Ｘ４００　ドツトの画素数を持つ画面の
場合、１ドツトに１ビット割りあてるとすると、：］２
ｋＢの容量を必要とする。

本発明の目的は、以上述べた大容量のフレームバッファ
を必要とする従来技術の欠点を除去し、さらにはＣＲＴ
とＬＣＤに対して同−ＶＲＡＭから読み出した表示デー
タを同時に表示させることを可能とする表示制御回路を
提供することにある。

（問題点を解決するための手段） 本発明は、画像データを格納する画像メモリを備え、該
画像メモリから読み出した同一内容の表示データをＣＲ
Ｔ及びＬＣＤのいずれにも表示可能とさせる表示制御回
路を対象とし、前記従来技術の問題点を解決するため、
ＣＲＴのための表示データとＬＣＤのための表示データ
を画像メモリから時分割的に読み出すためのタイミング
信号を出力するタイミング発生回路と、ＬＣＤのための
表示データを画像メモリから読み出すための走査アドレ
スを出力するカウンタと、タイミング発生回路及びカウ
ンタの出力にしたがって画像メモリから読み出されたＬ
ＣＤのための表示データを一時格納するバッファメモリ
とを設けたものである。

（作　用） 本発明では、カウンタとタイミング発生回路の働きによ
り、ＣＲＴの表示時間内にＬＣＤのための表示データが
画像メモリ（ＶＲＡＭ）から読み出される。読み出され
た表示データはバッファメモリに一時格納され、ＬＣＤ
に送られる。このバッファメモリは従来技術におけるフ
レームバッファのような大容量でなく、小容量のもので
足り、例えばＦＩＦＯメモリにより実現される。したが
りて、大容量のＬＣＤ画面にも有効な表示制御回路が提
供できるようになる。

また、各技術手段の働きにより、ＣＲＴ表示時間内にお
いては、ＣＲＴへの表示データ並びにＬＣＤ画面上側へ
の表示データ及びＬＣＤ画面下側への表示データをＶＲ
ＡＭから読み出すのを時分割に行うので、ＣＩＩＴとＬ
ＣＤに対して同一内容の表示を同時に行うことができる
ようになる。

（実施例） 以ド本発明の実施例につき詳細に説明する。

第１図は本実施例の表示制御回路の構成を示すブロック
図である。同図において、１０１はＧＤ（：　。

１０２はＶＲＡＭ、１０３はパラレル−シリアル変換回
路、１０４はタイミング発生回路、１０５，１０６はカ
ウンタ、１０７はアドレスラッチ、１０８，１０９，１
１０はマルチプレクサ、１１１はＦＩＦＯメモリである
。また１１２．１１３，１１４はそれぞれｃｐｕ　　＜
図示せず）からのアドレス信号、書込信号、コントロー
ル信号である。ＧＤ（：　１０１は（：ＲＴ　（図示せ
ず）の走査信号（ＶＳＹＮ（：、ｌｌ５ＹＮ（：）を発
生するとともに、ＣＰＵの指令により　Ｖｌ（ＡＭ１０
２への描画を行うためのＶＲＡＭアドレス信号及びＶＲ
ＡＭ１０２への書込データを発生する。ＧＤＣＩＯＩの
出力したＶＲＡＭアドレス信号は、アドレスラッチ＋０
７でラッチされた後、マルチプレクサ１０８，１１０を
介してＶＲＡＭ１０２に人力される。−方、ＶＲＡＭＩ
Ｏ２への書込データは、マルチプレクサ１０９を介しテ
ＶＲＡＭ　１０２ニ人力される。ＶＲＡＭ２０２はビッ
トマツプ方式にて画像データが展開されるメモリである
。パラレル−シリアル変換回路１０３はシフトレジスタ
から成り、ＶＲＡＭ　２０２から読み出された表示デー
タを並列形から直列形に変換し出力する。タイミング発
生回路１０４はＣＲＴのための表示データと　ＬＣＤの
ための表示データをＶＲＡＭ＋０２から時分割で読み出
すためのタイミング信号をＶＲＡＭ１０２に出力する。

カウンタ１０５はアッパ（ｕｐｐｅｒ）側の走査アドレ
スを出力し、カウンタ１０６はロア（ｌｏｗｅｒ）側の
走査アドレスを出力する。これら走査アドレスはマルチ
プレクサ１０８゜１１０を介してＶＲＡＭ１０２に人力
される。ＦＩＦＯメモリＩＩＩはＶＲＡＭ１０２から読
み出された表示データを一時格納し、ＬＣＤに送り出す
。またｃｐｕ　　（図示せず）はＧＤＣＩＯＩに指令を
出さなくても、１１２のＶＲＡＭアドレス信号を出力し
、１１３の書込データを出力した上で、＋１４のコント
ロール信号を出力することにより、ＶＲＡＭＩＯ２に直
接データを古き込むことができるようになっている。

本表示制御回路の走査動作はＣＲＴの走査を行うこと及
びＬＣＤの走査を行うことを目的とする。

前者の場合、ＧＤ（：＋０１が発生した走査アドレスは
アドレスラッチ１０７にてラッチされ、マルチプレクサ
１０８，１１０を介してＶＲＡＭ１０２に人力される。

表示データはＶＲＡＭ１０２から読み出され、シフトレ
ジスタからなるパラレル−シリアル変換回路１０３に送
られる。そして該変換回路１０３にて並列データから直
列データに変換され、ビデオ信号としてＣＲＴに送られ
、表示される。

一方、後者の場合、アッパ側の走査アドレスがカウンタ
１０５により出力され、ロア側の走査アドレスがカウン
タ１０６により出力される。出力された走査アドレスは
マルチプレクサ１０８，１１０を介してＶ１１八Ｍへ０
２に人力される。ＶＲＡＭ＋０２より出力さゎた表示デ
ータはＦＩＦＯメモリ１．１１に人力される。その後Ｌ
ＣＤの走査動作に合わせて表示データはＦＩＦＯメモリ
　１１１より出力され、ＬＣＤに送られ表示される。

ＣＲＴと１．ｃＤのＶＲＡＭアクセスに関するタイミン
グは、タイミング発生回路１０４により生成される信号
により制御される。

ここで第２図を参照してタイミングに関する説明を行う
。本例においてはＶＲＡＭ１０２にダイナミックＲＡＭ
を使用し、パラレル−シリアル変換回路１０３に人力さ
れるシフトクロックが５０ｎｓ　（デユーティ比１：１
）の場合を示す。またＶＲＡＭ１０２のデータ幅は１６
ビツトとする。

第２図においてａ）はシフトクロック、ｂ）はマルチプ
レクサ１０８の出力信号、Ｃ）はマルチプレクサ＋１０
の出力信号、ｄ）はＶＲＡＭ１０２に人力される制御４
５号でＲＡＳ　（ロウアドレス選択）信号、　ｅ）は同
じ（ＣＡＳ（コラムアドレス選択）信号、ｆ）はＶＲＡ
Ｍ＋０２より出力された表示データをパラレル−シリア
ル変換回路１０３に人力することを指示する信号、ｇ）
は踵ＡＭＩ０２より出力されたアッパ側ＬＣＤ表示デー
タをＦＴＦＯメモリ１１１に人力することを指示する信
号、ｈ）は同様にロア側ＬＣＤ表示データの人力を指示
する信号、ｉ）はＶＲＡＭ＋０２より出力された表示デ
ータである。

タイミング発生回路１０４は、シフトクロックの１６倍
の時間を、ＣＲＴの表示データ、ＬＣＤアッパ側表示デ
ータ、ＬＣＤロア側表示データの読み出しのために３分
割し、ｄ）からｈ）までの信号を生成する。

さて、シフトクロックの１番目から６番目はＣＲＴ表示
データの読み出しに使用され、ここではＣＲＴ区間と呼
ぶ。シフトクロックの７番目から１１番目は、ＬＣＤア
ッパ側表示データの読み出しに使用され、ここではＬＣ
Ｄアッパ区間とよぶ。シフトクロックの１２番目から１
６番目はＬＣＤロア側表示データの読み出しに使用され
、ここではＬＣＤロア区間と呼ぶ。

マルチプレクサ１０８は、ＣＲＴ区間では、　ＧＤＣ：
＋０２か発生する走査アドレスを出力する。マルチプレ
クサ１０８より出力された１５号はマルチプレクサ１１
０に人力され、タイミング発生回路１０４からの制御４
５号に従い、ＶＲＡＭ１０２に人力するロウアドレス４
３号とコラムアドレス信号を出力する。ｄ）及びｅ）の
制御信号によりＶＲＡＭ１０２よりｉ）の表示データが
出力され、ｆ）の信号によりパラレル−シリアル変換回
路１０３に人力される。

ＬＣＤアッパ区間においては、゛カウンタ１０５の出力
が、マルチプレクサ１０８により選択されて出力され、
同様にしてＶＲＡＭ１０２に人力される。モしてｄ）及
びｅ）の制御信号によりＶＲＡＭ１０２より読み出され
た表示データｉ）はｇ）の信号によりＦＩＦＯメモリ＋
１１に人力される。

ＬＣＤロア区間においても、カウンタ１０６の出力がマ
ルチプレクサ１０８により選択されることを除いて上記
と同様である。

このようにして、ＣＲＴの１６ドツトの表示時間に、Ｃ
ＲＴ表示に必要な１６ビツトのデータ、Ｌ（：Ｄ表示に
必要な３２ビツトのアッパ側、ロア側のデータが読み出
される。

（発明の効果） 以上詳細に説明したように、本発明によれば、ＬＣＤ表
示制御のために従来のように一画面分のデータを収容す
るフレームバッファなどの大容量メモリを必要とせず、
小容量のバッファメモリを用いることにより、走査方式
の違うＣＲＴ及びＬＣＤへの表示を同一表示データによ
り同時に行うこと力旧任能となる。例えば６４０　Ｘ４
００　ドツトの画素数を持つＬＣＤの場合は従来のフレ
ームバッファ方式では３２ｋＢのメモリ容量を必要とし
たのに対して、本発明によれば１２ｋＢ程度のメモリ容
量ですむことになる。

【図面の簡単な説明】

第１図は本発明の一実施例の表示制御回路の構成を示す
ブロック図、第２図は上記実施例の動作を説明するタイ
ミングチャート、第３図は従来の表示制御回路の構成を
示すブロック図、第４図（ａ）及び（ｂ）はそれぞれＣ
ＩＩＴ走査時間及びＬＣＤ走査時間の説明図である。 １０１−・・グラフィックディスプレイコントローラ（
ＧＤＧ） ＋０２−・・ビデオＲＡＭ　（ＶＲＡＭ）１０３・・・
パラレル−シリアル変換回路＋０４・・・タイミング発
生回路 １０５．１０６・・・カウンタ １１．１　・−ＦＩＦＯメモリ

Claims (1)

1. 【特許請求の範囲】 　画像データを格納する画像メモリを備え、該画像メモ
   リから読み出した同一内容の表示データをＣＲＴ及び液
   晶表示装置のいずれにも表示可能とさせる表示制御回路
   において、 ＣＲＴのための表示データと液晶表示装置のための表示
   データを画像メモリから時分割的に読み出すためのタイ
   ミング信号を出力するタイミング発生回路と、 液晶表示装置のための表示データを画像メモリから読み
   出すための走査アドレスを出力するカウンタと、 タイミング発生回路及びカウンタの出力にしたがって画
   像メモリから読み出された液晶表示装置のための表示デ
   ータを一時格納するバッファメモリとを設けたことを特
   徴とする表示制御回路。