JP3030170B2 - 単純マトリクス駆動型液晶表示装置 - Google Patents
単純マトリクス駆動型液晶表示装置Info
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- JP3030170B2 JP3030170B2 JP4258038A JP25803892A JP3030170B2 JP 3030170 B2 JP3030170 B2 JP 3030170B2 JP 4258038 A JP4258038 A JP 4258038A JP 25803892 A JP25803892 A JP 25803892A JP 3030170 B2 JP3030170 B2 JP 3030170B2
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Description
【０００１】
【産業上の利用分野】本発明は、表示画面が２分割され
た液晶表示パネルにホスト側のコンピュータ等からのデ
ータを表示する単純マトリクス駆動型液晶表示装置に関
するものである。
た液晶表示パネルにホスト側のコンピュータ等からのデ
ータを表示する単純マトリクス駆動型液晶表示装置に関
するものである。
【０００２】
【従来の技術】従来のワークステーション等の高解像度
（１０２４×７６８）の表示を行なえる表示システム
は、図６に示すように、表示コントローラ（１）が、ホ
スト側のＣＰＵのバスを通じ受け取ったアドレスを変換
して８個のデュアル・ポート・ＲＡＭ群からなるビデオ
ＲＡＭ（２）に対しアドレス信号および各種のコントロ
ール信号を送出してをリード・ライトする。その時のビ
デオＲＡＭ（２）のメモリマップは、図７に示すよう
に、４画素に対して同一のアドレスが割り当てられ、Ｃ
ＰＵからのデータバス幅は３２ビットで表示の１画素に
対し８ビット長になっている。尚、図７のメモリ中の
（Ｘ，Ｙ）の値は表示すべきドットの座標を示し、例え
ば、（４，４）は、水平ラインが４で４ライン目つまり
４行目であって、１３〜１６ドット目の座標を示す。１
３〜１６ドット目となるのは、同じアドレスに４画素分
割り当てているためである。また、表示サイクルは、表
示コントローラ（１）からビデオＲＡＭ（２）に対して
シリアル出力用のアドレス信号が与えられてデュアル・
ポートＲＡＭであビデオＲＡＭ（２）の入出力のための
クロックが与えられることによりシリアル入出力ピンか
らデータが出力される。このビデオＲＡＭ（２）から出
力される３２ビットのデータが映像信号変換回路（３）
に入力されて内部でラッチされた後に、１画素づつＲＡ
Ｍファイル内でＲＧＢの各画素に対応した値にＤ／Ａ変
換され、映像信号としてのＲＧＢアナログ信号が外部Ｃ
ＲＴモニタに対し出力される。水平および垂直の同期信
号は表示コントローラ（１）から前述のＲＧＢアナログ
信号と共に外部ＣＲＴモニタに供給される。
（１０２４×７６８）の表示を行なえる表示システム
は、図６に示すように、表示コントローラ（１）が、ホ
スト側のＣＰＵのバスを通じ受け取ったアドレスを変換
して８個のデュアル・ポート・ＲＡＭ群からなるビデオ
ＲＡＭ（２）に対しアドレス信号および各種のコントロ
ール信号を送出してをリード・ライトする。その時のビ
デオＲＡＭ（２）のメモリマップは、図７に示すよう
に、４画素に対して同一のアドレスが割り当てられ、Ｃ
ＰＵからのデータバス幅は３２ビットで表示の１画素に
対し８ビット長になっている。尚、図７のメモリ中の
（Ｘ，Ｙ）の値は表示すべきドットの座標を示し、例え
ば、（４，４）は、水平ラインが４で４ライン目つまり
４行目であって、１３〜１６ドット目の座標を示す。１
３〜１６ドット目となるのは、同じアドレスに４画素分
割り当てているためである。また、表示サイクルは、表
示コントローラ（１）からビデオＲＡＭ（２）に対して
シリアル出力用のアドレス信号が与えられてデュアル・
ポートＲＡＭであビデオＲＡＭ（２）の入出力のための
クロックが与えられることによりシリアル入出力ピンか
らデータが出力される。このビデオＲＡＭ（２）から出
力される３２ビットのデータが映像信号変換回路（３）
に入力されて内部でラッチされた後に、１画素づつＲＡ
Ｍファイル内でＲＧＢの各画素に対応した値にＤ／Ａ変
換され、映像信号としてのＲＧＢアナログ信号が外部Ｃ
ＲＴモニタに対し出力される。水平および垂直の同期信
号は表示コントローラ（１）から前述のＲＧＢアナログ
信号と共に外部ＣＲＴモニタに供給される。
【０００３】
【発明が解決しようとする課題】ところで、前述のよう
な高解像度の表示を有するドットマトリクス液晶表示装
置を各ドットごとに印加電圧をオン・オフして表示駆動
すると必要な配線の数が膨大となるので、行および列ご
とに所定の波形の電圧を加えて時分割的に各々のドット
を駆動するとともにコントラストを高めるために表示画
面を２分割した構成の単純マトリクス駆動型液晶表示装
置が存在し、斯かる液晶表示装置はラップトップ型等の
省スペース型の電気製品に好適である。
な高解像度の表示を有するドットマトリクス液晶表示装
置を各ドットごとに印加電圧をオン・オフして表示駆動
すると必要な配線の数が膨大となるので、行および列ご
とに所定の波形の電圧を加えて時分割的に各々のドット
を駆動するとともにコントラストを高めるために表示画
面を２分割した構成の単純マトリクス駆動型液晶表示装
置が存在し、斯かる液晶表示装置はラップトップ型等の
省スペース型の電気製品に好適である。
【０００４】然し乍ら、この種の単純マトリクス駆動型
液晶表示装置を表示駆動するためには、画面の上半分と
下半分に対する各々の表示データを液晶表示部に同時に
出力する必要があるが、前述の図６の表示駆動装置で
は、表示サイクルをシリアル出力により行なっているた
めに特定の或る１水平期間のデータを出力することしか
できず、単純マトリクス駆動型液晶表示装置の表示駆動
に適用することはできない。そのため、ＣＰＵ（ホス
ト）からの表示データを表示するための単純マトリクス
駆動型液晶表示装置の既存の表示駆動部は、フレームメ
モリや多くのＲＡＭ等からなるフレームバッファを用い
た複雑な構成になっており、この構成の複雑化に伴って
大型化且つ高価なものになっているため、単純マトリク
ス駆動型液晶表示装置を、小型で安価を目的とするラッ
プトップ型等の省スペース型の電気製品の表示部には適
用できなかった。
液晶表示装置を表示駆動するためには、画面の上半分と
下半分に対する各々の表示データを液晶表示部に同時に
出力する必要があるが、前述の図６の表示駆動装置で
は、表示サイクルをシリアル出力により行なっているた
めに特定の或る１水平期間のデータを出力することしか
できず、単純マトリクス駆動型液晶表示装置の表示駆動
に適用することはできない。そのため、ＣＰＵ（ホス
ト）からの表示データを表示するための単純マトリクス
駆動型液晶表示装置の既存の表示駆動部は、フレームメ
モリや多くのＲＡＭ等からなるフレームバッファを用い
た複雑な構成になっており、この構成の複雑化に伴って
大型化且つ高価なものになっているため、単純マトリク
ス駆動型液晶表示装置を、小型で安価を目的とするラッ
プトップ型等の省スペース型の電気製品の表示部には適
用できなかった。
【０００５】そこで本発明は、既存のＣＲＴ表示駆動装
置の表示コントローラを変更することなく、且つホスト
側に影響を与えることなく、しかもフレームバッファを
用いることなく表示画面の上半分と下半分に対する画素
データを表示コントローラの表示サイクルにより同時に
出力させるようにしてホスト側からの表示データを表示
できる単純マトリクス駆動型液晶表示装置を提供するこ
とを技術的課題とするものである。
置の表示コントローラを変更することなく、且つホスト
側に影響を与えることなく、しかもフレームバッファを
用いることなく表示画面の上半分と下半分に対する画素
データを表示コントローラの表示サイクルにより同時に
出力させるようにしてホスト側からの表示データを表示
できる単純マトリクス駆動型液晶表示装置を提供するこ
とを技術的課題とするものである。
【０００６】
【課題を解決するための手段】本発明は、上記した課題
を達成するための技術的手段として、単純マトリクス駆
動型液晶表示装置を次のように構成した。即ち、上下に
２分割された単純マトリクス駆動型液晶表示パネルにホ
スト側のコンピュータ等からのデータを表示する単純マ
トリクス駆動型液晶表示装置において、所定個数づつの
デュアル・ポートＲＡＭ群から各々構成された上画面用
および下画面用の各ビデオＲＡＭと、ホスト側からの前
記ビデオＲＡＭに対するアクセスのアドレスを該ビデオ
ＲＡＭ用アドレスに変換する表示コントローラと、リー
ド・ライト・サイクル時に前記表示コントローラからの
アドレス信号における行アドレスを予め用意されている
アドレス変換真理表に基づきビデオＲＡＭ用のアドレス
信号に変換するとともに、この変換したビデオＲＡＭ用
のアドレス信号に基づいて、前記アドスレ変換真理表に
示された上画面分および下画面分の各々の列アドレスを
ラッチするストローブ信号により、上画面分と下画面分
とに分割して前記上画面用および下画面用の各ビデオＲ
ＡＭに個々に書き込むアドレス変換部と、転送サイクル
時に前記表示コントローラからの転送サイクルの２回に
１回の割合で行アドレスを１つインクリメントして前記
両ビデオＲＡＭに対して、前記アドレス変換真理表に基
づいて変換されたアドレス信号のアドレス値と同じアド
レスを与えて、同時にシリアル出力させる転送アドレ
ス，シリアルクロック変換部と、前記両ビデオＲＡＭか
らの出力データを前記単純マトリクス駆動型液晶表示パ
ネル用に信号処理する液晶用階調コントロール部とを具
備してなることを特徴として構成されている。
を達成するための技術的手段として、単純マトリクス駆
動型液晶表示装置を次のように構成した。即ち、上下に
２分割された単純マトリクス駆動型液晶表示パネルにホ
スト側のコンピュータ等からのデータを表示する単純マ
トリクス駆動型液晶表示装置において、所定個数づつの
デュアル・ポートＲＡＭ群から各々構成された上画面用
および下画面用の各ビデオＲＡＭと、ホスト側からの前
記ビデオＲＡＭに対するアクセスのアドレスを該ビデオ
ＲＡＭ用アドレスに変換する表示コントローラと、リー
ド・ライト・サイクル時に前記表示コントローラからの
アドレス信号における行アドレスを予め用意されている
アドレス変換真理表に基づきビデオＲＡＭ用のアドレス
信号に変換するとともに、この変換したビデオＲＡＭ用
のアドレス信号に基づいて、前記アドスレ変換真理表に
示された上画面分および下画面分の各々の列アドレスを
ラッチするストローブ信号により、上画面分と下画面分
とに分割して前記上画面用および下画面用の各ビデオＲ
ＡＭに個々に書き込むアドレス変換部と、転送サイクル
時に前記表示コントローラからの転送サイクルの２回に
１回の割合で行アドレスを１つインクリメントして前記
両ビデオＲＡＭに対して、前記アドレス変換真理表に基
づいて変換されたアドレス信号のアドレス値と同じアド
レスを与えて、同時にシリアル出力させる転送アドレ
ス，シリアルクロック変換部と、前記両ビデオＲＡＭか
らの出力データを前記単純マトリクス駆動型液晶表示パ
ネル用に信号処理する液晶用階調コントロール部とを具
備してなることを特徴として構成されている。
【０００７】
【作用】表示コントローラからビデオＲＡＭに対するリ
ード・ライト・サイクル時は、アドレス変換部におい
て、表示コントローラからのアドレス信号の行アドレス
を予め用意されているアドレス変換真理表に基づきビデ
オＲＡＭ用のアドレス信号に変換するとともに、この変
換したビデオＲＡＭ用のアドレス信号に基づいて、アド
レス変換真理表に示された上画面分および下画面部の各
々の列アドレスをラッチするストローブ信号により、上
画面分と下画面分とに分割して上画面用および下画面用
の各ビテオＲＡＭに個々に書き込まれる。そして、転送
サイクル時に、転送アドレス，シリアルクロック変換部
により表示コントローラからの転送サイクルの２回に１
回の割合で行アドレスを１つインクリメントして両ビデ
オＲＡＭに対して、アドレス変換真理表に基づいて変換
されたアドレス信号のアドレス値と同じアドレスを与え
て、両ビデオＲＡＭから同時にシリアル出力される。従
って、２画面分割されている単純マトリクス駆動型液晶
表示パネルに対してフレームバッファを用いることなく
表示できる。
ード・ライト・サイクル時は、アドレス変換部におい
て、表示コントローラからのアドレス信号の行アドレス
を予め用意されているアドレス変換真理表に基づきビデ
オＲＡＭ用のアドレス信号に変換するとともに、この変
換したビデオＲＡＭ用のアドレス信号に基づいて、アド
レス変換真理表に示された上画面分および下画面部の各
々の列アドレスをラッチするストローブ信号により、上
画面分と下画面分とに分割して上画面用および下画面用
の各ビテオＲＡＭに個々に書き込まれる。そして、転送
サイクル時に、転送アドレス，シリアルクロック変換部
により表示コントローラからの転送サイクルの２回に１
回の割合で行アドレスを１つインクリメントして両ビデ
オＲＡＭに対して、アドレス変換真理表に基づいて変換
されたアドレス信号のアドレス値と同じアドレスを与え
て、両ビデオＲＡＭから同時にシリアル出力される。従
って、２画面分割されている単純マトリクス駆動型液晶
表示パネルに対してフレームバッファを用いることなく
表示できる。
【０００８】
【実施例】以下、本発明の好適な一実施例について図面
を参照しながら詳述する。図１は本発明の一実施例の要
部である表示駆動部分のシステムブロック図を示し、同
図において図６と同一のものには同一の符号を付してあ
る。即ち、表示コントローラ（１）は、図６のものと同
一であって表示サイクルを制御するために後述のビデオ
ＲＡＭ（６ａ），（６ｂ）に対しシリアル出力用の行ア
ドレスと列アドレスがマルチプレクスされた１０ビット
のアドレス信号「ＶＡ０〜９」を出力する。ビデオＲＡ
Ｍは上画面用ビデオＲＡＭ（６ａ）と下画面用ビデオＲ
ＡＭ（６ｂ）の二つのブロックに分割されており、何れ
のビデオＲＡＭ（６ａ），（６ｂ）もそれぞれ４個づつ
の１２８Ｋ×８のデュアル・ポートＲＡＭ群により構成
されている。
を参照しながら詳述する。図１は本発明の一実施例の要
部である表示駆動部分のシステムブロック図を示し、同
図において図６と同一のものには同一の符号を付してあ
る。即ち、表示コントローラ（１）は、図６のものと同
一であって表示サイクルを制御するために後述のビデオ
ＲＡＭ（６ａ），（６ｂ）に対しシリアル出力用の行ア
ドレスと列アドレスがマルチプレクスされた１０ビット
のアドレス信号「ＶＡ０〜９」を出力する。ビデオＲＡ
Ｍは上画面用ビデオＲＡＭ（６ａ）と下画面用ビデオＲ
ＡＭ（６ｂ）の二つのブロックに分割されており、何れ
のビデオＲＡＭ（６ａ），（６ｂ）もそれぞれ４個づつ
の１２８Ｋ×８のデュアル・ポートＲＡＭ群により構成
されている。
【０００９】アドレス変換部（４）は、表示コントロー
ラ（１）からのアドレス信号「ＶＡ０〜９」を後述のよ
うに変換して図７の従来のメモリマップを図５（ａ），
（ｂ）に示すようなメモリマップに変換して出力する。
転送アドレス，シリアルクロック変換部（５）は、表示
コントローラ（１）からの転送アドレス送信を受けてそ
の際のアドレスを変換する部分と、表示サイクルの際の
シリアルクロックを変換して本発明に適合するようなシ
フトクロックを生成する。このシフトクロックは、基本
的に表示コントローラ（１）から出力されるシリアルク
ロックの２分周のクロックであるが、そのアクティブに
なる位置が相違するため、図６で示した既存のＣＲＴ表
示駆動装置の表示コントローラ（１）から映像信号変換
回路（３）に対し出力されるロードクロック〔表示コン
トローラ（１）から出力されるシリアルクロックと同等
であって連続的に出力されている〕から作成され、単純
マトリクス駆動型液晶表示パネルの１水平期間部（ＣＲ
Ｔの２水平期間分）の１０２４画素で上下合わせて２０
４８画素分がアクティブになる期間を作る部分からな
る。尚、転送サイクルはデュアル・ポートＲＡＭである
各ビデオＲＡＭ（６ａ），（６ｂ）のシリアル入出力の
ためのアドレスを与えるためのサイクルで、アドレスを
与えた後は、シリアルコントロールクロックを入力する
ことによりアドレスがカウントアップしていく。一方、
表示サイクルは、この自動的にカウントアップする機能
を利用することでビデオＲＡＭ（６ａ），（６ｂ）への
アクセスをホスト側のＣＰＵに開放している。
ラ（１）からのアドレス信号「ＶＡ０〜９」を後述のよ
うに変換して図７の従来のメモリマップを図５（ａ），
（ｂ）に示すようなメモリマップに変換して出力する。
転送アドレス，シリアルクロック変換部（５）は、表示
コントローラ（１）からの転送アドレス送信を受けてそ
の際のアドレスを変換する部分と、表示サイクルの際の
シリアルクロックを変換して本発明に適合するようなシ
フトクロックを生成する。このシフトクロックは、基本
的に表示コントローラ（１）から出力されるシリアルク
ロックの２分周のクロックであるが、そのアクティブに
なる位置が相違するため、図６で示した既存のＣＲＴ表
示駆動装置の表示コントローラ（１）から映像信号変換
回路（３）に対し出力されるロードクロック〔表示コン
トローラ（１）から出力されるシリアルクロックと同等
であって連続的に出力されている〕から作成され、単純
マトリクス駆動型液晶表示パネルの１水平期間部（ＣＲ
Ｔの２水平期間分）の１０２４画素で上下合わせて２０
４８画素分がアクティブになる期間を作る部分からな
る。尚、転送サイクルはデュアル・ポートＲＡＭである
各ビデオＲＡＭ（６ａ），（６ｂ）のシリアル入出力の
ためのアドレスを与えるためのサイクルで、アドレスを
与えた後は、シリアルコントロールクロックを入力する
ことによりアドレスがカウントアップしていく。一方、
表示サイクルは、この自動的にカウントアップする機能
を利用することでビデオＲＡＭ（６ａ），（６ｂ）への
アクセスをホスト側のＣＰＵに開放している。
【００１０】液晶用階調コントロール部（７）は、各ビ
デオＲＡＭ（６ａ），（６ｂ）から各々出力される３２
ビットの計６４ビットのシリアル出力データを入力して
その８画素分〔上画面用４画素と下画面用４画素〕を階
調する部分と、表示コントローラ（１）からの水平およ
び垂直の同期信号と転送アドレス，シリアルクロック変
換部（５）からの２分周されたシリアルクロックを単純
マトリクス駆動型液晶表示パネル用に変換する部分とか
ら構成されている。
デオＲＡＭ（６ａ），（６ｂ）から各々出力される３２
ビットの計６４ビットのシリアル出力データを入力して
その８画素分〔上画面用４画素と下画面用４画素〕を階
調する部分と、表示コントローラ（１）からの水平およ
び垂直の同期信号と転送アドレス，シリアルクロック変
換部（５）からの２分周されたシリアルクロックを単純
マトリクス駆動型液晶表示パネル用に変換する部分とか
ら構成されている。
【００１１】次に、前記実施例の作用について図２乃至
図５を参照しながら説明する。先ず、ホスト側のＣＰＵ
からのビデオＲＡＭ（６ａ），（６ｂ）に対するアクセ
スのアドレスが、表示コントローラ（１）により図７に
示したようにビデオＲＡＭ（６ａ），（６ｂ）用アドレ
スに変換され、この変換されたアドレスは、更にアドレ
ス変換部（４）により図５（ａ），（ｂ）のメモリマッ
プに示すように上画面用と下画面用とのアドレスに分割
変換された後に、上画面用ビデオＲＡＭ（６ａ）および
下画面用ビデオＲＭ（６ｂ）に対し個別に出力される。
図５を参照しながら説明する。先ず、ホスト側のＣＰＵ
からのビデオＲＡＭ（６ａ），（６ｂ）に対するアクセ
スのアドレスが、表示コントローラ（１）により図７に
示したようにビデオＲＡＭ（６ａ），（６ｂ）用アドレ
スに変換され、この変換されたアドレスは、更にアドレ
ス変換部（４）により図５（ａ），（ｂ）のメモリマッ
プに示すように上画面用と下画面用とのアドレスに分割
変換された後に、上画面用ビデオＲＡＭ（６ａ）および
下画面用ビデオＲＭ（６ｂ）に対し個別に出力される。
【００１２】ここで、アドレス変換部（４）におけるア
ドレス変換とは、表示コントローラ（１）からのビデオ
ＲＡＭ（６ａ），（６ｂ）に対するリード・ライト時
に、表示コントローラ（１）から出力されるアドレス信
号「ＶＡ０〜９」における行アドレスの上位３ビット
「ＶＡ９」，「ＶＡ８」，「ＶＡ７」を、図４のアドレ
ス変換真理表に基づきビデオＲＡＭ（６ａ），（６ｂ）
用のアドレス信号「ＶＶＡ９」，「ＶＶＡ８」，「ＶＶ
Ａ７」に変換すること、および表示コントローラ（１）
から出力される０〜３の４ブロックのビデオＲＡＭ（６
ａ），（６ｂ）に対する列アドレスのラッチ信号「−Ｃ
ＡＳ（３〜０）」を、図４の変換真理表に示すように、
上画面と下画面の各ビデオＲＡＭ（６ａ），（６ｂ）へ
のアクセスに分割して、上画面分ならばラッチ信号「−
ＣＡＳＡ（３〜０）」を、且つ下画面分ならばラッチ信
号「−ＣＡＳＢ（３〜０）」を作ることをいう。この各
ラッチ信号「−ＣＡＳＡ（３〜０）」，「−ＣＡＳＢ
（３〜０）」は、表示コントローラ（１）からのラッチ
信号「−ＣＡＳ（３〜０）」の各対応するブロックの波
形に合わせて出力される。この時、その他の行アドレス
および列アドレスはそのままであり、また、表示コント
ローラ（１）から出力される転送サイクルのためのアド
レスは使用されない。尚、前述のように信号の頭に付与
した「−」の印はローアクティブの信号であることを示
しており、以下同様にして使用する。
ドレス変換とは、表示コントローラ（１）からのビデオ
ＲＡＭ（６ａ），（６ｂ）に対するリード・ライト時
に、表示コントローラ（１）から出力されるアドレス信
号「ＶＡ０〜９」における行アドレスの上位３ビット
「ＶＡ９」，「ＶＡ８」，「ＶＡ７」を、図４のアドレ
ス変換真理表に基づきビデオＲＡＭ（６ａ），（６ｂ）
用のアドレス信号「ＶＶＡ９」，「ＶＶＡ８」，「ＶＶ
Ａ７」に変換すること、および表示コントローラ（１）
から出力される０〜３の４ブロックのビデオＲＡＭ（６
ａ），（６ｂ）に対する列アドレスのラッチ信号「−Ｃ
ＡＳ（３〜０）」を、図４の変換真理表に示すように、
上画面と下画面の各ビデオＲＡＭ（６ａ），（６ｂ）へ
のアクセスに分割して、上画面分ならばラッチ信号「−
ＣＡＳＡ（３〜０）」を、且つ下画面分ならばラッチ信
号「−ＣＡＳＢ（３〜０）」を作ることをいう。この各
ラッチ信号「−ＣＡＳＡ（３〜０）」，「−ＣＡＳＢ
（３〜０）」は、表示コントローラ（１）からのラッチ
信号「−ＣＡＳ（３〜０）」の各対応するブロックの波
形に合わせて出力される。この時、その他の行アドレス
および列アドレスはそのままであり、また、表示コント
ローラ（１）から出力される転送サイクルのためのアド
レスは使用されない。尚、前述のように信号の頭に付与
した「−」の印はローアクティブの信号であることを示
しており、以下同様にして使用する。
【００１３】そして、図２は前述のアドレス変換部
（４）のタイミングチャートを示し、先ず、同図の
（ａ）〜（ｋ）の各々の信号について説明する。「−Ｒ
ＡＳ」はＲＡＭの行アドレスのラッチ信号である行アド
レス・ストローブ信号、「−ＣＡＳ（３〜０）」は前述
のように０〜３の４ブロックのＲＡＭに対しそれぞれ出
力される列アドレスのラッチ信号である列アドレス・ス
トローブ信号、「−ＤＴ／ＯＥ」は転送サイクルではデ
ータを制御し且つリード・サイクルではリード動作を制
御するデータ転送コントロール・アウトプット・イネー
ブル信号、「−ＷＥ」はライト動作を制御するライト・
イネーブル信号、「−ＡＣＫ」はＣＰＵのリード・ライ
ト・サイクルの終了を示すアクノリッジ信号をそれぞれ
示し、上述の何れも表示コントローラ（１）から出力さ
れる信号である。
（４）のタイミングチャートを示し、先ず、同図の
（ａ）〜（ｋ）の各々の信号について説明する。「−Ｒ
ＡＳ」はＲＡＭの行アドレスのラッチ信号である行アド
レス・ストローブ信号、「−ＣＡＳ（３〜０）」は前述
のように０〜３の４ブロックのＲＡＭに対しそれぞれ出
力される列アドレスのラッチ信号である列アドレス・ス
トローブ信号、「−ＤＴ／ＯＥ」は転送サイクルではデ
ータを制御し且つリード・サイクルではリード動作を制
御するデータ転送コントロール・アウトプット・イネー
ブル信号、「−ＷＥ」はライト動作を制御するライト・
イネーブル信号、「−ＡＣＫ」はＣＰＵのリード・ライ
ト・サイクルの終了を示すアクノリッジ信号をそれぞれ
示し、上述の何れも表示コントローラ（１）から出力さ
れる信号である。
【００１４】次に、アドレス変換部（４）および転送ア
ドレス，シリアルクロック変換部（５）からそれぞれ出
力される信号について説明する。「−ＶＲＡＳ」はＲＡ
Ｍの行アドレスのラッチ信号であるビデオＲＡＭ用行ア
ドレス・ストローブ信号、「−ＶＣＡＳＡ（３〜０）」
は前述のように上画面の０〜３の４ブロックの上画面用
ビデオＲＡＭ（６ａ）の列アドレスのラッチ信号である
ビデオＲＡＭ用列アドレス・ストローブ信号、同様に
「−ＶＣＡＳＢ（３〜０）」は下画面の０〜３の４ブロ
ックの下画面用ビデオＲＡＭ（６ｂ）の列アドレスのラ
ッチ信号であるビデオＲＡＭ用列アドレス・ストローブ
信号、「−ＶＤＴ／ＯＥ」はデータ転送サイクルではデ
ータを制御し且つリードサイクルではリード動作を制御
するビデオＲＡＭ用データ転送コントロール・アウトプ
ット・イネーブル信号、「−ＶＷＥ」はライト動作を制
御するビデオＲＡＭ用ライト・イネーブル信号、「ＶＡ
Ａ０〜９」は行アドレスと列アドレスがマルチプレクス
されて出力されるＲＡＭに対する１０ビットのアドレス
信号、「−ＶＡＣＫ」はＣＰＵのリード・ライト・サイ
クルの終了を示すビデオＲＡＭ用アクノリッジ信号をそ
れぞれ示す。
ドレス，シリアルクロック変換部（５）からそれぞれ出
力される信号について説明する。「−ＶＲＡＳ」はＲＡ
Ｍの行アドレスのラッチ信号であるビデオＲＡＭ用行ア
ドレス・ストローブ信号、「−ＶＣＡＳＡ（３〜０）」
は前述のように上画面の０〜３の４ブロックの上画面用
ビデオＲＡＭ（６ａ）の列アドレスのラッチ信号である
ビデオＲＡＭ用列アドレス・ストローブ信号、同様に
「−ＶＣＡＳＢ（３〜０）」は下画面の０〜３の４ブロ
ックの下画面用ビデオＲＡＭ（６ｂ）の列アドレスのラ
ッチ信号であるビデオＲＡＭ用列アドレス・ストローブ
信号、「−ＶＤＴ／ＯＥ」はデータ転送サイクルではデ
ータを制御し且つリードサイクルではリード動作を制御
するビデオＲＡＭ用データ転送コントロール・アウトプ
ット・イネーブル信号、「−ＶＷＥ」はライト動作を制
御するビデオＲＡＭ用ライト・イネーブル信号、「ＶＡ
Ａ０〜９」は行アドレスと列アドレスがマルチプレクス
されて出力されるＲＡＭに対する１０ビットのアドレス
信号、「−ＶＡＣＫ」はＣＰＵのリード・ライト・サイ
クルの終了を示すビデオＲＡＭ用アクノリッジ信号をそ
れぞれ示す。
【００１５】そして、図２のＴ１およびＴ２の期間にお
いて、アドレス変換部（４）が、表示コントローラ
（１）から入力される同図（ａ）の行アドレス・ストロ
ーブ信号「−ＲＡＳ」の立ち下がり時にビデオＲＡＭ用
行アドレス・ストローブ信号「−ＲＡＳ」がハイレベル
であることにより転送サイクルで無い、つまりＣＰＵに
よるリード・ライトであると判別して動作する。先ず、
行アドレス・ストローブ信号「−ＲＡＳ」の立ち下がり
によりラッチした行アドレスを図４のアドレス変換真理
表に基づきアドレス変換してビデオＲＡＭ用アドレス信
号「ＶＡＡ０〜９」として出力する。また、ビデオＲＡ
Ｍ用行アドレス・ストローブ信号「−ＶＲＡＳ」は行ア
ドレス・ストローブ信号「−ＲＡＳ」に対し基準となる
クロックの１サイクル分遅れて出力される。この基準と
なるクロックは、表示コントローラ（１）の内部でビデ
オＲＡＭ（６ａ），（６ｂ）のＩ／Ｆロジックに使用さ
れているクロックであって通常ロードクロックと同じ周
期のものが用いられる。
いて、アドレス変換部（４）が、表示コントローラ
（１）から入力される同図（ａ）の行アドレス・ストロ
ーブ信号「−ＲＡＳ」の立ち下がり時にビデオＲＡＭ用
行アドレス・ストローブ信号「−ＲＡＳ」がハイレベル
であることにより転送サイクルで無い、つまりＣＰＵに
よるリード・ライトであると判別して動作する。先ず、
行アドレス・ストローブ信号「−ＲＡＳ」の立ち下がり
によりラッチした行アドレスを図４のアドレス変換真理
表に基づきアドレス変換してビデオＲＡＭ用アドレス信
号「ＶＡＡ０〜９」として出力する。また、ビデオＲＡ
Ｍ用行アドレス・ストローブ信号「−ＶＲＡＳ」は行ア
ドレス・ストローブ信号「−ＲＡＳ」に対し基準となる
クロックの１サイクル分遅れて出力される。この基準と
なるクロックは、表示コントローラ（１）の内部でビデ
オＲＡＭ（６ａ），（６ｂ）のＩ／Ｆロジックに使用さ
れているクロックであって通常ロードクロックと同じ周
期のものが用いられる。
【００１６】また、表示コントローラ（１）から指定さ
れる行アドレスの値によって、上画面ビデオＲＡＭ（６
ａ）または下画面ビデオＲＡＭ（６ｂ）の何れへのアク
セスであるかを図４のアドレス変換真理表に示したビデ
オＲＡＭ用列アドレス・ストローブ信号「−ＶＣＡＳＡ
（３〜０）」，「−ＶＣＡＳＢ（３〜０）」により分離
して出力する。従って、図２のＴ１はＣＰＵからの上画
面用ビデオＲＡＭ（６ａ）に対するアクセス・サイクル
となり、Ｔ２はＣＰＵからの下画面用ビデオＲＡＭ（６
Ｂ）に対するアクセス・サイクルとなる。何れの場合
も、ビデオＲＡＭ用列アドレス・ストローブ信号「−Ｖ
ＣＡＳＡ（３〜０）」，「−ＶＣＡＳＢ（３〜０）」、
ビデオＲＡＭ用データ転送コントロール・アウトプット
・イネーブル信号「−ＶＤＴ／ＯＥ」およびビデオＲＡ
Ｍ用ライト・イネーブル信号「−ＷＥ」は何れも基準と
なるクロックの１サイクル分遅れて出力され、この遅れ
をＣＰＵに知らせるために、アクノリッジ信号「−ＡＣ
Ｋ」も１クロック分遅らせてビデオＲＡＭ用アクノリッ
ジ信号「−ＶＡＣＫ」として返送される。また、同図
（ｃ）において、リード時はデータ転送コントロール・
アウトプット・イネーブル信号「−ＤＴ／ＯＥ」が同図
（ｃ）の波形となり、ライト時にはライト・イネーブル
信号「−ＷＥ」が同図（ｃ）の波形となり、何れの場合
にも他方はハイレベルになっている。更に、列アドレス
・ストローブ信号「−ＣＡＳ（３〜０）」は、対応する
もののみ同図（ｂ）の波形となり、更にまた、図５
（ａ），（ｂ）から明らかなように、上画面用ビデオＲ
ＡＭ（６ａ）に対するアクセス・サイクルであるＴ１の
期間におけるアドレス信号「ＶＡ０〜９」の行アドレス
は、０〜ＡＦＨであり、下画面用ビデオＲＡＭ（６ｂ）
に対するアクセス・サイクルであるＴ２の期間における
アドレス信号「ＶＡ０〜９」の行アドレスは、Ｂ０Ｈ〜
１７ＦＨである。ビデオＲＡＭ用アドレス信号「ＶＡＡ
０〜９」は変換されたアドレスとなる。
れる行アドレスの値によって、上画面ビデオＲＡＭ（６
ａ）または下画面ビデオＲＡＭ（６ｂ）の何れへのアク
セスであるかを図４のアドレス変換真理表に示したビデ
オＲＡＭ用列アドレス・ストローブ信号「−ＶＣＡＳＡ
（３〜０）」，「−ＶＣＡＳＢ（３〜０）」により分離
して出力する。従って、図２のＴ１はＣＰＵからの上画
面用ビデオＲＡＭ（６ａ）に対するアクセス・サイクル
となり、Ｔ２はＣＰＵからの下画面用ビデオＲＡＭ（６
Ｂ）に対するアクセス・サイクルとなる。何れの場合
も、ビデオＲＡＭ用列アドレス・ストローブ信号「−Ｖ
ＣＡＳＡ（３〜０）」，「−ＶＣＡＳＢ（３〜０）」、
ビデオＲＡＭ用データ転送コントロール・アウトプット
・イネーブル信号「−ＶＤＴ／ＯＥ」およびビデオＲＡ
Ｍ用ライト・イネーブル信号「−ＷＥ」は何れも基準と
なるクロックの１サイクル分遅れて出力され、この遅れ
をＣＰＵに知らせるために、アクノリッジ信号「−ＡＣ
Ｋ」も１クロック分遅らせてビデオＲＡＭ用アクノリッ
ジ信号「−ＶＡＣＫ」として返送される。また、同図
（ｃ）において、リード時はデータ転送コントロール・
アウトプット・イネーブル信号「−ＤＴ／ＯＥ」が同図
（ｃ）の波形となり、ライト時にはライト・イネーブル
信号「−ＷＥ」が同図（ｃ）の波形となり、何れの場合
にも他方はハイレベルになっている。更に、列アドレス
・ストローブ信号「−ＣＡＳ（３〜０）」は、対応する
もののみ同図（ｂ）の波形となり、更にまた、図５
（ａ），（ｂ）から明らかなように、上画面用ビデオＲ
ＡＭ（６ａ）に対するアクセス・サイクルであるＴ１の
期間におけるアドレス信号「ＶＡ０〜９」の行アドレス
は、０〜ＡＦＨであり、下画面用ビデオＲＡＭ（６ｂ）
に対するアクセス・サイクルであるＴ２の期間における
アドレス信号「ＶＡ０〜９」の行アドレスは、Ｂ０Ｈ〜
１７ＦＨである。ビデオＲＡＭ用アドレス信号「ＶＡＡ
０〜９」は変換されたアドレスとなる。
【００１７】次に、図２のＴ３時においては、列アドレ
ス・ストローブ信号「−ＣＡＳ（３〜０）」の立ち下が
り時に行アドレス・ストローブ信号「−ＲＡＳ」がハイ
レベルであることによりビデオＲＡＭ（６ａ），（６
ｂ）のデータを保持するためのリフレッシュ・サイクル
てあると判別される。この時のアドレスは意味が無いの
で不定でよく、出力タイミングも１クロック分遅らせる
ことなく、つまりタイミング調整をせずにそのまま出力
される。そのため、ホスト側のＣＰＵに対し何ら影響を
与えず、且つ表示コントローラ（１）も図６のＣＲＴ表
示用のものを何ら変更することなく上画面用と下画面用
の各ビデオＲＡＭ（６ａ），（６ｂ）に対しアクセスで
きる。
ス・ストローブ信号「−ＣＡＳ（３〜０）」の立ち下が
り時に行アドレス・ストローブ信号「−ＲＡＳ」がハイ
レベルであることによりビデオＲＡＭ（６ａ），（６
ｂ）のデータを保持するためのリフレッシュ・サイクル
てあると判別される。この時のアドレスは意味が無いの
で不定でよく、出力タイミングも１クロック分遅らせる
ことなく、つまりタイミング調整をせずにそのまま出力
される。そのため、ホスト側のＣＰＵに対し何ら影響を
与えず、且つ表示コントローラ（１）も図６のＣＲＴ表
示用のものを何ら変更することなく上画面用と下画面用
の各ビデオＲＡＭ（６ａ），（６ｂ）に対しアクセスで
きる。
【００１８】このようにアクセスされて上画面用と下画
面用の各ビデオＲＡＭ（６ａ），（６ｂ）に書き込まれ
たデータを、図２のＴ４で示す転送サイクルにおいて表
示サイクルのためのアドレスを与えて単純マトリクス駆
動型液晶表示パネルに表示する。表示サイクルは表示コ
ントローラ（１）において作られるのであるが、上画面
用と下画面用の各ビデオＲＡＭ（６ａ），（６ｂ）の両
方に同じ転送アドレスを与えて同時にシリアル出力する
ようにする。そのため、表示コントローラ（１）の転送
サイクルの２回のうちの１回のみを用いる。また、表示
アドレスは、表示コントローラ（１）の出力を用いない
ので転送アドレス，シリアルクロック変換部（５）にお
いて作られる。この時、アドレス変換部（４）は何らコ
ントロールしない。この転送アドレス，シリアルクロッ
ク変換部（５）における転送サイクルとアドレスの増加
の関係のタイミングチャートを図３に示し、同図（ａ）
〜（ｉ）の各信号は前述のものと同様である。そして、
表示アドレスは、垂直同期信号によりクリアされて転送
サイクル２回で行アドレスが１つインクリメントされ、
転送サイクル時の行アドレスの変換が行なわれ、転送ア
ドレス，シフトクロック変換部（５）により上画面用お
よび下画面用の両ビデオＲＡＭ（６ａ），（６ｂ）に同
じ行アドレスを与える。そのため、画面が２分割されて
いる単純マトリクス駆動型液晶表示パネルに対してフレ
ームバッファを用いることなく表示することができる。
また、デュアル・ポートＲＡＭであるビデオＲＡＭ（６
ａ），（６ｂ）にシリアル入出力のためのアドレスを転
送サイクルで与えた後に、シリアルコントロールクロッ
クを入力することでアドレスがカウントアップしてい
き、表示サイクルは、この自動的にカウントアップする
機能を用いてビデオＲＡＭ（６ａ），（６ｂ）のデータ
を出力するが、前述のカウントアップするのは行アドレ
スのみであり、この行アドレスのカウントアップ機能
は、８ビットカウンタと、転送サイクル２回で“１”だ
けカウントアップする回路との簡単な構成により得るこ
とができる。
面用の各ビデオＲＡＭ（６ａ），（６ｂ）に書き込まれ
たデータを、図２のＴ４で示す転送サイクルにおいて表
示サイクルのためのアドレスを与えて単純マトリクス駆
動型液晶表示パネルに表示する。表示サイクルは表示コ
ントローラ（１）において作られるのであるが、上画面
用と下画面用の各ビデオＲＡＭ（６ａ），（６ｂ）の両
方に同じ転送アドレスを与えて同時にシリアル出力する
ようにする。そのため、表示コントローラ（１）の転送
サイクルの２回のうちの１回のみを用いる。また、表示
アドレスは、表示コントローラ（１）の出力を用いない
ので転送アドレス，シリアルクロック変換部（５）にお
いて作られる。この時、アドレス変換部（４）は何らコ
ントロールしない。この転送アドレス，シリアルクロッ
ク変換部（５）における転送サイクルとアドレスの増加
の関係のタイミングチャートを図３に示し、同図（ａ）
〜（ｉ）の各信号は前述のものと同様である。そして、
表示アドレスは、垂直同期信号によりクリアされて転送
サイクル２回で行アドレスが１つインクリメントされ、
転送サイクル時の行アドレスの変換が行なわれ、転送ア
ドレス，シフトクロック変換部（５）により上画面用お
よび下画面用の両ビデオＲＡＭ（６ａ），（６ｂ）に同
じ行アドレスを与える。そのため、画面が２分割されて
いる単純マトリクス駆動型液晶表示パネルに対してフレ
ームバッファを用いることなく表示することができる。
また、デュアル・ポートＲＡＭであるビデオＲＡＭ（６
ａ），（６ｂ）にシリアル入出力のためのアドレスを転
送サイクルで与えた後に、シリアルコントロールクロッ
クを入力することでアドレスがカウントアップしてい
き、表示サイクルは、この自動的にカウントアップする
機能を用いてビデオＲＡＭ（６ａ），（６ｂ）のデータ
を出力するが、前述のカウントアップするのは行アドレ
スのみであり、この行アドレスのカウントアップ機能
は、８ビットカウンタと、転送サイクル２回で“１”だ
けカウントアップする回路との簡単な構成により得るこ
とができる。
【００１９】表示サイクルによって各ビデオＲＡＭ（６
ａ），（６ｂ）のシリアル入出力から出力されるデータ
は、各々３２ビットの計６４ビットで液晶用階調コント
ロール部（７）に入力される。この液晶階調用コントロ
ール部（７）では、この上画面用４画素分と下画面用４
画素分の入力データ信号を単純マトリクス駆動型液晶表
示パネルの表示用に信号処理する。単純マトリクス駆動
型液晶表示パネルがモノクロの場合には、１画素１ビッ
トとなることから８ビットのデータをフレーム間引き等
の既存の方法を用いて階調をつける。また、水平同期信
号および垂直同期信号を単純マトリクス駆動型液晶表示
パネル用に変換する。これは液晶の仕様によって異なる
が、通常の場合、データの有効となる１ライン目の位置
において液晶用垂直同期信号をアクティブにする。ま
た、各ラインのデータの有効となる１画素目で液晶用垂
直同期信号がアクティブとなる。更に、液晶用のクロッ
クと上下画面用のデータは、１０２４×７６８での液晶
の仕様に合わせて入力する。通常、高解像度のものは、
８ビットパックの上下入力となっているので、ビデオＲ
ＡＭ（６ａ），（６ｂ）からのデータ入力２回で上下画
面の８画素分のデータを揃い、液晶用のクロックはシフ
トクロックの２分周のサイクルとなる。
ａ），（６ｂ）のシリアル入出力から出力されるデータ
は、各々３２ビットの計６４ビットで液晶用階調コント
ロール部（７）に入力される。この液晶階調用コントロ
ール部（７）では、この上画面用４画素分と下画面用４
画素分の入力データ信号を単純マトリクス駆動型液晶表
示パネルの表示用に信号処理する。単純マトリクス駆動
型液晶表示パネルがモノクロの場合には、１画素１ビッ
トとなることから８ビットのデータをフレーム間引き等
の既存の方法を用いて階調をつける。また、水平同期信
号および垂直同期信号を単純マトリクス駆動型液晶表示
パネル用に変換する。これは液晶の仕様によって異なる
が、通常の場合、データの有効となる１ライン目の位置
において液晶用垂直同期信号をアクティブにする。ま
た、各ラインのデータの有効となる１画素目で液晶用垂
直同期信号がアクティブとなる。更に、液晶用のクロッ
クと上下画面用のデータは、１０２４×７６８での液晶
の仕様に合わせて入力する。通常、高解像度のものは、
８ビットパックの上下入力となっているので、ビデオＲ
ＡＭ（６ａ），（６ｂ）からのデータ入力２回で上下画
面の８画素分のデータを揃い、液晶用のクロックはシフ
トクロックの２分周のサイクルとなる。
【００２０】
【発明の効果】以上のように本発明の単純マトリクス駆
動型液晶表示装置によると、リード・ライト・サイクル
時にアドレス変換部により表示コントローラからのアド
レス信号の行アドレスを予め用意されているアドレス変
換真理表に基づきビデオＲＡＭ用のアドレス信号に変換
するとともに、この変換されたアドレス信号に基づい
て、アドレス変換真理表に示された上画面分および下画
面分の各々の列アドレスをラッチするストローブ信号に
より、上画面分と下画面分とに分割して上画面用ビテオ
ＲＡＭおよび下画面用ビデオＲＡＭに個々に書き込み、
転送サイクル時に、転送アドレス，シリアルクロック変
換部により表示コントローラからの転送サイクルの２回
に１回の割合で行アドレスを１つインクリメントして両
ビデオＲＡＭに対して、アドレス変換真理表に基づいて
変換されたアドレス信号のアドレス値と同じアドレスを
与えて、両ビデオＲＡＭから同時にシリアル出力させる
構成としたので、２画面分割されている単純マトリクス
駆動型液晶表示パネルに対してフレームバッファを用い
ることなく、且つ既存のＣＲＴ表示駆動装置における表
示コントローラを変更することなく表示できる。従っ
て、小型で安価な構成となることからラップトップ型等
の省スペースの電気機器の表示部として適用することが
できる。また、アドレス変換部は、予め用意されている
アドレス変換真理表に基づき、表示コントローラからの
アドレス信号の行アドレスをビデオＲＡＭ用のアドレス
信号に変換するとともに、この変換されたアドレス信号
に基づいて、上画面分および下画面分の各々の列アドレ
スをラッチするストローブ信号により上画面分と下画面
分とに分割して上画面用ビデオＲＡＭおよび下画面用ビ
デオＲＡＭに個々に書き込むように構成したので、上画
面分と下画面分とに分割して上画面用ビデオＲＡＭおよ
び下画面用ビデオＲＡＭに個々に書き込むための複雑な
制御が不要となる。そのため、簡単な回路構成でアドレ
ス変換部を実現することができるといった効果を併せ持
つ。
動型液晶表示装置によると、リード・ライト・サイクル
時にアドレス変換部により表示コントローラからのアド
レス信号の行アドレスを予め用意されているアドレス変
換真理表に基づきビデオＲＡＭ用のアドレス信号に変換
するとともに、この変換されたアドレス信号に基づい
て、アドレス変換真理表に示された上画面分および下画
面分の各々の列アドレスをラッチするストローブ信号に
より、上画面分と下画面分とに分割して上画面用ビテオ
ＲＡＭおよび下画面用ビデオＲＡＭに個々に書き込み、
転送サイクル時に、転送アドレス，シリアルクロック変
換部により表示コントローラからの転送サイクルの２回
に１回の割合で行アドレスを１つインクリメントして両
ビデオＲＡＭに対して、アドレス変換真理表に基づいて
変換されたアドレス信号のアドレス値と同じアドレスを
与えて、両ビデオＲＡＭから同時にシリアル出力させる
構成としたので、２画面分割されている単純マトリクス
駆動型液晶表示パネルに対してフレームバッファを用い
ることなく、且つ既存のＣＲＴ表示駆動装置における表
示コントローラを変更することなく表示できる。従っ
て、小型で安価な構成となることからラップトップ型等
の省スペースの電気機器の表示部として適用することが
できる。また、アドレス変換部は、予め用意されている
アドレス変換真理表に基づき、表示コントローラからの
アドレス信号の行アドレスをビデオＲＡＭ用のアドレス
信号に変換するとともに、この変換されたアドレス信号
に基づいて、上画面分および下画面分の各々の列アドレ
スをラッチするストローブ信号により上画面分と下画面
分とに分割して上画面用ビデオＲＡＭおよび下画面用ビ
デオＲＡＭに個々に書き込むように構成したので、上画
面分と下画面分とに分割して上画面用ビデオＲＡＭおよ
び下画面用ビデオＲＡＭに個々に書き込むための複雑な
制御が不要となる。そのため、簡単な回路構成でアドレ
ス変換部を実現することができるといった効果を併せ持
つ。
【図１】本発明の一実施例のシステムブロック図であ
る。
る。
【図２】（ａ）〜（ｋ）は同上のアドレス変換部でのタ
イミングチャートである。
イミングチャートである。
【図３】（ａ）〜（ｉ）は同上の転送アドレス，シリア
ルクロック変換部でのタイミングチャートである。
ルクロック変換部でのタイミングチャートである。
【図４】同上、アドレス変換のための真理表を示す図で
ある。
ある。
【図５】（ａ），（ｂ）は同上の上下画面用の各ビデオ
ＲＡＭのメモリマップと表示位置を示す図である。
ＲＡＭのメモリマップと表示位置を示す図である。
【図６】従来のＣＲＴ表示駆動装置のシステムブロック
図である。
図である。
【図７】同上、ビデオＲＡＭのメモリマップと表示位置
を示す図である。
を示す図である。
１ 表示コントローラ ４ アドレス変換部 ５ 転送アドレス，シリアルクロック変換部 ６ａ 上画面用ビデオＲＡＭ ６ｂ 下画面用ビデオＲＡＭ ７ 液晶用階調コントロール部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133
Claims (1)
- 【請求項１】 上下に２分割された単純マトリクス駆動
型液晶表示パネルにホスト側のコンピュータ等からのデ
ータを表示する単純マトリクス駆動型液晶表示装置にお
いて、所定個数づつのデュアル・ポートＲＡＭ群から各
々構成された上画面用および下画面用の各ビデオＲＡＭ
と、ホスト側からの前記ビデオＲＡＭに対するアクセス
のアドレスを該ビデオＲＡＭ用アドレスに変換する表示
コントローラと、リード・ライト・サイクル時に前記表
示コントローラからのアドレス信号における行アドレス
を予め用意されているアドレス変換真理表に基づきビデ
オＲＡＭ用のアドレス信号に変換するとともに、この変
換したビデオＲＡＭ用のアドレス信号に基づいて、前記
アドレス変換真理表に示された上画面分および下画面分
の各々の列アドレスをラッチするストローブ信号によ
り、上画面分と下画面分とに分割して前記上画面用およ
び下画面用の各ビデオＲＡＭに個々に書き込むアドレス
変換部と、転送サイクル時に前記表示コントローラから
の転送サイクルの２回に１回の割合で行アドレスを１つ
インクリメントして前記両ビデオＲＡＭに対して、前記
アドレス変換真理表に基づいて変換されたアドレス信号
のアドレス値と同じアドレスを与えて、同時にシリアル
出力させる転送アドレス，シリアルクロック変換部と、
前記両ビデオＲＡＭからの出力データを前記単純マトリ
クス駆動型液晶表示パネル用に信号処理する液晶用階調
コントロール部とを具備してなることを特徴とする単純
マトリクス駆動型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258038A JP3030170B2 (ja) | 1992-09-28 | 1992-09-28 | 単純マトリクス駆動型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258038A JP3030170B2 (ja) | 1992-09-28 | 1992-09-28 | 単純マトリクス駆動型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06110411A JPH06110411A (ja) | 1994-04-22 |
| JP3030170B2 true JP3030170B2 (ja) | 2000-04-10 |
Family
ID=17314678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258038A Expired - Lifetime JP3030170B2 (ja) | 1992-09-28 | 1992-09-28 | 単純マトリクス駆動型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3030170B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002014649A (ja) * | 2000-06-28 | 2002-01-18 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
| KR100501699B1 (ko) * | 2001-01-02 | 2005-07-18 | 삼성에스디아이 주식회사 | 유기 이엘 디스플레이 시스템 |
| KR100472478B1 (ko) * | 2002-09-06 | 2005-03-10 | 삼성전자주식회사 | 메모리 억세스 제어방법 및 장치 |
| KR100485799B1 (ko) * | 2002-10-10 | 2005-04-28 | (주)토마토엘에스아이 | 드라이버 집적회로를 위한 제어신호 발생회로 및 방법 |
| CN108391031B (zh) * | 2018-01-17 | 2023-03-10 | 中国北方车辆研究所 | 一种视频滚动显示装置和方法 |
-
1992
- 1992-09-28 JP JP4258038A patent/JP3030170B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06110411A (ja) | 1994-04-22 |
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