JPS6024586A - 表示デ−タの処理回路 - Google Patents
表示デ−タの処理回路Info
- Publication number
- JPS6024586A JPS6024586A JP58131893A JP13189383A JPS6024586A JP S6024586 A JPS6024586 A JP S6024586A JP 58131893 A JP58131893 A JP 58131893A JP 13189383 A JP13189383 A JP 13189383A JP S6024586 A JPS6024586 A JP S6024586A
- Authority
- JP
- Japan
- Prior art keywords
- display data
- memory
- dots
- bits
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
この発明は、文字画像情報システムから出力される表示
データ、又はコンピュータのグラフィックデータを記憶
し、又読み出すことができるレモンな備えた表示データ
の処理回路に関するものである。 〔背景技術とその問題点〕 ｍ１図はコンピュータ等から出力されるグラフインク（
文字・画像情報）を表示管（ＣＲＴ）によって表示する
表示装置の概要を示すブロック図で、１はマイクロプロ
セッサ（ＣＰＵ ）と表示装置間で表示データの送受ヶ
行うインタフェース。 ２は表示データを記憶するメモリ、３は制御回路、４は
キーボード、５は走査信号′？：発生している４８号ｙ
Ｊｌｉ生器、６ａ、６ｂは表示管（ＣＲＴ）のラスタ信
号を形成する偏向回路、７は表示管ＣＣＲ１’）、８は
映像信号増幅器である。 このような表示装置において、表示画面なラスタスキャ
ン方式で画素毎に着色表示するためには、ドツト毎に着
色される着色データが使用されることになるが、このデ
ータは、例えば１６色で表示するには４ビツトの情報が
必要になる。したがって、メモリ２としては第２図に示
すように表示画面の画集に対応する記憶容量を持った４
チツグのメモリ２ａ、２ｂ、２ｃ、２ｄＹ用意し、各メ
モリ２ａ〜２ｄの同一番地をラスタの方向に同時にアク
セスしながら１ドツトあたりの４ビツトのデータ（Ｄｏ
−Ｄ、）ｖ同時に読み出すことになる。 ところで、１ドツトの表示データが読み出されるスピー
ドは表示管７０走介スピードに同期する必要があるが、
この時の表示クロックは通常５，７２７ＭＨ２以上とな
るので、１ドツトの読み出し時は１７ＪｎＳ以内とする
ことが必要である。 しかも、読み出
データ、又はコンピュータのグラフィックデータを記憶
し、又読み出すことができるレモンな備えた表示データ
の処理回路に関するものである。 〔背景技術とその問題点〕 ｍ１図はコンピュータ等から出力されるグラフインク（
文字・画像情報）を表示管（ＣＲＴ）によって表示する
表示装置の概要を示すブロック図で、１はマイクロプロ
セッサ（ＣＰＵ ）と表示装置間で表示データの送受ヶ
行うインタフェース。 ２は表示データを記憶するメモリ、３は制御回路、４は
キーボード、５は走査信号′？：発生している４８号ｙ
Ｊｌｉ生器、６ａ、６ｂは表示管（ＣＲＴ）のラスタ信
号を形成する偏向回路、７は表示管ＣＣＲ１’）、８は
映像信号増幅器である。 このような表示装置において、表示画面なラスタスキャ
ン方式で画素毎に着色表示するためには、ドツト毎に着
色される着色データが使用されることになるが、このデ
ータは、例えば１６色で表示するには４ビツトの情報が
必要になる。したがって、メモリ２としては第２図に示
すように表示画面の画集に対応する記憶容量を持った４
チツグのメモリ２ａ、２ｂ、２ｃ、２ｄＹ用意し、各メ
モリ２ａ〜２ｄの同一番地をラスタの方向に同時にアク
セスしながら１ドツトあたりの４ビツトのデータ（Ｄｏ
−Ｄ、）ｖ同時に読み出すことになる。 ところで、１ドツトの表示データが読み出されるスピー
ドは表示管７０走介スピードに同期する必要があるが、
この時の表示クロックは通常５，７２７ＭＨ２以上とな
るので、１ドツトの読み出し時は１７ＪｎＳ以内とする
ことが必要である。 しかも、読み出
【２と共１ｃｃＰＵによるアクセスも時
分割で行うとするど、］ ７２ ｎ ｓ、’２＝ｓ ７
ｎ８以内のメモリスピードが要求され、さらに、高精
細度の画像（水平２倍、垂直２倍）表示を行わせるには
］ ７４ ｎｓ／４＝４３ｎＳのメモリスピードが必要
になる。 すると、このような早いスピードで読み書きできるメモ
リ（スタティック）は非常に高価なものになると同時に
消費電力が増大するという問題がある。 〔発明の目的〕 この発明は、かかる実状にかんがみてなされたもので、
スピードのおそい、例えばＭ ＯＳダイナミンクメモリ
等を使用して消費電力を軽減すると共に低価格化が計れ
るよ５＆Ｃした表示データの処理回路を提供するもので
ある。 〔発明の概要〕 この発明は、上記の目的を達成するために、ドツト単位
で水平方向に分割し、分割した各ワードのビット数に対
応するメモリを設け、一方、このメモリから読み出され
た表示データを各ビット毎に順次出力することができる
シフトＶンスタを設け、前記メモリの同一番地には前記
ワードの同一ビットの表示データが格納されるように構
成したものである。したがって、例えばドツト単位で水
平方向に分割したワード数が８ビツトになっている時は
、従来の１／８のスピードでメモリに読み書きできるよ
うになり、メモリスピードがおそい記憶素子が使えるよ
うになる。 〔実施例〕 第３図はこの発明の一実施例を示すプｐツク図で、１０
はＣＰＵからのライト信号ＣＰＵ／ＲＶうげて後述する
メモリ（ＲＡＭ）の読み膏きｔ制御する制御回路（ＤＭ
ＡコントＲ−ル回路）、１１はＣＰＵから７クセスする
７ド／ス信号の上位１３ピツ）（Ａ３〜Ａ８．）及び前
記制御回路１０から出力される表示アドレス信号（１３
ビツト）のいずれかの信号をセＶクト信号Ｓによって選
択する７ドレスセンクタ、１２はＣＰＵからのアドレス
信号の下位３ピツ） （ＡＯ−ｈｅ ）が入力され、後
述するメモリ（ＲＡＭ）を順に選択する信号を出力する
デコーダ、１３ａ〜１３ｈはゲート回路、１４ａ〜１４
ｈはバッファ、１５ａ〜１−５ｈは表示管Ｔ等で表示さ
れるドツト単位の着色データを記憶している８枚のメモ
リ（ＲＡＭ）、１６ａ〜１６ｄは前記メモリ１５ａ〜１
５ｈから読み出された４ビツトのドツト表示データ（Ｄ
ｏ 、Ｄ＋ −Ｄ２− Ｄｓ ）の各ビラトラシリアル
信号として出力するシフ）ｌ／レジスタあり、その出力
端子Ｙ。 Ｒ，Ｇ、Ｂにはそれぞれ輝度信号、赤信号、緑信号、青
信号に対応するドツト信号が出力され私ものである。 つづいて、第３図の回路におけるドツト単位の着色デー
タの書き込み、及び読み出しのタイミングについて説明
する。 まず、８枚のメモリ１５ａ〜１５ｈＹ制御回路１０から
出力される表示７ドＶスによって読み出す場合について
説明する。 前記各メモリ１５＆〜１５ｈ各々には第４図に示すよう
にその同一番地に表示すべき画面の水平方向に分割した
８ドツト分の着色データＣ１〜Ｃ６が４ビツト（Ｄｏ、
Ｉ）、、 Ｄ、、Ｄｓ）で格納され、次の同一番地に
はさらに水平方向に分割した８ドツト分の着色データＣ
０〜Ｃ１６が格納されている。 そして、以下同様に各メモリ１５ａ〜１５ｈには水平方
向に８ドツトずつ分割した各ワード構成の着色データ０
１〜Ｃ１１＋？が同一番地に格納されているものとする
。したがって、表示画面のドツト数を水平方向ｆ８Ｘ３
１．垂直方向で２０４とすると、各メモリ１５ａ〜１５
ｈの７ドレス数は６３２４になる。 このような形でドツト表示データが格納されている時Ｃ
ＰＵからライト信号（ＣＰＵ／Ｒ）が入ると、七Ｖクト
信号Ｓが表示、読み出しになり、７ドンスセンクタ１１
から制御回路１０より出力されている７ド／ス信号（１
３ビツト）が各メモリ１５ａ〜１５ｈ′ｆｔ同時にアク
セスし、水平方向に分割された８ドツトの着色データＣ
８〜Ｃ８を同時に読み出し、シフトＶジスタ１６ ａ〜
１６ ｄｆ′）Ａ −Ｈ端子に供給する。 そして、表示スピードに同期したクロック信号ＣＫによ
って前記シフトンジスタ１６ａ〜１６ｄからシリーズに
４ビツトの表示データＤ。、 Ｄ、 。 Ｄ、、Ｄ３Ｙ出力する。したがって、１回の読み出しで
８ドツト分の着色データＣ１〜Ｃ８がメモリ１５ａ〜１
５ｈから読み出されるので、メモリ１５ａ〜１５ｈの読
み出しスピードは］ ７４ｎｓＸ８＝１３９μｓであれ
ばよく、この読み出し時間ｙ ｌ／２としても、通常の
ダイナミックメモリのアクセスタイム３２０ｎＳより充
分大きい値にすることができる。 以下、次の７ドＶス信号で着色データＣ９〜ｅｔａがシ
フトンジスタＩＧａ〜１６ｄに読み出され、結局、８ド
ツト分ずつ６３２４ 回の読み出Ｌ７で一画面分が読み
出される。 次に、ＣＰ−Ｕから出力される表示データの書き込みに
ついて説明する。 ＣＰＵから出力される４ビツトの表示データ（Ｄｏ −
Ｄｓ ）は、各バッファ１４ ａ〜１４ｈ’ｒ介して各
メモリ１５ａ〜１５ｈに供給され、その７ドＶス侶号は
上位１３ビツト（ＡＳ 〜Ａ＋ｉ）が７ドメス七レクタ
１１へ、下位３ビツト（Ａｏ〜Ａ、）がデコーダ１２に
供給される。そして、下位３ビツト（Ａ、〜Ａ、）によ
ってデコードされた順次パルス信号によってゲート回路
１３ａ〜１３ｈの１つが順に導通し、メモリ１５ａ〜１
５ｈにライト命令πｈｔ順に供給される。 したがって、ＣＰＵから出力されている水平方向の８ド
ツト分の表示データは、第１番目の７ドＶス信号（上位
１３ビットＡ、〜Ａ□、）によって順次メモリ１５ａ〜
１５ｈの同一番地に格納され、水平方向の次の８ドツト
分の表示データは、各メモ！７１５８〜１５ｈの次の番
地に順次格納される。 以下、同様に上位１３ビツトのアドレス信号が１ずつ増
加する毎に８ドツト分の表示データが格納されることに
なるので、この時もメモリの１回の書き込みスピードは
１７４ ｎ８Ｘ８＝１．３９μｓ あれば充分であり、
読み出し時間を考慮して書き込み時を】／２としても充
分おそいメモリ（ダイナミックメモリ）の使用ができる
。 前述したように、さらに１１密度の表示を行う場合は、
ドツト単位で分割した水平方向の読み出しワード構成の
ビット数を増加してもよく、この時メモリ１５ａ〜１５
ｈの伯父増加すればメモリスピードが高（なることはな
い。又着色数を増加させるために１ドツトの着色ビット
数が増える場合はそれぞれメモリ１５ａ〜１５ｈに記憶
されるビット数ケ増加し、同時にシフ）Ｌ／レジスタ６
ａ〜１６ｄの数も増加することによって処理することが
できる。 〔発明の効果〕 以上説明したように、この発明の表示データの処理回路
は、ドツト単位の表示データを水平方向に複数個のワー
ド構成で分割し、各ワードの同一ビット位置が、複数枚
用意されているメモリの同一番地に書き込まれるような
構成としているので、１回のアクセスで複数のドツト表
示データを読み書きできる。そのためメモリとしてスピ
ードのおそいダイナミックＭＯ８ＩＣ等が使用でき、消
費電力か少なくなると同時に、低価格が計れるとい５利
点がある・
分割で行うとするど、］ ７２ ｎ ｓ、’２＝ｓ ７
ｎ８以内のメモリスピードが要求され、さらに、高精
細度の画像（水平２倍、垂直２倍）表示を行わせるには
］ ７４ ｎｓ／４＝４３ｎＳのメモリスピードが必要
になる。 すると、このような早いスピードで読み書きできるメモ
リ（スタティック）は非常に高価なものになると同時に
消費電力が増大するという問題がある。 〔発明の目的〕 この発明は、かかる実状にかんがみてなされたもので、
スピードのおそい、例えばＭ ＯＳダイナミンクメモリ
等を使用して消費電力を軽減すると共に低価格化が計れ
るよ５＆Ｃした表示データの処理回路を提供するもので
ある。 〔発明の概要〕 この発明は、上記の目的を達成するために、ドツト単位
で水平方向に分割し、分割した各ワードのビット数に対
応するメモリを設け、一方、このメモリから読み出され
た表示データを各ビット毎に順次出力することができる
シフトＶンスタを設け、前記メモリの同一番地には前記
ワードの同一ビットの表示データが格納されるように構
成したものである。したがって、例えばドツト単位で水
平方向に分割したワード数が８ビツトになっている時は
、従来の１／８のスピードでメモリに読み書きできるよ
うになり、メモリスピードがおそい記憶素子が使えるよ
うになる。 〔実施例〕 第３図はこの発明の一実施例を示すプｐツク図で、１０
はＣＰＵからのライト信号ＣＰＵ／ＲＶうげて後述する
メモリ（ＲＡＭ）の読み膏きｔ制御する制御回路（ＤＭ
ＡコントＲ−ル回路）、１１はＣＰＵから７クセスする
７ド／ス信号の上位１３ピツ）（Ａ３〜Ａ８．）及び前
記制御回路１０から出力される表示アドレス信号（１３
ビツト）のいずれかの信号をセＶクト信号Ｓによって選
択する７ドレスセンクタ、１２はＣＰＵからのアドレス
信号の下位３ピツ） （ＡＯ−ｈｅ ）が入力され、後
述するメモリ（ＲＡＭ）を順に選択する信号を出力する
デコーダ、１３ａ〜１３ｈはゲート回路、１４ａ〜１４
ｈはバッファ、１５ａ〜１−５ｈは表示管Ｔ等で表示さ
れるドツト単位の着色データを記憶している８枚のメモ
リ（ＲＡＭ）、１６ａ〜１６ｄは前記メモリ１５ａ〜１
５ｈから読み出された４ビツトのドツト表示データ（Ｄ
ｏ 、Ｄ＋ −Ｄ２− Ｄｓ ）の各ビラトラシリアル
信号として出力するシフ）ｌ／レジスタあり、その出力
端子Ｙ。 Ｒ，Ｇ、Ｂにはそれぞれ輝度信号、赤信号、緑信号、青
信号に対応するドツト信号が出力され私ものである。 つづいて、第３図の回路におけるドツト単位の着色デー
タの書き込み、及び読み出しのタイミングについて説明
する。 まず、８枚のメモリ１５ａ〜１５ｈＹ制御回路１０から
出力される表示７ドＶスによって読み出す場合について
説明する。 前記各メモリ１５＆〜１５ｈ各々には第４図に示すよう
にその同一番地に表示すべき画面の水平方向に分割した
８ドツト分の着色データＣ１〜Ｃ６が４ビツト（Ｄｏ、
Ｉ）、、 Ｄ、、Ｄｓ）で格納され、次の同一番地に
はさらに水平方向に分割した８ドツト分の着色データＣ
０〜Ｃ１６が格納されている。 そして、以下同様に各メモリ１５ａ〜１５ｈには水平方
向に８ドツトずつ分割した各ワード構成の着色データ０
１〜Ｃ１１＋？が同一番地に格納されているものとする
。したがって、表示画面のドツト数を水平方向ｆ８Ｘ３
１．垂直方向で２０４とすると、各メモリ１５ａ〜１５
ｈの７ドレス数は６３２４になる。 このような形でドツト表示データが格納されている時Ｃ
ＰＵからライト信号（ＣＰＵ／Ｒ）が入ると、七Ｖクト
信号Ｓが表示、読み出しになり、７ドンスセンクタ１１
から制御回路１０より出力されている７ド／ス信号（１
３ビツト）が各メモリ１５ａ〜１５ｈ′ｆｔ同時にアク
セスし、水平方向に分割された８ドツトの着色データＣ
８〜Ｃ８を同時に読み出し、シフトＶジスタ１６ ａ〜
１６ ｄｆ′）Ａ −Ｈ端子に供給する。 そして、表示スピードに同期したクロック信号ＣＫによ
って前記シフトンジスタ１６ａ〜１６ｄからシリーズに
４ビツトの表示データＤ。、 Ｄ、 。 Ｄ、、Ｄ３Ｙ出力する。したがって、１回の読み出しで
８ドツト分の着色データＣ１〜Ｃ８がメモリ１５ａ〜１
５ｈから読み出されるので、メモリ１５ａ〜１５ｈの読
み出しスピードは］ ７４ｎｓＸ８＝１３９μｓであれ
ばよく、この読み出し時間ｙ ｌ／２としても、通常の
ダイナミックメモリのアクセスタイム３２０ｎＳより充
分大きい値にすることができる。 以下、次の７ドＶス信号で着色データＣ９〜ｅｔａがシ
フトンジスタＩＧａ〜１６ｄに読み出され、結局、８ド
ツト分ずつ６３２４ 回の読み出Ｌ７で一画面分が読み
出される。 次に、ＣＰ−Ｕから出力される表示データの書き込みに
ついて説明する。 ＣＰＵから出力される４ビツトの表示データ（Ｄｏ −
Ｄｓ ）は、各バッファ１４ ａ〜１４ｈ’ｒ介して各
メモリ１５ａ〜１５ｈに供給され、その７ドＶス侶号は
上位１３ビツト（ＡＳ 〜Ａ＋ｉ）が７ドメス七レクタ
１１へ、下位３ビツト（Ａｏ〜Ａ、）がデコーダ１２に
供給される。そして、下位３ビツト（Ａ、〜Ａ、）によ
ってデコードされた順次パルス信号によってゲート回路
１３ａ〜１３ｈの１つが順に導通し、メモリ１５ａ〜１
５ｈにライト命令πｈｔ順に供給される。 したがって、ＣＰＵから出力されている水平方向の８ド
ツト分の表示データは、第１番目の７ドＶス信号（上位
１３ビットＡ、〜Ａ□、）によって順次メモリ１５ａ〜
１５ｈの同一番地に格納され、水平方向の次の８ドツト
分の表示データは、各メモ！７１５８〜１５ｈの次の番
地に順次格納される。 以下、同様に上位１３ビツトのアドレス信号が１ずつ増
加する毎に８ドツト分の表示データが格納されることに
なるので、この時もメモリの１回の書き込みスピードは
１７４ ｎ８Ｘ８＝１．３９μｓ あれば充分であり、
読み出し時間を考慮して書き込み時を】／２としても充
分おそいメモリ（ダイナミックメモリ）の使用ができる
。 前述したように、さらに１１密度の表示を行う場合は、
ドツト単位で分割した水平方向の読み出しワード構成の
ビット数を増加してもよく、この時メモリ１５ａ〜１５
ｈの伯父増加すればメモリスピードが高（なることはな
い。又着色数を増加させるために１ドツトの着色ビット
数が増える場合はそれぞれメモリ１５ａ〜１５ｈに記憶
されるビット数ケ増加し、同時にシフ）Ｌ／レジスタ６
ａ〜１６ｄの数も増加することによって処理することが
できる。 〔発明の効果〕 以上説明したように、この発明の表示データの処理回路
は、ドツト単位の表示データを水平方向に複数個のワー
ド構成で分割し、各ワードの同一ビット位置が、複数枚
用意されているメモリの同一番地に書き込まれるような
構成としているので、１回のアクセスで複数のドツト表
示データを読み書きできる。そのためメモリとしてスピ
ードのおそいダイナミックＭＯ８ＩＣ等が使用でき、消
費電力か少なくなると同時に、低価格が計れるとい５利
点がある・
第１図は表示装置の概要を示すブーツク図、第２図は従
来のメモリ構成を示す説明図、第３＠はこの発明の一実
施例を示すプρツク図、第４図はこの発明のメモリの読
み出しを示す説明図である。 を 図中、１０は制御回路、１１は７ドＶスセＶクタ、１２
はデコーダ、１３ａ〜１３ｈはゲート回路、１’４ ａ
〜１４ ｈはバッファ、１５ａ 〜１５ｈはメモリ、１
６ａ〜１６ｄはシフトＶジスタを示すＯ
来のメモリ構成を示す説明図、第３＠はこの発明の一実
施例を示すプρツク図、第４図はこの発明のメモリの読
み出しを示す説明図である。 を 図中、１０は制御回路、１１は７ドＶスセＶクタ、１２
はデコーダ、１３ａ〜１３ｈはゲート回路、１’４ ａ
〜１４ ｈはバッファ、１５ａ 〜１５ｈはメモリ、１
６ａ〜１６ｄはシフトＶジスタを示すＯ
Claims (1)
- ドツト単位で水平方向に分割した】ワードに対応するビ
ットａのメモリと、前記各メモリに格納されるドツト表
示データのビット数だけ設けたシフ）ｌ／レジスタ、前
記各メモリの書き込み及び読み出し７制御する制御回路
からなり、前記制御回路により前記各メモリの同一番地
には前記】ワードを形成するドツト表示データの同一ビ
ットがそれぞれ格納されるように制御されることｔ特徴
とする表示データの処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131893A JPS6024586A (ja) | 1983-07-21 | 1983-07-21 | 表示デ−タの処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131893A JPS6024586A (ja) | 1983-07-21 | 1983-07-21 | 表示デ−タの処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024586A true JPS6024586A (ja) | 1985-02-07 |
Family
ID=15068611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131893A Pending JPS6024586A (ja) | 1983-07-21 | 1983-07-21 | 表示デ−タの処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024586A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111335A (ja) * | 1982-12-17 | 1984-06-27 | Toshiba Corp | 半導体装置の不要樹脂除去方法 |
| JPS63236082A (ja) * | 1987-03-25 | 1988-09-30 | 株式会社日立製作所 | 表示メモリ制御回路 |
| JPS63309990A (ja) * | 1987-06-11 | 1988-12-19 | 横河電機株式会社 | 表示装置 |
-
1983
- 1983-07-21 JP JP58131893A patent/JPS6024586A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111335A (ja) * | 1982-12-17 | 1984-06-27 | Toshiba Corp | 半導体装置の不要樹脂除去方法 |
| JPS63236082A (ja) * | 1987-03-25 | 1988-09-30 | 株式会社日立製作所 | 表示メモリ制御回路 |
| JPS63309990A (ja) * | 1987-06-11 | 1988-12-19 | 横河電機株式会社 | 表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5129059A (en) | Graphics processor with staggered memory timing | |
| US5268682A (en) | Resolution independent raster display system | |
| JPH0327119B2 (ja) | ||
| JPS6323553B2 (ja) | ||
| JPS6360492A (ja) | 表示制御装置 | |
| JPS6049391A (ja) | ラスタ走査表示システム | |
| JPH0141994B2 (ja) | ||
| EP0215984B1 (en) | Graphic display apparatus with combined bit buffer and character graphics store | |
| EP0525986A2 (en) | Apparatus for fast copying between frame buffers in a double buffered output display system | |
| US4937565A (en) | Character generator-based graphics apparatus | |
| US4642626A (en) | Graphic display scan line blanking capability | |
| JPS6024586A (ja) | 表示デ−タの処理回路 | |
| CA2021828C (en) | Display system with graphics cursor | |
| US5467109A (en) | Circuit for generating data of a letter to be displayed on a screen | |
| JP3002951B2 (ja) | 画像データ記憶制御装置 | |
| JPH071425B2 (ja) | ラスタ走査表示システム | |
| US4780708A (en) | Display control system | |
| JP3694622B2 (ja) | 画像表示データの生成方法 | |
| KR870001936Y1 (ko) | 등방향 억세스 라스타(Raster)메모리 장치 | |
| JPH0443594B2 (ja) | ||
| JPS61273584A (ja) | 表示装置 | |
| JPS6329794A (ja) | カラ−展開システム | |
| JPS6159391A (ja) | 静止画移動回路 | |
| KR19990031623A (ko) | 피디피 텔레비전의 동적램 인터페이스 장치에 있어서 라인버퍼제어장치. | |
| JPS61254984A (ja) | ビツト・マツプ表示器用処理装置 |