JPS63236082A - 表示メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、イメージ情報を表示する画像表示装置に係り
、特に連続した複数の画素に対して表示メモリへの高速
な同一画像データの書き込みを行うのに好適な表示メモ
リ制御回路に関する。

〔従来の技術〕

キャプテンシステムやファクシミリ等では、連続した同
一画像データの列をランレングス符号化により圧縮して
伝送し、受信する端末側で元の画像データに復号して画
像表示を行っている。従来、このようなランレングス符
号化された画像情報を復号する回路としては、特開昭６
０−７６７８９号公報に記載のように１開始アドレス、
画像データ。

連続する画素数を設定することにより自動的に１画素ず
つ画像データを表示メモリに連続して書き込む表示メモ
リ制御回路が知られている。

〔発明が解決しようとする問題点〕

上記従来技術においては、１メモリサイクルに１画素ず
つ画像データを表示メモリに書き込むため、連続する画
素数が増すとその書き込み画素数に比例して書き込みに
要する時間も増大するという問題点があった。

本発明は、上記従来技術の問題点を解決し、連続した複
数画素に対する同一画像データの書き込みを高速化でき
るようにした表示メモリ制御回路を提供することを目的
とする。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明では、表示メモリが
Ｋ（＝２ｋ）個のメモリバンクから成シ、連続するに画
素の画像データが各々異なるメモリバンクに格納される
表示メモリ構成において、表示メモリに対する書き込み
の１メモリサイクルごとにその値が１ずつ増加する表示
メモリアドレス（初期値は画像データ書き込みの開始ア
ドレスの下（ｆｆｌｋビットを除いた残シの上位ビット
）を生成するアドレス生成回路と、表示メモリに対する
書き込みの１メモリサイクルにつき複数画素（最大はに
画素）ずつ画像データを表示メモリに書き込むように、
開始アドレスの下ａｋピットと書き込むべき連続画素数
の情報から、表示メモリのにメモリバンクの各々に与え
るに種類のライトパルスを生成する書き込み制御回路と
、表示メモリへの書き込みが完了するまで書き込む画像
データを保持するデータ保持回路を設け、連続した複数
画素・　３　・ に対する同一画像データの書き込みを上記従来例よりも
高速に行おうとするものである。

〔作用〕

表示メモリのメモリバンク０からメモリバンクに−１に
対応するに個の水平方向に連続した画素を１グループと
みなして画面上の画素をグループ分けすると、表示メモ
リに書き込む必要がある画素は開始アドレスの下位にビ
ットと書き込み画素けられる。

一般に、最初と最後の画素グループでは、書き込む必要
のある画素は一部分のみであるが、残シの真中の画素グ
ループでは、Ｎ画素のすべてを書き込む必要がある。

書き込み制御回路は、与えられた開始アドレスの下位に
ピントと書き込み画素数Ｎから判断して、同一画素グル
ープにおける複数画素（最大はに画素）を１メモリサイ
クルの中で同時に表示メモリへ書き込むように、Ｋ種類
のライトパルスのうち画素グループ中の連続した複数の
曹き込み画素に・　４　・ 対応した表示メモリのメモリバンクに対するライトパル
スのみを活性とするように動作する。その結果、連続し
たＮ画素に対する画像データの書きメモリサイクルとい
う短時間で完了する。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は本発明による表示メモリ制御回路の一１実施例
のブロック図であって、１は画像データの書き込み処理
を行うマイクロプロセッサ（以下、ＭＰＵと称す）、２
は表示すべき画像データを記憶する複数メモリバンクか
ら成る表示メモリ、３は同一画像データの連続した複数
画素に対する書き込みを制御する表示メモリ制御回路で
ある。

そして、この表示メモリ制御回路３において、４はに個
のメモリバンクから成る表示メモリ２の全メモリバンク
に共通に与えられる表示メモリアドレスを生成するアド
レス生成回路、５は表示メモリ２のにメモリバンクにそ
れぞれ与えるに種類のライトパルスを出力する書き込み
制御回路、６は表示メモリ２の全メモリバンクに共通に
与える画像データを保持するデータ保持回路である。

第２図は第１図における表示メモリのメモリバンクと画
素の表示位置との対応を示す図である。

表示メモリ２はＫ（＝２ｋ）個のメモリバンクから成り
、各メモリバンクに格納される画像データと画面上の表
示位置との対応は第２図に示したとお勺である。このよ
うに、表示走査の順に画像データのアドレスが増加する
、すなわち１画素のＸ座標がアドレスの下位側のピット
にＸ座標が上位側のピットに割シ当てられている場合、
メモリバンク１＠＝０．・・・・・・Ｋ−１）に格納さ
れる画像データの表示位置のＸ座標は、ｉ　、　ｉ＋Ｋ
　、　ｉ＋２Ｋ　、・・・であ９１画像データのアドレ
スの下ｍｋビットの値はそのメモリパンク番号と同じ１
である。

例えば、ランレングス符号化によって圧縮されたデータ
を復号して表示メモリ２ｋ書き込むとき、その書き込み
の開始アドレスと書き込み画素数に応じて様々な状況が
考えられる。

第３図は画像データを連続した複数画素に対して書き込
む場合の状況を示す図であって、同図はに＝８のときの
例ｔ−２つ示し、（１）はＸ座標が１２の位置から４５
の位置まで６４画素だけ書き込む場合の例、（２）はＸ
座標が３４の位置から３８の位置まで５画素だけ書き込
む場合の例である。

同図において、表示メモリの全メモリバンクに共通に与
える表示メモリアドレス、すなわちＸ座標とＸ座標から
成るアドレスの下位ｋ　（＝３）ピットを除いた残シの
上位ピットが同一となるように、書き込みを行う必要が
ある全画素をグループ分けすると、上記（１）の例では
５つの画素グループに分けられるが、上記（２）の例で
は１つの画素グループのみとなる。分けられた各画素グ
ループを分類すると、画素グループ内での画素の書き込
み開始位置と書き込み終了位置に応じてａ　−ｄの４つ
に分類される。ａは上記（１）の例の最初の画素グルー
プにみられるように、画素グループ内の右側の一部分の
画素のみに書き込む必要がある場合、ｂは上記（１）の
例の真中の画素グループに見られるように画素グループ
内の全画素に書き込む必要があ−　　ｌ　　・ る場合、Ｃは上記（１）の例の最後の画素グループに見
られるように画素グループ内の左側の一部分の画素のみ
に書き込む必侠がある場合、ｄは上記（２）の例の画素
グループにみられるように画素グループ内の真中の一部
分の画素のみに書き込む必要がある場合である。

書き込み制御回路５は、ＭＰＵ１により設定される開始
アドレスの下位にピットと画像データの書き込み画素数
の情報を用いて、左側から順に書き込み画素を画素グル
ープ分けすると共に、１メモリサイクルに１画素グルー
プずつ複数画素の同時書き込みを行うように、表示メモ
リ２０にメモリバンクのそれぞれに与えるに種類のライ
トパルスを生成する回路である。すなわち、第３図に示
した画素グループａＫ対してはライトパルス４〜７、画
素グループｂに対してはライトパルス０〜７、画素グル
ープＣに対してはライトパルス０〜５、画素グループｄ
に対してはライトパルス２〜６を活性とするのである。

また、アドレス生成回路４は、ＭＰＵ１によシ開始アド
レスの下位にピットを・　８　・ 除いた残りの上位ビットが表示メモリアドレスの初期値
として設定され、表示メモリ２ｋ複数画素の画像データ
を同時書き込みする各メモリサイクルごとに１回ずつ書
き込み制御回路５から与えられるカウントアツプパルス
によυ、その表示メモリアドレスを１ずつ増加させるカ
ウンタ回路である。さらに、データ保持回路６は、書き
込みを必要とする全部の画素について、表示メモリ２へ
の画像データの書き込みが完了するまでの間、ＭＰＵ　
１によシ設定される画像データを保持するラッチ回路で
ある。

第４図は第１図における書き込み制御回路の詳細なブロ
ック図であって、７と１０は２チヤンネルマルチプレク
サ、８と１１は２人力ＮＯＲゲート、９と１２はＤフリ
ップフロップ、１３は次位生成回路、１４はライトパル
ス生成回路、１５はライトパルス出力回路である。

同図において、先ず、開始アドレスの下ＱｋビットがＭ
ＰＵ１から供給されてアドレス設定ノくルスが与えられ
ると、２チャンネルマルチプレクサ７が上側に切シ換わ
シ、Ｄフリッフリロップ９のデータ入力に開始アドレス
の下Ｑｋビットが供給されると共に、クロック入力に２
人力ＮＯＲゲート８を通ってアドレス設定パルスが与え
られてＤフリップフロップ９にメモリバンク選択開始番
号の初期値が設定される。同様にして、書き込む必要の
ある画素数ＮがＭＰＵ１から供給されて画素数設定パル
スが与えられると、２チヤンネルマルチプレクサ１０と
２人力ＮＯＲゲート１１の働きによ、９Ｄフリツプフロ
ツプ１２ｋ書き込む必要のある残シ画素数の初期値が設
定される。

Ｄフリップフロップの出力であ多表示メモリ２のメモリ
バンクの番号を指定するメモリバンク選択開始番号ｓａ
と、Ｄフリップフロップ１２の出力であり書き込む必要
のある残シの画素の数を指定する残シ画素数ｄｎが次位
生成回路１６に与えられ、現メモリサイクルで複数画素
に画像データを書き込んだ後の次メモリサイクルにおけ
るメモリバンク選択開始番号８ａ’と残少画素数ｄｎ’
が生成される。すなわち、次位生成回路１３は、以下に
示す式に従って８ａとｄｎから次値のｓａ’とｄｎを生
成する、加算器やマルチプレクサ等から成る回路である
。次値、すなわち次メモリサイクルにおけるメモリバン
ク選択開始番号ｓａ’と残り画素数ｄｎ’は、 という式に従って生成される。ただし、ｍａｄ　Ｋとは
Ｋで割った余シをとること、つまシ下位にビットの値を
とることを意味する。

ライトパルス生成回路１４は、ＭＰＵ１によってライト
信号が与えられた時点から次メモリサイクルの残り画素
数ｄｎ’が０となる時点まで、メモリサイクルクロック
を基にしてライトパルスを生成し出力するＤフリップフ
ロップ等から成る回路である。この出力であるライトパ
ルスがカウントアンプパルスとしてアドレス生成回路３
に供給される。ライトパルス出力回路１５は、メモリバ
ンク・１１　・ 選択開始番号Ｂａと次メモリサイクルのメモリバンク選
択開始番号Ｂａ′（現メモリサイクルにおけるメモリバ
ンク選択終了番号に１を加えた値）から現メモリサイク
ルにおいて画像データの書き込みを行う必要がある表示
メモリ２の複数のメモリバンクを判断して、ライトパル
ス生成回路１４から与えられるライトパルスを概当する
複数のメモリバンクに出力するゲート回路である。

現メモリサイクルにおける複数画素への画像データの書
き込みが終了すると、２チヤンネルマルチプレクサ７と
２人力ＮＯＲゲート８の働きによシ、次メモリサイクル
におけるメモリバンク選択開始番号ｓａ’がＤフリップ
フロップ９に設定されると共に、２チヤンネルマルチプ
レクサ１０と２人力ＮＯＲゲート１１の働きにより次メ
モリサイクルにおける残り画素数ｄｎ’がＤフリップフ
ロップ１２ｋ設定され、次メモリサイクルにおける書き
込みが開始される。このようＫして、次メモリサイクル
における残９画素数ｄｎ’が０となったメモリサイクル
まで、ライトパルス生成回路において約・１２　・ （Ｕ−Ｚ）回のライトパルスが連続して生成され、表示
メモリ２ｋ対して画像データが複数画素ずつ高速に書き
込まれる。

以上のような表示メモリ制御回路３の構成によれば、例
えばランレングス符号化によｐ圧縮された画像情報にほ
とんど手を加えずにＭＰＵ　１が開始ア［゛レス、連続
画素数９画像データを表示メモリ制御回路乙に設定して
やることで、自動的に複数画素ずつ連続して画像データ
が表示メモリ２へ高速に書き込まれるので、ランレング
ス符号化すれた画像情報の高速な復号処理が実現できる
。

なお、ここまでの説明では、例えばランレングス符号化
された画像情報の復号処理の高速化を目的としていたが
、高速に線を引く処理や面を塗りつぶす処理等にも有効
であることは明らかである。

上記実施例では、表示メモリ制御回路３の書き込み制御
回路５に書き込みを行う画素数を設定するようにしてい
るが、その代りに書き込みの終了アドレスを与えること
Ｋより書き込み制御回路５が動作するように構成しても
よい。また、書き込み制御回路５から表示メモリ２ｋは
にメモリバンクの各々に対応したに種類のライトパルス
を出力するようにしているが、書き込み制御回路５のラ
イトパルス生成回路１４によって生成されるライトパル
スを表示メモリ２の全メモリバンクに共通に与え、ライ
トパルス出力回路１５の代わＦ）Ｋメモリバンク選択開
始番号Ｓａと次メモリサイクルにおけるメモリバンク選
択開始番号ｓａ’から表示メモリ２０にメモリバンクの
各々のセレクト信号を生成して出力するメモリバンクセ
レクト信号出力回路を設けてもよい。

なお、書き込む必要がある画素のすべてに対する画像デ
ータの書き込みが完了するまでＭＰＵ１が画像データを
出力し続けるのであるならば、表示メモリ制御回路にお
けるデータ保持回路６は特に必要としない。また、表示
メモリ制御回路３に対する開始アドレス等の設定が、Ｍ
ＰＵ１のソフトウェア処理によるものではなく、何らか
のハードウェアロジックによるものであってもよい。

〔発明の効果〕

以上説明したように、本発明によれば、連続するＮ画素
について同一の画像データを表示メモリに書き込む場合
、ＭＰＵが開始アドレス、連続画素数９画像データを設
定するだけで表示メモリ制御回路が自動的に１メモリサ
イクルに複数画素ずつ表示メモリに画像データを書き込
むので、高速な画像データ書き込みが実現できる。

また、ＭＰ’Ｕが実際に書き込む必要のある情報は、開
始アドレス、連続画素数１画像データのみであるので、
ＭＰｔｌの処理負担が小さくなり、高速処理が可能にな
る等、上記従来技術の欠点を除いて優れた機能の表示メ
モリ制御回路を提供することができる。

【図面の簡単な説明】

第１図は本発明による表示メモリ制御回路の一実施例を
示すブロック図、第２図は第１図におけ第４図は第１図
における表示メモリ制御回路の−３１５・ 部分を成す書き込み制御回路の詳細なブロック図である
。 １・・・ＭＰＵ ２・・・表示メモリ ６・・・表示メモリ制御回路 ４・・・アドレス生成回路 ５・・・書き込み制御回路 ６・・・データ保持回路 １３・・・次位生成回路 １４１．・ライトパルス生成回路 １５・・・ライトパルス出力回路。

Claims (1)

【特許請求の範囲】
1. １、少くとも画像情報を記憶保持する表示メモリを備え
   、該表示メモリに記憶している画像情報の表示を行う画
   像表示装置の表示メモリ制御回路において、前記表示メ
   モリが連続した２＾ｋ画素の各々の画像データを記憶す
   る２＾ｋ個のメモリブロックから構成される場合に、同
   一画像データを書き込む必要がある連続したＮ画素の開
   始アドレスの下位ｋビットを除いた残りの上位ビットが
   初期設定され、前記表示メモリへの書き込みが行われる
   各メモリサイクルにおいて１ずつ増加され全メモリブロ
   ックに共通に供給される表示メモリアドレスを生成する
   アドレス生成回路と、前記表示メモリの２＾ｋ個のメモ
   リブロックの番号を指定する開始アドレスの下位ｋビッ
   ト、および前記表示メモリに書き込む必要がある画素数
   Ｎが設定されることにより、各メモリサイクルにおいて
   同時に最大２＾ｋ画素の複数画素に対しての書き込みを
   行うように、前記表示メモリの２＾ｋ個のメモリブロッ
   クの各々に与えるライトパルスを出力する書き込み制御
   回路と、少くとも書き込む必要があるＮ画素のすべてに
   対する書き込みが完了するまでの間、前記表示メモリの
   全メモリブロックに共通に供給される画像データを保持
   するデータ保持回路を設け、画面上で２＾ｋ画素ごとに
   区切られている画素グループによってグループ分けされ
   た各グループに含まれる最大２＾ｋ画素の複数画素を１
   メモリサイクルで同時に書き込むことにより、書き込む
   必要があるＮ画素のすべてに対して同一画像データの書
   き込みを行うように構成したことを特徴とする表示メモ
   リ制御回路。