JPH01173491A - 記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は情報処理装置の記憶回路に係シ、特にそのメ
モリのビットデータの修正に関するものである。

〔従来の技術〕

従来、記憶回路に入力される直列ビットデータを並列ｎ
ビットデータに記憶する記憶回路としては０例えば第６
図に示すようなものが知られておシ、第６図は並列８ビ
ツトデータの場合を表している。第６図において、（２
１は直列ビットデータを並列８ビツトデータに変換する
直並列変換回路。

（財）はこの直並列変換回路（至）により生成される並
列８ビットデータをメモリ（２）に書き込むタイミング
を生成する書き込みカウンタ、（４）はこの書き込みカ
ウンタ＠の出力により書き込みアドレスｆｔ１増加させ
るアドレスカウンタである。

第７図は、第６図に示される記憶回路の動作タイミング
を示すタイムチャートであ、９．（５）は直並列変換回
路Ｇに入力される直列ビットデータ、（６）はこの直列
ビットデータ（５）がデータとして有効なタイミングを
表すタイミングパルスで図においてはパルスの立上シ時
点でデータが有効なことを示している。□□□は書き込
みカウンタ（財）から生成されよ記並列８ビットデータ
をメモリ（２）に書き込むタイミングを与える書き込み
パルスでアリ、直列ビットデータ（５）の８ビツトごと
に１パルス発生している。（ト）はアドレスカウンタ（
４）にて生成され上記並列８ビットデータをメモリに書
き込むアドレスを与えるデータである。

第８図は、第６図に示す記憶回路においてメモリ（２）
に書き込まれた並列８ビツトデータの書き込み後の状態
を表している。

次に動作について説明する。直列ビットデータ（５）は
タイミングパルス（６）と共に直並列変換回路（至）に
入力され並列８ビットデータに変換される。同時にタイ
ミングパルス（６）は書き込みカウンタ＠に入力され、
タイミングパルス（６）が８パルス入力すれた後書き込
みカウンタＱ４からメモ１月２）の書き込み制御線へ書
き込みパルスｃ！！９’ｉ出力し、アドレスカウンタ（
４）によシ指定されるアドレスへ並列８ビツトデータを
書き込む。そして、書き込みパルス（５）はアドレスカ
ウンタ（４）に入力され１アドレスカウンタ（４）の出
力を１増加させ１次の並列８ビットデータに対するアド
レスを指定する。

ところで、直列ビットデータ（５）がある情報源から水
平方向に読み取られたデータである場合には。

第８図に示す記憶状態で各アドレスごとの８ビツトデー
タとして取扱うことによυ処理が可能であるが１例えば
イメージリーダのように情報源からある一定の巾で垂直
に読み取られたデータである場合には、第４図に示すよ
うな記憶状態でないと各アドレスごとの８ビツトデータ
が意味をもたないものになシ、処理することができない
。第４図は、垂直２５６ビツトの巾で左から右へ読み取
ったデータを各アドレスごとの８ビツトデータが意味を
もつように記憶されている状態を表している。

通常は読みとられたデータは順番に８ピントづつ第８図
に示すように記憶されるので、第４図に示すような記憶
状態にするには従来よシ、変換するプログラムを用いて
直列ビットデータを変換して格納していた。

〔発明が解決しようとする問題点〕

従って、従来の記憶回路においては、直列ビットデータ
を特定の記憶状態に格納するにはプログラムを使用しな
ければならず、その変換に多くの処理時間を要する問題
点があった。

この発明は上記のような問題点を解消するためになされ
たもので、直列ビットデータを特定の記憶状態に高速で
格納できる並列ｎビットデータの記憶回路を得ることを
目的とする。

〔問題点を解決するための手段〕

メモリに記憶されている並列ｎビットデータを読み田し
、この読みｄした並列ｎビットデータから選択したビッ
トに直列ビットデータを書き込むセレクタ回路と、この
セレクタ回路で修正された並列ｎビットデータを上記メ
モリの読み出し時にラッチし、上記メモリの書き込み時
に上記並列ｎビットデータの読み出し時のアドレスと同
じアドレスに上記修正された並列ｎビットデータを書き
込むラッチ回路とを備えたものである。

〔作用〕

メモリの読み出し時にセレクタ回路でメモリのビットデ
ータを修正し、その修正したビットデータをラッチ回路
でラッチし、メモリの書き込み時に上記修正したビット
データをラッチ回路からメモリに書き込む上記メモリの
読み田し書き込みサイクルを（り返すことにより記憶回
路のメモリを修正する。

〔発明の実施例〕

以下この発明における記憶回路の一実施例全第１図ない
し第５図に基づいて説明すると、第２図はこの発明の一
実施例の構成を表わすブロック図であシ図において、（
１）は既に記憶されている並列８ビツトデータの中の修
正するビットを選択し直列ビットデータのビットデータ
で修正しメモ１月２）に書き込む修正回路、（３）は書
き込みビントラ指定するピント選択信号を出力するビッ
ト選択信号生成回路、（４）はタイミングパルスが入力
されると書き込みアドレス全１増加させて出力するアド
レスカウンタである。

第３図は、第２図に示す記憶回路の動作タイミングを示
すタイムチャートであり、（５１は修正回路（１）に入
力される直列ビットデータ、（６）はこの直列ビットデ
ータ（５）がデータとして有効なタイミングを表すタイ
ミングパルスで１図においてはパルスの立上り時点でデ
ータが有効なことを示している。

（７）はアドレスカウンタ（４）の出力であり、メモリ
〈２）への書き込みアドレスを指定する。（８）はピン
ト選択信号生成回路（３）の出力であり、メモ１月２）
への書き込みピントを指定する。

第４図は、第２図に示す記憶回路においてメモ１月２）
に書き込まれた直列ビットデータ（５）の書き込み後の
状態を表している。第４図の記憶状態の場合には、垂直
方向に例えば２５６ビツトの巾をもつイメージスキャナ
ーからの入力を各アドレスの８ビツトが意味のあるデー
タとして処理することが可能である。

第１図は、修正回路１００主要部を示す回路図であり、
データのビット巾が４ピントとして書かれている。

（９）は直列ビットデータ入力線、　ｕＩは２人力信号
のいずれか一方を選択出力する事が可能なセレクタ回路
であ６．ｔｔｏはその２人力信号のいずれか一方を選択
する選択信号入力線である。セレクタ回路ｕｎの端子Ａ
はメモ１月２）からのビットデータ入力端子、端子Ｂは
直列ビットデータ入力端子、端子Ｓは選択信号入力端子
であシ、この端子Ｂへの入力直圧のレベルがＨ，Ｌいず
れかの状態により上記端子Ａまたは端子Ｂいずれかの端
子への入力信号が選択され出力端子Ｙから出力される。

α２はこの出力端子Ｙからの出力信号が入力するラッチ
回路でめり、ビットデータをラッチし制御信号によって
出力するスリーステート制御が可能なものである。ラッ
チ回路σａの端子りはビットデータ入力端子、端子Ｑは
ビットデータ出力端子、＊子Ｔはデータラッチ制御信号
入力端子、端子ＯＥはスリーステート制御信号入力端子
であシ、餞はデータラッチ制御信号入力線、　ｕ４はス
リーステート制御信号入力線である。ｕ５１はメモ１月
２）への書き込み制御信号入力線であり、ａｅは読み比
し制御信号入力線である。メモリ（２）の工１０端子は
メモリ（２）のビット単位のデータ大出力端子を表し、
書き込み制御信号入力線θシが能動状態の時は書き込み
データ入力端子として動作し、読み出しｌｉ４御信号入
力線Ｕ樽が能動状態の時は読み出しデータの出力端子と
して動作する。

第５図は、第４図に示される修正回路の動作タイミング
を示すタイムチャートであり、ａηはメモ１月２）から
の読み出しデータ、α９はメモ１月２）への書き込みデ
ータ、ｕ！１はメモ＋）　ｆ２）　ｆ読み出し状態にす
る読み出し制御信号、（２Ｇはラッチしたビットデータ
を出力するスリーステート制御信号、Ｑυはビットデー
タをラッチ可能な状態にするラッチ制御信号、１μはメ
モ１月２）ヲ書き込み状態にする書き込み制御信号であ
る。

図では全ての制御信号がハイレベル（Ｈ）で機能するも
のとして書かれている。

次に動作について説明する。第２図において。

修正回路１１）に直列ビットデータがタイミングパルス
とともに入力されると、修正回路＋１）は、並列８ビツ
トの中でピント選択信号生成回路（３）の出力するピン
ト選択信号により指定される１ピントに直列ビットデー
タを出力し、並列８ピツトの残りの１ビツトには、メモ
リ（２）がアドレスカウンタ（４）の出力によって指定
されるアドレスに記憶していたビットデータを格納する
。この修正された並列８ビツトデータは、書き込み制御
信号によりアドレスカウンタ（４）の出力で指定される
メモリ（２）のアドレスに書き込まれ、それとともにア
ドレスカウンタ（４）の出力は１増即する。このような
動作を続け。

アドレスカウンタ（４）が予め設定しておいｆｃ数値２
５６ケ越えると、アドレスカウンタ（４）からビット選
択信号生成回路（３）に信号が入力し、このビット選択
信号生成回路（３）から次のビット選択信号が出力され
、修正回路＋１１に対して書き込みピントを指定する。

以下、直列ビットデータが入力される度に上記動作を繰
り返し書き込みを続けると、メモ１月２）の記憶状態は
第４図に示す様になる。

次に修正回路（１）の動作について第１図を参照しなが
ら説明する。第１図は並列８ビントヲ簡略化して並列４
ピントとして書かれている。メモ１月２）は読み串し制
御信号収９により、該当アドレスに記憶されているビッ
トデータをメモ１月２）の工１０端子に出力し、そのビ
ットデータはセレクタ回路１ｉ１の端子Ａに入力される
。一方、直列ビットデータは直列ビットデータ入力線（
９）からセレクタ回路Ｑ１の端子Ｂに入力される。セレ
クタ回路［１１はビット選択信号の電圧レベルがＥＩ、
　　Ｌいずれかの状態により、メモ１月２）の読み出し
データ０７１または直列ビットデータ（５）を選択して
出力端子Ｙから出力し。

この出力信号である修正された並列Ｂピットデータはラ
ッチ回路α２のＤ端子に入力される。読み用し制御信号
ａ値が能動状態の間にラッチ回路ｄ２のＴ端子にデータ
ラッチ制御信号υυ、が入力されると。

ラッチ回路ａ′ＩＪは上記り端子に入力された修正され
た並列８ビツトデータをラッチする。次に、読み出し制
御信号α９が非能動状態となりスリーステート制御信号
（１）が能動状態になると、ラッチ回路（Ｉｚはラッチ
してい穴修正された並列８ビツトデータを出力しメモ１
月２）に人力する。スリーステート制御信号翰が能動状
態の間に書き込み制御信号（２）をメモ１月２）に入力
し、上記修正された並列８ビツトデータをメモリ（２）
の該当アドレスに記憶させる。

なお、第５図（１９〜のに示された各制御信号はタイミ
ングパルス（６）をもとに生成する。

以上の動作によυ、並列ｎビットのメモ１月２）に１ビ
ット単位のビットデータを帯き込むことができ、この動
作を繰り返すことによシ並列ｎピントメモ１月２）の任
意の修正が可能である。

〔発明の効果〕

以上のように、この発明によればメモリの読み出し時に
セレクタ回路でメモリのビットデータを修正し、その修
正したビットデータをメモリの書き込み時にラッチ回路
からメモリに書き込むことによりメモリを修正するので
、直列ビットデータを特定の記憶状態に高速で格納でき
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による記憶回路の主要部で
ある修正回路の回路図、第２図は第１図の実施例の記憶
回路を示すブロック図、第３図は第２図に示される記憶
回路の動作タイミングを示すタイムチャート、第４図は
第１図の実施例の動作結果を示すメモリの記憶状態図、
第５図は第１図に示される修正回路の動作タイミング金
示すタイムチャート、第６図は従来技術による記憶回路
を示すブロック図、第１図は第６図に示される記憶回路
の動作タイミングを示すタイムチャート。 第８図は第６図に示される記憶回路の動作結果を示すメ
モリの記憶状態図である。 図において、αＣはセレクタ回路、　１２はラッチ回路
である。 なお２図中、同一符号は同一ま＊Ｕ相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）メモリに記憶されている並列ｎビットデータを読
   み出し、この読み出した並列ｎビットデータから選択し
   たビットに直列ビットデータを書き込むセレクタ回路、
   このセレクタ回路で修正された並列ｎビットデータを上
   記メモリの読み出し時にラッチし、上記メモリの書き込
   み時に上記並列ｎビットデータの読み出し時のアドレス
   と同じアドレスに上記修正された並列ｎビットデータを
   書き込むラッチ回路を備えたことを特徴とする記憶回路
   。
2. （２）メモリのアドレスが連続して１増加または減少す
   る度にメモリの読み出しと書き込みを交互に繰り返すこ
   とを特徴とする特許請求の範囲第１項記載の記憶回路。