JPS61246848A - 動作履歴記憶回路 - Google Patents
動作履歴記憶回路Info
- Publication number
- JPS61246848A JPS61246848A JP60087974A JP8797485A JPS61246848A JP S61246848 A JPS61246848 A JP S61246848A JP 60087974 A JP60087974 A JP 60087974A JP 8797485 A JP8797485 A JP 8797485A JP S61246848 A JPS61246848 A JP S61246848A
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- JP
- Japan
- Prior art keywords
- data
- line
- circuit
- sent
- clock
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の動作履歴記憶回路に関する。
従来、この種の動作履歴記憶回路においては、基本クロ
ックで記憶回路に情報を記録していた。
ックで記憶回路に情報を記録していた。
上述した従来の動作履歴記憶回路は、基本クロックで記
憶回路に格納しているため、記録するデータ巾と同じデ
ータ巾の記憶回路が必要であシ、記録するステップ数は
あまりいらないが、データ巾だけ多くほしい時に、デー
タ申分の記憶回路の集積回路が必要であるため、このよ
うな場合に記憶回路に使用する集積回路の数が多くなる
という欠点があった。
憶回路に格納しているため、記録するデータ巾と同じデ
ータ巾の記憶回路が必要であシ、記録するステップ数は
あまりいらないが、データ巾だけ多くほしい時に、デー
タ申分の記憶回路の集積回路が必要であるため、このよ
うな場合に記憶回路に使用する集積回路の数が多くなる
という欠点があった。
本発明は前記問題点を解消した装置を提供するものであ
る。
る。
本発明の動作履歴記憶回路は、記録するデータの半分を
基本クロックで格納するバッファと、記憶回路にアドレ
ス情報を供給し、記憶回路の書込み時には基本クロック
の倍の周期で動作し、読出し時には基本クロックで動作
するアドレスカウンタと、アドレスカウンタの最下位ビ
ットにより、記録するデータのうち、バッファに格納さ
れない半分のデータと、バッファ内のデータを選択する
選択回路と、選択回路で選択されたデータを、基本クロ
ックの倍の周期で格納する記憶回路とを有することを特
徴とするものである。
基本クロックで格納するバッファと、記憶回路にアドレ
ス情報を供給し、記憶回路の書込み時には基本クロック
の倍の周期で動作し、読出し時には基本クロックで動作
するアドレスカウンタと、アドレスカウンタの最下位ビ
ットにより、記録するデータのうち、バッファに格納さ
れない半分のデータと、バッファ内のデータを選択する
選択回路と、選択回路で選択されたデータを、基本クロ
ックの倍の周期で格納する記憶回路とを有することを特
徴とするものである。
以下、本発明の一実施例を図によって説明する。
第１図は本発明の一実施例のブロック図である。
第１図において、本実施例に係る装置は書込み読出し等
の制御を行なう制御回路６と、制御回路６から送られて
くるデータを格納するバッファｌと、バッファ１の出力
または制御回路６から送られてくるデータを選択する選
択回路２と、選択回路２の出力を記憶する記憶回路３と
記憶回路３にアドレスを供給するアドレスカウンタ４と
、クロックを供給するクロック供給回路５とにより構成
される。
の制御を行なう制御回路６と、制御回路６から送られて
くるデータを格納するバッファｌと、バッファ１の出力
または制御回路６から送られてくるデータを選択する選
択回路２と、選択回路２の出力を記憶する記憶回路３と
記憶回路３にアドレスを供給するアドレスカウンタ４と
、クロックを供給するクロック供給回路５とにより構成
される。
バッファ１は、制御回路６から線６３を介して送られて
くるデータを、クロック供給回路５から線５１を介して
送られてくる基本クロックにより格納する。線１２を介
して送られてくるバッファ１の出力と線６４を介して制
御回路６から送られてくるデータは、選択回路２で、ア
ドレスカウンタ４から線４１を介して送られてくるアド
レスの最下位ビットにより選択され、線２１を介して出
力される。記憶回路３は、線２１を介して送られてくる
データを、線４２を介して送られてくるアドレスに、ク
ロック供給回路５上り線５２を介して送られてくる基本
クロックの倍周期のクロック（以後、倍周期クロックと
略す）に従って格納する。アドレスカウンタ４は、制御
回路６よシ線６１を介して送られてくる２ビツトの制御
信号が′ＯＯ＃の時内容を保持し、岬０１”の時クロッ
ク供給回路５上り線５２を介して送られてくるクロック
に従かい＋１づつ計数し、１１”の時オール０にりさッ
トされる。クロック供給回路５は、制御回路６から線６
３を介して送られてくる書込み信号が論理″１”のとき
線５２を介してアドレスカウンタ４に対し、倍周期クロ
ックを送シ出し、論理″０”のとき基本クロックを送シ
出す。また、書込み信号が論理″′１”で、しかも線６
１を介して送られてくる制御信号が０１’の時、線５３
を介して記憶回路３に倍周期クロックを送シ、それ以外
の時はクロックを送らない。
くるデータを、クロック供給回路５から線５１を介して
送られてくる基本クロックにより格納する。線１２を介
して送られてくるバッファ１の出力と線６４を介して制
御回路６から送られてくるデータは、選択回路２で、ア
ドレスカウンタ４から線４１を介して送られてくるアド
レスの最下位ビットにより選択され、線２１を介して出
力される。記憶回路３は、線２１を介して送られてくる
データを、線４２を介して送られてくるアドレスに、ク
ロック供給回路５上り線５２を介して送られてくる基本
クロックの倍周期のクロック（以後、倍周期クロックと
略す）に従って格納する。アドレスカウンタ４は、制御
回路６よシ線６１を介して送られてくる２ビツトの制御
信号が′ＯＯ＃の時内容を保持し、岬０１”の時クロッ
ク供給回路５上り線５２を介して送られてくるクロック
に従かい＋１づつ計数し、１１”の時オール０にりさッ
トされる。クロック供給回路５は、制御回路６から線６
３を介して送られてくる書込み信号が論理″１”のとき
線５２を介してアドレスカウンタ４に対し、倍周期クロ
ックを送シ出し、論理″０”のとき基本クロックを送シ
出す。また、書込み信号が論理″′１”で、しかも線６
１を介して送られてくる制御信号が０１’の時、線５３
を介して記憶回路３に倍周期クロックを送シ、それ以外
の時はクロックを送らない。
書込み時、制御回路６はまず線６２を介してクロック供
給回路５に書込み信号を送るとともに、線６１を介して
アドレスカウンタ４に送っている制御信号を”ｏｏ”か
ら’１１’に変えてアドレスカウンタの内容をオーバ“
０＃にリセットしたのち、更に制御信号を“１０”にし
て＋１づつ計数させる。この時、クロック供給回路５か
ら線５２ 、５３を介してそれぞれアドレスカウンタ４
と記憶回路３には、倍周期のクロックが送られる。ここ
で、記憶回路３の容量を１ ｋＷとすれば、アドレスカ
ウンタ４は。
給回路５に書込み信号を送るとともに、線６１を介して
アドレスカウンタ４に送っている制御信号を”ｏｏ”か
ら’１１’に変えてアドレスカウンタの内容をオーバ“
０＃にリセットしたのち、更に制御信号を“１０”にし
て＋１づつ計数させる。この時、クロック供給回路５か
ら線５２ 、５３を介してそれぞれアドレスカウンタ４
と記憶回路３には、倍周期のクロックが送られる。ここ
で、記憶回路３の容量を１ ｋＷとすれば、アドレスカ
ウンタ４は。
１０ビツトで、０００番地から＋１づつ計数され。
３ＦＦ’番地まで記憶回路３に書込まれた後、ＯＯＯ番
地に戻り、再び＋１づつ計数されていく。この時、記憶
回路３には線２１を介して、選択回路２から送られてく
るデータが格納されるが、選択回路２では、アドレスカ
ウンタ４から線４・１を介して送られてくるアドレスの
最下位ビットが“０＃のときは、バッファ１から線１２
を介して送られてくるデータを選択し、アドレスの最下
位ビットが１＃のときは、制御回路６から線６４を介し
て送られてくるデータを選択する。バッファ１は、制御
回路６から線６３を介して送られてくるデータを、フロ
ック供給回路５から、線５１を介して送られてくる基本
クロックに従って格納するので、記憶回路３を２０ビツ
トとすれば、バッファ１は、４０ビツトのデータを格納
し、線１１と１２を介しそれぞれ２０ビツトのデータを
選択回路２に送シ、ここで選択されたデータが、線２１
を介して、記憶回路３に送られ、バッファ１に４０ピツ
トのデータが格納されるごとに、記憶回路３には２０ビ
ツトのデータが２回書込まれる。もし、書込みの停止条
件が発生して書込みが終了すると、制御回路６から線６
２を介して送られていた書込み信号が′０１となるとと
もにアドレスカウンタ４に線６１を介して送られていた
制御信号は、′００＃になりアドレスは最後に書込まれ
たアドレスの次のアドレスが保持される。
地に戻り、再び＋１づつ計数されていく。この時、記憶
回路３には線２１を介して、選択回路２から送られてく
るデータが格納されるが、選択回路２では、アドレスカ
ウンタ４から線４・１を介して送られてくるアドレスの
最下位ビットが“０＃のときは、バッファ１から線１２
を介して送られてくるデータを選択し、アドレスの最下
位ビットが１＃のときは、制御回路６から線６４を介し
て送られてくるデータを選択する。バッファ１は、制御
回路６から線６３を介して送られてくるデータを、フロ
ック供給回路５から、線５１を介して送られてくる基本
クロックに従って格納するので、記憶回路３を２０ビツ
トとすれば、バッファ１は、４０ビツトのデータを格納
し、線１１と１２を介しそれぞれ２０ビツトのデータを
選択回路２に送シ、ここで選択されたデータが、線２１
を介して、記憶回路３に送られ、バッファ１に４０ピツ
トのデータが格納されるごとに、記憶回路３には２０ビ
ツトのデータが２回書込まれる。もし、書込みの停止条
件が発生して書込みが終了すると、制御回路６から線６
２を介して送られていた書込み信号が′０１となるとと
もにアドレスカウンタ４に線６１を介して送られていた
制御信号は、′００＃になりアドレスは最後に書込まれ
たアドレスの次のアドレスが保持される。
読出し時には、制御回路６から線６１を介してアドレス
カウンタに送っている制御信号を、”ｏｏ”から“０１
″に変化させることによりアドレスを順次＋１していき
、記憶回路３よシ線３１を介して、読出されるデータを
制御回路６に取込んでいく。この時、クロック供給回路
５から線５２を介してアドレスカウンタ４に送られるク
ロックは、基本クロックとなり、基本クロックの周期で
読出しを行なう。
カウンタに送っている制御信号を、”ｏｏ”から“０１
″に変化させることによりアドレスを順次＋１していき
、記憶回路３よシ線３１を介して、読出されるデータを
制御回路６に取込んでいく。この時、クロック供給回路
５から線５２を介してアドレスカウンタ４に送られるク
ロックは、基本クロックとなり、基本クロックの周期で
読出しを行なう。
本実施例の構成によれば、記憶回路に１ ｋＷ Ｘ１ビ
ツトの記憶容量を持つ集積回路を使用したとすると、４
０ビツトのデータを記録するのに、従来５００ステップ
程度記録できれば充分であっても、４（１個の集積回路
が必要であったものが、半分の２０個で実現できる。
ツトの記憶容量を持つ集積回路を使用したとすると、４
０ビツトのデータを記録するのに、従来５００ステップ
程度記録できれば充分であっても、４（１個の集積回路
が必要であったものが、半分の２０個で実現できる。
以上説明したように本発明は記録するデータの半分をバ
ッファに格納し、バッファに格納したデータと格納しな
いデータを交互に、倍周期のクロックで記憶回路に書込
めるようにしたことにより、ステップ数は少なくてよい
が、記録するピット数を増やしたい場合に記憶回路のデ
ータ巾を増やさずに記録するデータの巾を増やすことが
できるという効果がある。
ッファに格納し、バッファに格納したデータと格納しな
いデータを交互に、倍周期のクロックで記憶回路に書込
めるようにしたことにより、ステップ数は少なくてよい
が、記録するピット数を増やしたい場合に記憶回路のデ
ータ巾を増やさずに記録するデータの巾を増やすことが
できるという効果がある。
第１図は１本発明の一実施例を示すブロック図である。
Claims (1)
- （１）基本クロックによりデータの半分を格納するバッ
ファと、記憶回路のアドレスを示し、書込み時には基本
クロックの倍の周期で動作して、読出し時には基本クロ
ックと同じ周期で動作するアドレスカウンタと、該アド
レスカウンタの最下位ビットによりデータ線のデータあ
るいは前記バッファのデータを交互に選択する選択回路
と、該選択回路の出力を基本クロックの倍の周期で格納
する記憶回路とを有することを特徴とする動作履歴記憶
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087974A JPS61246848A (ja) | 1985-04-24 | 1985-04-24 | 動作履歴記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087974A JPS61246848A (ja) | 1985-04-24 | 1985-04-24 | 動作履歴記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61246848A true JPS61246848A (ja) | 1986-11-04 |
Family
ID=13929806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087974A Pending JPS61246848A (ja) | 1985-04-24 | 1985-04-24 | 動作履歴記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61246848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139741A (ja) * | 1989-10-26 | 1991-06-13 | Fujitsu Ltd | 履歴情報格納方式 |
| US10459857B2 (en) | 2018-02-02 | 2019-10-29 | Fujitsu Limited | Data receiving apparatus, data transmission and reception system, and control method of data transmission and reception system |
-
1985
- 1985-04-24 JP JP60087974A patent/JPS61246848A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03139741A (ja) * | 1989-10-26 | 1991-06-13 | Fujitsu Ltd | 履歴情報格納方式 |
| US10459857B2 (en) | 2018-02-02 | 2019-10-29 | Fujitsu Limited | Data receiving apparatus, data transmission and reception system, and control method of data transmission and reception system |
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