JPS607676A - メモリ書込み回路 - Google Patents
メモリ書込み回路Info
- Publication number
- JPS607676A JPS607676A JP58114479A JP11447983A JPS607676A JP S607676 A JPS607676 A JP S607676A JP 58114479 A JP58114479 A JP 58114479A JP 11447983 A JP11447983 A JP 11447983A JP S607676 A JPS607676 A JP S607676A
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- Japan
- Prior art keywords
- input
- memory
- bit
- data
- inputted
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（り発明の技術分野
本発明はメモリに格納した複数ビットのデータの指定し
たビットのみに所定レベルまたはその反転レベルを書込
むようにしたメモリ書込み回路の改善に関するものであ
る。
たビットのみに所定レベルまたはその反転レベルを書込
むようにしたメモリ書込み回路の改善に関するものであ
る。
（２）従来技術と問題点
従来、たとえば画面メモリに走査ライン毎に１”。
”０”の２値データによｐある図形を格納しておき、入
力レジスタに該図形と一部重複する図形の２１直データ
を格納してこれを画面メモ’）ＶＣ４込む４会、前者の
１１”と後者の１″が重なる画素と、前者の０″の位置
に後者の１″が新たにｄ込まれる画素が存在する。
力レジスタに該図形と一部重複する図形の２１直データ
を格納してこれを画面メモ’）ＶＣ４込む４会、前者の
１１”と後者の１″が重なる画素と、前者の０″の位置
に後者の１″が新たにｄ込まれる画素が存在する。
何れにしても、画面メモリの２直データの谷ビットに対
し、入力レジスタの２値データのうぢの１”に対応する
ビットだけを書換えればよい。これに対し１画面メモリ
の図形から所定部分針白地としく削除し）文字等を書込
みたいような場合には、白地に相当する図形を示す２値
データの１″を反転して画面メモリの２ ｊｉｌｔデー
タの対応するビットを書換えればよｈｏ 第１図（α）〜＜ｃ＞はこのような場合の誉込み方法を
データ例によシ示したものでるる。
し、入力レジスタの２値データのうぢの１”に対応する
ビットだけを書換えればよい。これに対し１画面メモリ
の図形から所定部分針白地としく削除し）文字等を書込
みたいような場合には、白地に相当する図形を示す２値
データの１″を反転して画面メモリの２ ｊｉｌｔデー
タの対応するビットを書換えればよｈｏ 第１図（α）〜＜ｃ＞はこのような場合の誉込み方法を
データ例によシ示したものでるる。
同図（α）は画面メモリ１に示した・６ライン毎のデー
タ２を示すものとし、これに入力レジスタのデータ６を
書込むものとする。
タ２を示すものとし、これに入力レジスタのデータ６を
書込むものとする。
同図＋１．）■〜■は前述の重複書込みの場合でちゃ、
■のメモリのデータに■の入力レジスタのデータを貞複
するには、入力レジスタの１″に対応するメモリのビッ
トのみを１″に４侯え、０”に対応するメモリのビット
はそのまま残し、■の畜換えメモリのデータが得られる
。
■のメモリのデータに■の入力レジスタのデータを貞複
するには、入力レジスタの１″に対応するメモリのビッ
トのみを１″に４侯え、０”に対応するメモリのビット
はそのまま残し、■の畜換えメモリのデータが得られる
。
これに対し同図（００〜■は白地図形作成の４檜であシ
、■のメモリのデータ中に■の入力レジスタのデータに
よる白地を作るには、入力レジスタのデータの１″に対
応するメモリのビットのみを反転ピッド０”に書換え、
０”に対応するメモリのビットはそのまま残し、■の誉
換えメモリのデータが得られる。
、■のメモリのデータ中に■の入力レジスタのデータに
よる白地を作るには、入力レジスタのデータの１″に対
応するメモリのビットのみを反転ピッド０”に書換え、
０”に対応するメモリのビットはそのまま残し、■の誉
換えメモリのデータが得られる。
以上の曹込みを実現する方法としては、従来は処理装置
（ＣＰＵ）でプログラムによる処理を行ない、これとメ
モリ、レジスタ間にアドレス、データの転送を行なって
読出し、誉込みを行なって処理しているが、手順が複雑
で処理時間がかか夛過ぎるという欠点があった。
（ＣＰＵ）でプログラムによる処理を行ない、これとメ
モリ、レジスタ間にアドレス、データの転送を行なって
読出し、誉込みを行なって処理しているが、手順が複雑
で処理時間がかか夛過ぎるという欠点があった。
（３）発明の目的
本発明の目的はメモリに格納した複数ビットのデータの
指定したビットのみに所定レベルまたは反転レベルを書
込むもので、とくに構成１手順を簡単化したメモリ書込
み回路を提供することである。
指定したビットのみに所定レベルまたは反転レベルを書
込むもので、とくに構成１手順を簡単化したメモリ書込
み回路を提供することである。
（４）発明の構成
前記目的を達成するため、本発明のメモリｄ込み回路は
入力レジスタに格納した複数ビットデータのうちＭ定レ
ベルのビットのみｔｌ メモリに格納したデータの対応
するビット位置に前記所定レベルかまたはその反転レベ
ルを書込むメモリ書込み回路において、前記入力レジス
タのデータの所定レベルのビットに対し書込み許可信号
・を与えるとともに、該データの各ビットをそれぞれ排
他的論理和回路の一方の入力を介してメモリのデータの
各ビットに入力し、他方の入力を共通にして２値のレベ
ルを切ｙ４えて与えるようにしたことを特徴とするもの
である。
入力レジスタに格納した複数ビットデータのうちＭ定レ
ベルのビットのみｔｌ メモリに格納したデータの対応
するビット位置に前記所定レベルかまたはその反転レベ
ルを書込むメモリ書込み回路において、前記入力レジス
タのデータの所定レベルのビットに対し書込み許可信号
・を与えるとともに、該データの各ビットをそれぞれ排
他的論理和回路の一方の入力を介してメモリのデータの
各ビットに入力し、他方の入力を共通にして２値のレベ
ルを切ｙ４えて与えるようにしたことを特徴とするもの
である。
（５）発明の実施例
本発明は、入力レジスタからＥＯＲ回路の一方の入力を
介してメモリに並列入力させ、他方の共通入力に“０”
または１″のレベルを与え、ライドイネーブル信号で指
定したビットに書込むものである。
介してメモリに並列入力させ、他方の共通入力に“０”
または１″のレベルを与え、ライドイネーブル信号で指
定したビットに書込むものである。
第２図は本発明の実施例の構成説明図である。
同図において、たとえば８ビツトの入力レジスタ１１の
谷ビットから並列に８個のＥＯＲ回路１２の一方の入力
を介してメモリ１０の谷ビットに入力させるとともに、
ＥＯＲ回路１２の他の入力に共通のファンクション選択
ＣＦＳＬＣＴ＞信号″′Ｄ″または１″を与える。また
、入力レジスタ１１からの各ビットをそれぞれ分岐し、
８１１ｉｉのマルチプレクサ１６の一方の入力とし他方
の入力に１″を入れ、各マルテプレクｔ１３の出力をそ
れぞれ８１ｌｉＩのＡＮＤ回路１４の一方の入力に入れ
他方の入力に２イトイネーブルＣＷＥ＞信号を入れ、こ
れらのＡＮＤ回路１４の出力をメモリ１０の各ビットに
入れる。この場合のマルチプレクサ１３に対し、マルチ
プレクサ選択（ＭＳＬＣＴ）信号を′０″とすると、マ
ルチプレクサ１６をそのまま通過してＷＥ倍信号よりメ
モリ１０に通常モードのアクセスが行なわれる。
谷ビットから並列に８個のＥＯＲ回路１２の一方の入力
を介してメモリ１０の谷ビットに入力させるとともに、
ＥＯＲ回路１２の他の入力に共通のファンクション選択
ＣＦＳＬＣＴ＞信号″′Ｄ″または１″を与える。また
、入力レジスタ１１からの各ビットをそれぞれ分岐し、
８１１ｉｉのマルチプレクサ１６の一方の入力とし他方
の入力に１″を入れ、各マルテプレクｔ１３の出力をそ
れぞれ８１ｌｉＩのＡＮＤ回路１４の一方の入力に入れ
他方の入力に２イトイネーブルＣＷＥ＞信号を入れ、こ
れらのＡＮＤ回路１４の出力をメモリ１０の各ビットに
入れる。この場合のマルチプレクサ１３に対し、マルチ
プレクサ選択（ＭＳＬＣＴ）信号を′０″とすると、マ
ルチプレクサ１６をそのまま通過してＷＥ倍信号よりメ
モリ１０に通常モードのアクセスが行なわれる。
マルチプレクサ１６のＭＳ ＬＣＴ信号が１”で、ＦＯ
Ｒ回路１２の入力ＦＳＬＣＴ信号が“０”のときは、入
力レジスタ１１の複数データのうちの”１″ピツトに対
してのみ、マルチブレフサ１３．ＡＮＤ回路１４を介し
てＷＥ倍信号メモリ１０に与えるとともに、ＥＯＲ回路
１２の入力″１”に対してのみ１”を出力し、メモリ１
０の対応するビットを４換える。ｆｆＯＲ回路１２の入
力″０″′に対しては、マルチプレクサ１５、ＡＮＤ回
路１４ｖｃよりｗｇ信号ｉメ％す１０に与えないから４
換は行なわれない。〔第１図（ｂ）参照〕マルチプレク
サ１６のＭＳＬＣＴ１ｉ号が１１″で、ＦＯＲ回路１２
の入力ＦＳＬＣＴ信号が１″のときは、入力レジスタ１
１の複数データのうちの１１”ビットに対してのみ、マ
ルテグレクｆ１３．ＡＮＤ回路１４を介してＷＥ倍信号
メモリ１ｏに与えるとともに、ＥＯＲ回路１２の入力”
１′に対してのみ０″を出力し、メモリ１０の対応する
ビットｔ４換える。ＥＯＲ回路１２０入力″０”に対し
ては、マルチブレフサ１３．ＡＮＤ回路１４によｐＷＥ
信号をメモリ１０に与えないから、臀換えは行なわれな
いぼ第１図＜ｃ＞参照〕な説明したように、本発明によ
れば、入力レジスタのデータの所定レベルのビットに対
し書込み許可信号を与えるとともに、該データの各ビッ
トをそれぞれＦＯＲ回路の一方の入力を介してメモリデ
ータの各ビットに入力し、他方の入力を共通にして２値
レベルを切換えるものである。このようにメモリと入力
レジスタの間にハードロジックを設けることによシ、メ
モリ内容に対し入力レジスタの内容を重複したシ削除し
たシすることが簡単な構成２手順により高速に実現する
ことが可能となるものである。
Ｒ回路１２の入力ＦＳＬＣＴ信号が“０”のときは、入
力レジスタ１１の複数データのうちの”１″ピツトに対
してのみ、マルチブレフサ１３．ＡＮＤ回路１４を介し
てＷＥ倍信号メモリ１０に与えるとともに、ＥＯＲ回路
１２の入力″１”に対してのみ１”を出力し、メモリ１
０の対応するビットを４換える。ｆｆＯＲ回路１２の入
力″０″′に対しては、マルチプレクサ１５、ＡＮＤ回
路１４ｖｃよりｗｇ信号ｉメ％す１０に与えないから４
換は行なわれない。〔第１図（ｂ）参照〕マルチプレク
サ１６のＭＳＬＣＴ１ｉ号が１１″で、ＦＯＲ回路１２
の入力ＦＳＬＣＴ信号が１″のときは、入力レジスタ１
１の複数データのうちの１１”ビットに対してのみ、マ
ルテグレクｆ１３．ＡＮＤ回路１４を介してＷＥ倍信号
メモリ１ｏに与えるとともに、ＥＯＲ回路１２の入力”
１′に対してのみ０″を出力し、メモリ１０の対応する
ビットｔ４換える。ＥＯＲ回路１２０入力″０”に対し
ては、マルチブレフサ１３．ＡＮＤ回路１４によｐＷＥ
信号をメモリ１０に与えないから、臀換えは行なわれな
いぼ第１図＜ｃ＞参照〕な説明したように、本発明によ
れば、入力レジスタのデータの所定レベルのビットに対
し書込み許可信号を与えるとともに、該データの各ビッ
トをそれぞれＦＯＲ回路の一方の入力を介してメモリデ
ータの各ビットに入力し、他方の入力を共通にして２値
レベルを切換えるものである。このようにメモリと入力
レジスタの間にハードロジックを設けることによシ、メ
モリ内容に対し入力レジスタの内容を重複したシ削除し
たシすることが簡単な構成２手順により高速に実現する
ことが可能となるものである。
第１図＠）〜＜ｃ＞はメモリ書込み方法の一般説明図、
第２図は本発明の実施例の構成説明図であり１図中、１
０はメモリ、１１は入力レジスタ、１２はＥＯＲ回路、
１５はマルチプレクサ、１４はＡＮＤ回路特許出願人
富士通株式会社 復代理人 弁理士 １）坂 善 重
第２図は本発明の実施例の構成説明図であり１図中、１
０はメモリ、１１は入力レジスタ、１２はＥＯＲ回路、
１５はマルチプレクサ、１４はＡＮＤ回路特許出願人
富士通株式会社 復代理人 弁理士 １）坂 善 重
Claims (1)
- 入力レジスタに格納した複数ビットデータのうチｔｆｒ
定レベルのビットのみを、メモリに格納１．、ｆｃデ
ータの対応するビット位置に前記所定レベルかまたはそ
の反転レベルを書込むメモリｓ込み回路において、前記
入力レジスタのデータの所定レベルのビットに対し丼込
み許可信号を与えるとともに、該データの各ビットをそ
れぞれ排他的論理和回路の一方の入力を介してメモリの
データの谷ビットに入力し、他方の入力全共通にして２
値のレベルを切換えて与えるようにしたことを特徴とす
るメモリ書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114479A JPS607676A (ja) | 1983-06-25 | 1983-06-25 | メモリ書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114479A JPS607676A (ja) | 1983-06-25 | 1983-06-25 | メモリ書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607676A true JPS607676A (ja) | 1985-01-16 |
| JPH0120514B2 JPH0120514B2 (ja) | 1989-04-17 |
Family
ID=14638767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114479A Granted JPS607676A (ja) | 1983-06-25 | 1983-06-25 | メモリ書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607676A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343246U (ja) * | 1986-09-02 | 1988-03-23 | ||
| US4954988A (en) * | 1988-10-28 | 1990-09-04 | Rockwell International Corporation | Memory device wherein a shadow register corresponds to each memory cell |
| KR100303857B1 (ko) * | 1998-05-08 | 2002-04-24 | 홍탁 | 목재 마루 공법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5449824U (ja) * | 1977-09-13 | 1979-04-06 |
-
1983
- 1983-06-25 JP JP58114479A patent/JPS607676A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5449824U (ja) * | 1977-09-13 | 1979-04-06 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343246U (ja) * | 1986-09-02 | 1988-03-23 | ||
| US4954988A (en) * | 1988-10-28 | 1990-09-04 | Rockwell International Corporation | Memory device wherein a shadow register corresponds to each memory cell |
| KR100303857B1 (ko) * | 1998-05-08 | 2002-04-24 | 홍탁 | 목재 마루 공법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120514B2 (ja) | 1989-04-17 |
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