JPH03108190A - フラッシュコピー機能付メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリ装置に関し、更に詳細には、メモリを
構成する１ロウラインの全データを一度に他のロウライ
ンにコピーできる機能を有するメモリ装置に関するもの
である。

［従来技術］ 従来、メモリ装置は１つのロウアドレスと１つのカラム
アドレスによって指定される１ビツトまたは複数ビット
毎にアクセスされ、メモリ装置の外の装置と入出力デー
タのやりとりを行っていた。

［発明が解決しようとする課題］ しかしながら、メモリ装置の全データを書き換えたり、
メモリ装置を画像出力メモリとして用いた際に、画像を
消去する場合、すべてのアドレスをアクセスしてデータ
の書き換えを行う必要があり、多くの時間を費やしてい
た。

また、メモリ装置を画像出力メモリとして用いて、画像
の上下方向へのスクロールを高速に行う場合、画像出力
に必要なメモリ容量よりも大きなメモリを用意し、画像
を１ラスク毎にすべて書き換えることなく、画像出力ア
ドレスを１ラスクずらすことにより行っていた。

本発明は、上述した問題点を解決するためになされたも
のであり、メモリ装置のデータを高速に書き換えたり、
画像出力メモリとして用いた場合に、高速に画像を消去
したり、上下方向のスクロールを行う場合でも画像出力
に最低必要なメモリ容量で、高速スクロールが行えるこ
とを目的としている。

［課題を解決するための手段］ この目的を達成するために本発明のメモリ装置は、メモ
リセルの１ロウライン分のメモリ容量のロウデータバッ
ファを内蔵し、１ロウラインの全データを他のロウライ
ンへ一度にコピーできる機能を有する。

［作用］ 上記の構成を有する本発明のロウデータバッファは１つ
のロウアドレスによって指定されたロウラインの全デー
タを蓄え、通常の入出力アクセスの時はカラムアドレス
によって指定される１つのデータをメモリ装置の入出力
ボートを介して入出力する。一方、コピーアクセスの時
は続いて入力されるロウアドレスによって指定されるロ
ウラインへロウデータバッファの全データをコピーする
。

［実施例］ 以下、本発明を具体化した一実施例を図面を参照して説
明する。第１図は２５６ワ一ド×１ビツトスタテイツク
ＲＡＭを８個用いた２にワード×１ビット容量で８ビツ
トのロウデータバッファを有する場合を示し、第３図は
６４にワード×１ビットスタティックＲＡＭに適用した
場合を示し、第４図は２５６にワード×１ビットダイナ
ミックＲＡＭに適用した場合を示す。

まず第１図を用いて本発明の第１の実施例を説明する。

スタティックＲＡＭＩは公知のメモリ素子であり、アド
レス人力２．チップイネプル端子３、ライトイネプル端
子４の入力により２５６ビツトのうちの１ビツトのデー
タの入出力をデータ入出力端子５より行う。ライトセレ
クタ６はＵるＰＹ入力’＃ｌ（’１’　でＷＲＩＴＥ人
力８が“ｏ”の時、アドレス人力９の３ビツトの値をデ
コードして８個のスタティックＲＡＭのうちの１個を選
択し、通常のライトアクセスを行う際のライトイネプル
信号を出力する。またｃｏｐｙ人カフが“０１でＷＲＩ
ＴＥ人力８が“０″の時、すべてのスタティックＲＡＭ
に対してライトイネプル信号を出力し、ロウデータバッ
ファ１０の内容を同時に書き込む。ロウデータバッファ
１０はゲート１１の出力であるＣＬＯＣＫ信号１２が“
０”から１”に立ち上がる時にデータバス１５の値をラ
ッチし、ゲート１３の出力であるＥＮＡＢＬＥ信号１４
が“０”の場合、ラッチしているデータをデータバス１
５に出力する。入出力データセレクタ１６はＷＲＩＴＥ
人力８が′１”でＣｏＰＹ人カフが“１”の時、アドレ
ス人力９の３ビツトの値をデコードしてデータバス１５
の８本のうちの１本を選択して、そのデータラインの値
を入出力端子１７に出力する。またＷＲＩＴＥ人力８が
“０”でｃｏｐｙ人カフが′１”の時、アドレス人力９
の３ビツトの値をデコードしてデータバス１５の８本の
うちの１本に対して、入出力端子１７に入力されるデー
タを出力する。一方、σ百ＴＹ入カフが“０″の時は入
出力端子１７およびデータバス１５への入出力端子はハ
イインピーダンス状態となる。

次に第２図に示すタイミング図を用いて、第１図のメモ
リ装置の動作を説明する。コピーサイクル実行時はアド
レス人力９は無意味である。コピーサイクルは前半、後
半の２つに分かれ、前半で１０ウアドレスラインのデー
タをロウデータバッファに蓄え、後半でロウデータバッ
ファの値を他の１ロウラインアドレスにコピーする。ま
ず前半のサイクルではコピー元のアドレスを上位アドレ
スライン２に与え、ＣＥ人力１ｇ、ＣｏＰＹ人カフを“
０”、ＷＲＩＴＥ人力８を“１”とすると、指定された
アドレスの８ビツトのデータがスタティックＲＡＭのア
クセス時間後にデータバス１５に出力される。モしてσ
Ｉ人力１８を“１”にすると、ゲート１１の出力である
ＣＬＯＣＫ信号１２が１１＃となり、データバス１５の
値がロウデータバッファ１０にラッチされる。次に後半
のサイクルではＣＥ入力１８．Ｃσｎ入カフ、ＷＲＩＴ
Ｅ人力８をすべてｍ　Ｏｓにすると、ゲート１３の出力
であるＥＮＡＢＬＥ信号１４が“０”となり、ロウデー
タバッフ１０にラッチされているデータがデータバス１
５に出力される。ここで、すべてのスタティックＲＡＭ
はライトイネプル端子４に“０”が入力されているので
、データバス１５の値がアドレスラインにて指定された
アドレスに書き込まれる。また同じロウデータバッファ
の値を複数のロウラインにコピーする場合には、上記前
半のサイクルを省略することも可能である。

次に公知のスタティックＲＡＭにコピー機能を付加した
素子の例を第３図に示す。通常のリードサイクルの時、
ロウデータバッファ２６はアドレス１９の上位ビットで
あるロウアドレスと下位ビットであるカラムアドレスに
よって指定されるメモリセル２５の１ビツトデータを入
力し、出力バッファ３０を介して入出力ボート３１へ出
力する。

またライトサイクルの時、ロウデータバッファ２６は入
出力ボート３１より人力バッファ２９を介して入力され
る１ビツトデータを上記リードサイクルの時と同様にア
ドレス１つによって指定されるメモリセルに書き込む。

一方、コピーサイクルの時、ロウデータバッファ２６は
アドレス１９の上位ビットであるロウアドレスによって
指定されるメモリセル２５内の１ロウラインの２５６ビ
ツトデータをラッチし、続いて指定される他のロウアド
レスによって指定されるメモリセル２５内の１ロウライ
ンに書き込む。ここで１ロウラインデータのラッチ動作
を省略し、既にロウデータバッファ２６にラッチされて
いるデータを連続してメモリセル２５のロウラインに書
き込むことも可能である。また本例では公知のスタティ
ックＲＡＭの入出力端子に新たにｃｏｐｙ端子３２を追
加した例を示しべが、既存の入出力端子の組み合わせで
ｃｏｐｙ端子と同様の機能を持たせるようにすることも
可能である。

次に公知のダイナミックＲＡＭにコピー機能を付加した
素子の例を第４図に示す。通常のリードサイクルの時、
ロウデータバッファ４３はＲＡＳ人力３６が“１”から
“０″に立ち下がる時点でのアドレス３５の値、すなわ
ちロウアドレスと、ＣＡＳ入力３３が“１”から“０′
に立ち下がる時点でのアドレス３５の値、すなわちカラ
ムアドレスとによって指定されるメモリセル４４の１ビ
ツトデータを入力し、出力バッファ４６を介して入出力
ボート４７へ出力する。またライトサイクルの時、ロウ
データバッファ４３は入出力ボート４７より入力バッフ
ァ４５を介して入力される１ビツトデータを、上記リー
ドサイクルの時と同様にロウアドレスとカラムアドレス
とによって指定されるメモリセルに書き込む。一方、コ
ピーサイクルの時、ロウデータバッファ４３はＲＡＳ人
力３６が“１＃から“０“に立ち下がる時点でのアドレ
ス３５の値によって指定されるメモリセル４４内の１ロ
ウラインの１０２４ビツトデータをラッチし、再びＲＡ
Ｓ人力３６が′１”から′０”に立ち下がる時点でのア
ドレス３５の値によって指定されるメモリセル４４内の
１ロウラインに１０２４とットデータを書き込む。した
がって、コピーサイクルの時はＣＡＳ入力は不要となり
、連続した２回のＲＡＳ入力により動作が行われる。

また本例では公知のダイナミックＲＡＭの入出力端子に
新たにｃｏｐｙ端子３４を追加した例を示したが、既存
の入出力端子の組み合わせでσ百１Ｙ端子と同等の機能
を持たせるようにすることも可能である。

［発明の効果］ 以上詳述したことから明らかなように、本発明によれば
、メモリ装置のデータを高速に書き換えることができる
ので、画像出力メモリとして用いた場合に高速に画像を
消去したり、上下方向の高速スクロールを行っても、画
像出力メモリを余分にもつ必要がなく、機器のコスト低
下を計ることができる。

【図面の簡単な説明】

第１図から第４図までは本発明を具体化した実施例を示
すもので、第１図は本発明を実施した回路図、第２図は
第１図の動作タイミング図、第３図は本発明をスタティ
ックＲＡＭに適用した場合の内部ブロック図、第４図は
本発明をダイナミックＲＡＭに適用した場合の内部ブロ
ック図である。 図中、１はスタティックＲＡＭ、２は上位アドレス入力
、３はチップイネプル端子、４はライトイネプル端子、
５はデータ入出力端子、６はライトセレクタ、７はＣｏ
ＰＹ人力、δはＷＫ１’ｌｌ入力、９は下位アドレス入
力、１０はロウデータバッファ、１１．１３はゲート、
１２はＣＬＯＣＫ信号、２ｎはＣＥ大入力２１はＷＥ大
入力２２はＯＥ大入力２３はロウアドレスバッファ、２
４はロウアドレスデコーダ、１７はカラムアドレスバッ
ファ、２８はカラムアドレスデコーダ、３７はカラムア
ドレスパルスジェネレータ、３８はカラムアドレスバッ
ファ、３９はロウアドレスバッファ、４０はロウアドレ
スパルスジェネレータ、４１はロウアドレスデコーダ、
４２はカラムアドレスデコーダである。

Claims (1)

【特許請求の範囲】
1. １、ｍビットのロウアドレスとｎビットのカラムアドレ
   スによって１又は２以上のビットのデータ入出力可能な
   ２＾ｍ×２＾ｎ構成のメモリにおいて、１ロウライン分
   のメモリ容量に相当する２ｎ個分のデータバッファを有
   し、１ロウラインの全データをそのデータバッファに蓄
   えた後、他のロウラインへ一度にコピーする機能を有す
   るフラッシュコピー機能付メモリ装置。