JP3190496B2

JP3190496B2 - 半導体記憶装置

Info

Publication number: JP3190496B2
Application number: JP23187193A
Authority: JP
Inventors: 久和外囿
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-09-17
Filing date: 1993-09-17
Publication date: 2001-07-23
Anticipated expiration: 2016-07-23
Also published as: JPH0785648A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくは、ＦＩＦＯ（First-In-First-Out）メモリに関
するものである。

【０００２】近年、多くのデータ転送が生じる装置や、
膨大なデータ量を扱う画像処理装置においては、大容量
のＦＩＦＯメモリをデータバッファとして用いることに
より、データ転送の効率化を図っている。そのように使
われるＦＩＦＯメモリには、高速動作が要求される。

【０００３】

【従来の技術】図８は、従来のＦＩＦＯメモリの構成を
示すブロック回路図である。１６ワードのＦＩＦＯメモ
リ１００は、１６ワードのメモリ１０１と、メモリに対
する書き込みアドレスを発生する書き込みアドレス発生
回路１０２と、メモリに対する読み出しアドレスを発生
する読み出しアドレス発生回路１０３とから構成されて
いる。

【０００４】書き込みアドレス発生回路１０２は、書き
込み用のカウンタ（以下、ライト・カウンタという）１
０４と書き込み用のデコーダ（以下、ライト・デコーダ
という）１０５とから構成されている。また、読み出し
アドレス発生回路１０３は、読み出し用のカウンタ（以
下、リード・カウンタという）１０６と読み出し用のデ
コーダ（以下、リード・デコーダという）１０７とから
構成されている。

【０００５】このＦＩＦＯメモリ１００に対して書き込
み動作を行う場合は、まず、ライト・カウンタ１０４に
よって４ビットのアドレスＡ１〜Ａ４を発生させる。次
に、ライト・デコーダ１０５によってアドレスＡ１〜Ａ
４をデコードし、メモリ１０１の各ワード線WL1 〜WL16
のうち、１本のワード線WLn だけを選択して立ち上がら
せる。これにより、メモリ１０１の所定のメモリセル
（図示略）が選択される。その選択されたメモリセルに
対して、外部から送られてくるライトデータが書き込ま
れる。

【０００６】また、ＦＩＦＯメモリ１００に対して読み
出し動作を行う場合は、まず、リード・カウンタ１０６
によって４ビットのアドレスＡ１〜Ａ４を発生させる。
次に、リード・デコーダ１０６によってアドレスＡ１〜
Ａ４をデコードし、メモリ１０１の各ワード線WL1 〜WL
16のうち、１本のワード線WLn だけを選択して立ち上が
らせる。これにより、メモリ１０１の所定のメモリセル
が選択される。その選択されたメモリセルに書き込まれ
ているデータが読み出され、リードデータとして外部へ
出力される。

【０００７】

【発明が解決しようとする課題】このＦＩＦＯメモリ１
００における書き込み速度は、ライト・カウンタ１０４
およびライト・デコーダ１０５の動作速度によって規定
される。また、ＦＩＦＯメモリ１００における読み出し
速度は、リード・カウンタ１０６およびリード・デコー
ダ１０７の動作速度によって規定される。

【０００８】従って、ＦＩＦＯメモリ１００の動作速度
を高めるには、各カウンタ１０４，１０６および各デコ
ーダ１０５，１０７の動作速度を高めなければならな
い。ところが、近年、ＦＩＦＯメモリにはさらなる高速
動作が求められている。しかし、各カウンタ１０４，１
０６および各デコーダ１０５，１０７の動作速度の向上
には限界があるため、要求されるＦＩＦＯメモリの動作
速度を満足させることができなくなってきた。

【０００９】本発明は上記要求を満足するためになされ
たものであって、その目的は、高速動作が可能でＦＩＦ
Ｏ機能を備えた半導体記憶装置を提供することにある。

【００１０】

【課題を解決するための手段】図１は本発明の原理説明
図である。尚、この図１では１ビットの場合について例
示しているが、多ビットの場合に適用するとさらに有効
になる。

【００１１】書き込み用のリングカウンタ１は、初期設
定信号RST に従って動作を開始し、書き込み用のクロッ
クWCK に同期して各書き込み制御信号WC1 〜WCn を順次
生成する。

【００１２】読み出し用のリングカウンタ２は、初期設
定信号RST に従って動作を開始し、読み出し用のクロッ
クRCK に同期して各読み出し制御信号RC1 〜RCn を順次
生成する。

【００１３】各書き込み用のトランスファーゲートWG1
〜WGn は、前記各書き込み制御信号WC1 〜WCn によって
開閉が制御され、書き込み用のビット線WBL のデータを
各メモリセルMC1 〜MCn へ転送する。

【００１４】各読み出し用のトランスファーゲートRG1
〜RGn は、前記各読み出し制御信号RC1 〜RCn によって
開閉が制御され、各メモリセルMC1 〜MCn のデータを読
み出し用のビット線RBL へ転送する。請求項１に記載の
発明は、書き込み用のクロックに同期して複数の書き込
み制御信号を順次生成するｎ段構成の書き込み用のリン
グカウンタと、読み出し用のクロックに同期して複数の
読み出し制御信号を順次生成するｎ段構成の読み出し用
のリングカウンタと、書き込み用のビット線と、読み出
し用のビット線と、対応する書き込み制御信号により制
御され、書き込み用のビット線のデータを対応するメモ
リセルへ転送する複数の書き込み用のトランスファーゲ
ートと、対応する読み出し制御信号により制御され、読
み出し用のビット線へ対応するメモリセルのデータを転
送する複数の読み出し用のトランスファーゲートとを備
え、ｉ段目の書き込み用リングカウンタは、ｉ＋１段目
の読み出し用リングカウンタからの読み出し制御信号に
より、当該読み出し制御信号が生成されたとき、ｉ段目
の書き込み用リングカウンタの出力が非選択レベルにな
るように制御されていることを特徴とする。

【００１５】

【作用】書き込み用のリングカウンタ１によって各書き
込み制御信号WC1 〜WCn が順次生成される。その各書き
込み制御信号WC1 〜WCn によって各書き込み用のトラン
スファーゲートWG1 〜WGn が順次開かれる。そのため、
外部から書き込み用のビット線WBL を介して送られてく
るライトデータが、各メモリセルMC1 〜MCn に対して順
次書き込まれる。

【００１６】また、読み出し用のリングカウンタ２によ
って各読み出し制御信号RC1 〜RCnが順次生成される。
その各読み出し制御信号RC1 〜RCn によって各読み出し
用のトランスファーゲートRG1 〜RGn が順次開かれる。
そのため、各メモリセルMC1〜MCn に書き込まれたデー
タが、読み出し用のビット線RBL へ順次転送され、リー
ドデータとして外部へ出力される。また、ｉ段目の書き
込み用リングカウンタは、ｉ＋１段目の読み出し用リン
グカウンタからの読み出し制御信号により、当該読み出
し制御信号が生成されたとき、ｉ段目の書き込み用リン
グカウンタの出力が非選択レベルになるように制御され
ている。従って、先に書き込まれたライトデータが読み
出される前に次のライトデータが書き込まれるという不
具合を防止することができる。

【００１７】

【実施例】以下、本発明を具体化した一実施例を図２〜
図５に従って説明する。図２は、本実施例のＦＩＦＯメ
モリの全体回路図である。また、図３および図４は、図
１の要部回路図である。

【００１８】ｎワードのＦＩＦＯメモリ１０は、書き込
み用のリングカウンタ（以下、ライト・リングカウンタ
という）１１と読み出し用のリングカウンタ（以下、リ
ード・リングカウンタという）１２とｎワードのメモリ
部１３とから構成されている。

【００１９】各リングカウンタ１１，１２は同一構成で
あり、リング状にカスケード接続された同期式のＤ（デ
ータ）フリップフロップFF1 〜FFn によって構成されて
いる。

【００２０】ライト・リングカウンタ１１は、外部から
の初期設定信号RST と書き込み用のクロック（以下、ラ
イト・クロックという）WCK および書き込み中断制御信
号WSP に従って動作し、以下のように、書き込み制御信
号WC1 〜WCn を生成する。

【００２１】初期設定信号RST が入力されると、ライト
・リングカウンタ１１は能動状態になる。すると、ライ
ト・リングカウンタ１１は、ライト・クロックWCK に従
って、各書き込み制御信号WC1 〜WCn を順次生成する。
そして、ライト・リングカウンタ１１は、書き込み制御
信号WCn の次には再び書き込み制御信号WC1 を生成す
る。

【００２２】このライト・リングカウンタ１１による書
き込み制御信号WC1 〜WCn を順次生成する動作は、書き
込み中断制御信号WSP に従って中断および再開が制御さ
れる。つまり、ライト・リングカウンタ１１は、書き込
み中断制御信号WSP が入力されると、その時点で生成さ
れている書き込み制御信号WCm を、書き込み中断制御信
号WSP が入力されなくなるまで引き続き出力し、次の書
き込み制御信号WC(m+1) の生成動作を中断する。例え
ば、書き込み制御信号WC2 まで生成された時点で書き込
み中断制御信号WSP が入力された場合、ライト・リング
カウンタ１１は、書き込み中断制御信号WSP が入力され
なくなるまで書き込み制御信号WC2 を引き続き出力し、
次には、書き込み制御信号WC3 から生成を再開する。

【００２３】リード・リングカウンタ１２は、外部から
の初期設定信号RST と読み出し用のクロック（以下、リ
ード・クロックという）RCK および読み出し中断制御信
号RSP に従って動作し、読み出し制御信号RC1 〜RCn を
生成する。

【００２４】尚、リード・リングカウンタ１２の動作は
ライト・リングカウンタ１１と同様である。つまり、上
記のライト・リングカウンタ１１の動作説明中の書き込
み中断制御信号WSP とライト・クロックWCK および各書
き込み制御信号WC1 〜WCn を、それぞれ読み出し中断制
御信号RSP とリード・クロックRCK および各読み出し制
御信号RC1 〜RCn に置き代えるだけで、リード・リング
カウンタ１２の動作は説明できる。そのため、ここでは
その詳細な説明を省略する。

【００２５】メモリ部１３には、書き込み用のビット線
（以下、ライト・ビット線という）WBL と読み出し用の
ビット線（以下、リード・ビット線という）RBL と書き
込み用のトランスファーゲート（以下、ライト・トラン
スファーゲートという）WG1〜WGn と読み出し用のトラ
ンスファーゲート（以下、リード・トランスファーゲー
トという）RG1 〜RGn とメモリセルMC1 〜MCn とが備え
られている。

【００２６】各トランスファーゲートWG1 〜WGn ，RG1
〜RGn はＮＭＯＳトランジスタによって構成されてい
る。各メモリセルMC1 〜MCn は、それぞれ入出力が接続
された２つのＣＭＯＳインバータによるラッチ回路によ
って構成されている。

【００２７】このメモリ部１３における書き込み動作
は、書き込み制御信号WC1 〜WCn に基づいて、以下のよ
うに制御される。各書き込み制御信号WC1 〜WCn が順
次、メモリ部１３に入力されると、その書き込み制御信
号WC1 〜WCn に対応したライト・トランスファーゲート
WG1 〜WGnが開かれる（オンされる）。これにより、書
き込み制御信号WC1 〜WCn に対応した所定のメモリセル
MC1 〜MCn が選択される。すると、外部からライト・ビ
ット線WBL を介して送られてくるライトデータが、開か
れたライト・トランスファーゲートWG1 〜WGn を介して
選択されたメモリセルMC1 〜MCn へ転送され、当該メモ
リセルMC1 〜MCn に対して書き込まれる。

【００２８】尚、このメモリ部１３における書き込み動
作は、書き込み中断制御信号WSP に従って中断および再
開が制御される。例えば、書き込み中断制御信号WSP が
入力されると、その時点でライトデータの書き込みがな
されているメモリセルMCm までで書き込み動作が中断さ
れる。その後、書き込み中断制御信号WSP が入力されな
くなると、次のメモリセルMC(m+1) からライトデータの
書き込みが再開される。

【００２９】また、メモリ部１３における読み出し動作
は、読み出し制御信号RC1 〜RCn にに基づいて、以下の
ように制御される。各読み出し制御信号RC1 〜RCn が順
次、メモリ部１３に入力されると、その読み出し制御信
号RC1 〜RCn に対応したリード・トランスファーゲート
RG1 〜RGnが開かれる（オンされる）。これにより、読
み出し制御信号RC1 〜RCn に対応した所定のメモリセル
MC1 〜MCn が選択される。その選択されたメモリセルMC
1 〜MCn に書き込まれているデータが、開かれたリード
・トランスファーゲートRG1〜RGn を介してリード・ビ
ット線RBL へ転送され、リードデータとして外部へ出力
される。

【００３０】尚、このメモリ部１３における読み出し動
作は、読み出し中断制御信号RSP に従って中断および再
開が制御される。例えば、読み出し中断制御信号RSP が
入力されると、その時点でリードデータの読み出しがな
されているメモリセルMCm までで読み出し動作が中断さ
れる。その後、読み出し中断制御信号RSP が入力されな
くなると、次のメモリセルMC(m+1) からリードデータの
読み出しが再開される。

【００３１】次に、各リングカウンタ１１，１２におけ
る各制御信号WC1 〜WCn ，RC1 〜RCn の生成動作を説明
する。各ＤフリップフロップFF1 〜FFn には、データ入
力端子Ｄとプリセット入力端子PRとクリア入力端子CLR
と中断制御信号入力端子ENとクロック端子Ｃと各出力端
子Q1,Q2 とが設けられている。

【００３２】クロック端子ＣはＨ能動である（すなわ
ち、各ＤフリップフロップFF1 〜FFnはポジティブエッ
ジトリガ型である）。プリセット入力端子PRおよびクリ
ア入力端子CLR はＬ能動であり、中断制御信号入力端子
ENはＨ能動である。

【００３３】尚、先頭のＤフリップフロップFF1 のクリ
ア入力端子CLR は常時Ｈレベルにつってある（すなわ
ち、常時、不能動になっている）ため、図１〜図６中で
は省略してある。また、先頭のＤフリップフロップFF1
以外の各ＤフリップフロップFF2 〜FFn のプリセット入
力端子PRも常時Ｈレベルにつってある（すなわち、常
時、不能動になっている）ため、図１〜図６中では省略
してある。

【００３４】前記したように、各ＤフリップフロップFF
1 〜FFn はリング状にカスケード接続されている。例え
ば、先頭のＤフリップフロップFF1 の出力端子Q1はＤフ
リップフロップFF2 のデータ入力端子Ｄに接続され、末
尾のＤフリップフロップFFnの出力端子Q1は先頭のＤフ
リップフロップFF1 のデータ入力端子Ｄに接続されてい
る。

【００３５】各出力端子Q1,Q2 からは同じレベルの信号
が出力される。そして、ライト・リングカウンタ１１で
は、各ＤフリップフロップFF1 〜FFn の出力端子Q2から
各書き込み制御信号WC1 〜WCn が出力される。一方、リ
ード・リングカウンタ１２では、各Ｄフリップフロップ
FF1 〜FFn の出力端子Q2から各読み出し制御信号RC1〜R
Cn が出力される。

【００３６】ライト・リングカウンタ１１では、先頭の
ＤフリップフロップFF1 のプリセット入力端子PRおよび
各ＤフリップフロップFF2 〜FFn のクリア入力端子CLR
に、初期設定信号RST が入力される。一方、リード・リ
ングカウンタ１２では、先頭のＤフリップフロップFF1
のプリセット入力端子PRおよび各ＤフリップフロップFF
2 〜FFn のクリア入力端子CLR に、初期設定信号RST が
入力される。

【００３７】ライト・リングカウンタ１１では、各Ｄフ
リップフロップFF1 〜FFn の中断制御信号入力端子ENに
書き込み中断制御信号WSP が入力される。一方、リード
・リングカウンタ１２では、各ＤフリップフロップFF1
〜FFn の中断制御信号入力端子ENに読み出し中断制御信
号RSP が入力される。

【００３８】図５は、各ＤフリップフロップFF2 〜FFn
の内部構成を示す回路図である。各Ｄフリップフロップ
FF2 〜FFn は、インバータ２１〜２４とトランスミッシ
ョンゲート２８〜３３とＮＡＮＤ２５，２６とＮＯＲ２
７とから構成されている。

【００３９】各ＤフリップフロップFF1 〜FFn は、以下
のように動作する。プリセット入力端子PRにＬレベルの信号（初期設定信
号RST ）が入力されると、各入力端子Ｄ，ENおよびクロ
ック端子Ｃのレベルに関係なく、各出力端子Q1,Q2 から
Ｈレベルの信号を出力する。

【００４０】クリア入力端子CLR にＬレベルの信号
（初期設定信号RST ）が入力されると、各入力端子Ｄ，
ENおよびクロック端子Ｃのレベルに関係なく、各出力端
子Q1,Q2 からＬレベルの信号を出力する。

【００４１】クロック端子Ｃに入力される各クロック
WCK ，RCK に同期して、入力端子Ｄに入力された信号と
同じレベルの信号を各出力端子Q1,Q2 から出力する。中断制御信号入力端子ENにＬレベルの信号が入力され
ているときには、上記の動作を行う。また、中断制御
信号入力端子ENにＨレベルの信号（各中断制御信号WSP
，RSP ）が入力されているときには、入力端子Ｄおよ
びクロック端子Ｃのレベルに関係なく、それ以前に入力
端子Ｄに入力された信号と同じレベルの信号を各出力端
子Q1,Q2 から出力する。

【００４２】従って、ライト・リングカウンタ１１で
は、初期設定信号RST が入力されると、先頭のＤフリッ
プフロップFF1 の各出力端子Q1,Q2 からＨレベルの信号
が出力され、各ＤフリップフロップFF2 〜FFn の各出力
端子Q1,Q2 からＬレベルの信号が出力される。つまり、
初期設定信号RST が入力されると、書き込み制御信号WC
1 だけがＨレベルになり、各書き込み制御信号WC2 〜WC
n はＬレベルになる。

【００４３】その後は、ライト・クロックWCK に同期し
て、順次、１つの書き込み制御信号WC2 〜WCn だけがＨ
レベルになってゆく。そして、書き込み制御信号WCn の
次には再び書き込み制御信号WC1 だけがＨレベルにな
る。

【００４４】尚、このライト・リングカウンタ１１の動
作は一般的なリングカウンタと同じであるため、ここで
はその詳細な説明を省略する。また、リード・リングカ
ウンタ１２の動作もライト・リングカウンタ１１と同様
であるため説明を省略する。

【００４５】このように、本実施例においては、ライト
・リングカウンタ１１によって各書き込み制御信号WC1
〜WCn が順次生成される。その各書き込み制御信号WC1
〜WCn によって各ライト・トランスファーゲートWG1 〜
WGn が順次開かれる。そのため、外部からライト・ビッ
ト線WBL を介して送られてくるライトデータが、各メモ
リセルMC1 〜MCn に対して順次書き込まれる。また、リ
ード・リングカウンタ１２によって各読み出し制御信号
RC1 〜RCn が順次生成される。その各読み出し制御信号
RC1 〜RCn によって各リード・トランスファーゲートRG
1 〜RGn が順次開かれる。そのため、各メモリセルMC1
〜MCn に書き込まれたデータが、リード・ビット線RBL
へ順次転送され、リードデータとして外部へ出力され
る。

【００４６】つまり、本実施例のＦＩＦＯメモリ１０で
は、各リングカウンタ１１，１２によってメモリ部１３
の書き込み及び読み出し動作を直接制御している。それ
に対して、図８に示した従来のＦＩＦＯメモリ１００で
は、前記したように、各カウンタ１０４，１０６から発
生されるアドレスＡ１〜Ａ４を各デコーダ１０５，１０
７でデコードして、メモリ１０１の書き込み及び読み出
し動作を制御している。

【００４７】従って、本実施例のＦＩＦＯメモリ１０は
従来のＦＩＦＯメモリ１００に比べて、各デコーダ１０
５，１０７の動作に要する時間分だけ、書き込み及び読
み出し動作に要する時間を短縮することができる。つま
り、本実施例のＦＩＦＯメモリ１０は従来のＦＩＦＯメ
モリ１００に比べて、高速動作が可能になる。

【００４８】尚、本発明は上記実施例に限定されるもの
ではなく、以下のように実施してもよい。１）一般に、ＦＩＦＯメモリでは、所定のメモリセルに
対して、先に書き込まれたライトデータが読み出される
前に次のライトデータが書き込まれ、先に書き込まれた
ライトデータが破壊されてしまうのを防止する必要があ
る。

【００４９】ＦＩＦＯメモリ１０では、末尾のメモリセ
ルMCn の次には再び先頭のメモリセルMC1 から順次書き
込み動作がなされるため、図２に示す構成では、上記の
ようなデータ破壊が起こることがある。

【００５０】図６に、それを防止したＦＩＦＯメモリ７
０を示す。ＦＩＦＯメモリ７０において、図２〜図５に
示すＦＩＦＯメモリ１０と異なるのは、以下の１〕２〕
だけである。

【００５１】１〕各ＤフリップフロップFF1 〜FFn に２
つの中断制御信号入力端子EN1 ，EN2 が設けられてい
る。図７は、その各ＤフリップフロップFF2 〜FFn の内
部構成を示す回路図である。

【００５２】各ＤフリップフロップFF2 〜FFn は、イン
バータ７１〜７５とトランスミッションゲート７６〜８
１とＡＮＤ−ＮＯＲ８２とＮＡＮＤ８４，８５とＮＯＲ
８３とから構成されている。

【００５３】各ＤフリップフロップFF1 〜FFn は、以下
のように動作する。プリセット入力端子PRにＬレベルの信号（初期設定信
号RST ）が入力されると、各入力端子Ｄ，EN1 ，EN2 お
よびクロック端子Ｃのレベルに関係なく、各出力端子Q
1,Q2 からＨレベルの信号を出力する。

【００５４】クリア入力端子CLR にＬレベルの信号
（初期設定信号RST ）が入力されると、各入力端子Ｄ，
EN1 ，EN2 およびクロック端子Ｃのレベルに関係なく、
各出力端子Q1,Q2 からＬレベルの信号を出力する。

【００５５】中断制御信号入力端子EN1 がＬレベルの
とき、クロック端子Ｃに入力される各クロックWCK ，RC
K に同期して、入力端子Ｄに入力された信号と同じレベ
ルの信号を各出力端子Q1,Q2 から出力する。また、中断
制御信号入力端子EN1 がＨレベルのとき、クロック端子
Ｃのレベルに関係なく出力端子Q1からＬレベルの信号を
出力する。

【００５６】中断制御信号入力端子EN1 にＬレベルの
信号が入力されるか、または、出力端子Q2からＬレベル
の信号が出力されているときに、中断制御信号入力端子
EN2にＬレベルの信号が入力されたときには、上記の
動作を行う。また、「中断制御信号入力端子EN2 にＨレ
ベルの信号（各中断制御信号WSP ，RSP ）が入力されて
いるとき」または「中断制御信号入力端子EN1 にＨレベ
ルの信号が入力され、且つ、出力端子Q2からＨレベルの
信号が出力されているとき」には、入力端子Ｄおよびク
ロック端子Ｃのレベルに関係なく、それ以前に入力端子
Ｄに入力された信号と同じレベルの信号を各出力端子Q
1,Q2 から出力する。

【００５７】２〕ライト・リングカウンタ１１の各Ｄフ
リップフロップFF1 〜FF(n-1) ，FFn の中断制御信号入
力端子EN1 と、リード・リングカウンタ１２の各Ｄフリ
ップフロップFF2 〜FFn ，FF1 の出力端子Q2とが接続さ
れている。

【００５８】このように構成されたＦＩＦＯメモリ７０
では、リード・リングカウンタ１２から出力される読み
出し制御信号RC2 〜RC(n-1) ，RCn によってライト・リ
ングカウンタ１１の各ＤフリップフロップFF1 〜FF(n-
1) ，FFn が上記の動作を行う。そのため、所定のメ
モリセルMCm に対して、先に書き込まれたライトデータ
が読み出される前に次のライトデータが書き込まれ、先
に書き込まれたライトデータが破壊されてしまうのを防
止することができる。

【００５９】２）各トランスファーゲートWG1 〜WGn ，
RG1 〜RGn をＮＭＯＳトランジスタによって構成する。
その場合、Ｌレベルの出力信号Q2が出力されるように、
各ＤフリップフロップFF1 〜FFn を構成する。

【００６０】３）各ＤフリップフロップFF1 〜FFn を同
期式ではなく、同期化形式（Ｄラッチ）とする。４）上記実施例では１ビットのＦＩＦＯに具体化した場
合を例示したが、多ビットのＦＩＦＯに具体化してもよ
い。その場合には、多ビット化する程、上記効果がさら
に顕著になる。

【００６１】

【発明の効果】以上詳述したように本発明によれば、高
速動作が可能でＦＩＦＯ機能を備えた半導体記憶装置を
提供することができるという優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を具体化した一実施例の全体回路図であ
る。

【図３】本発明を具体化した一実施例の要部回路図であ
る。

【図４】本発明を具体化した一実施例の要部回路図であ
る。

【図５】一実施例の各ＤフリップフロップFF2 〜FFn の
内部構成を示す回路図である。

【図６】本発明を具体化した別の実施例の全体回路図で
ある。

【図７】別の実施例の各ＤフリップフロップFF2 〜FFn
の内部構成を示す回路図である。

【図８】従来のＦＩＦＯメモリの構成を示すブロック回
路図である。

【符号の説明】

１，１１書き込み用のリングカウンタ２，１２読み出し用のリングカウンタ MC1 〜MCn メモリセル WBL 書き込み用のビット線 RBL 読み出し用のビット線 WG1 〜WGn 書き込み用のトランスファーゲート RG1 〜RGn 読み出し用のトランスファーゲート WC1 〜WCn 書き込み制御信号 RC1 〜RCn 読み出し制御信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−144720（ＪＰ，Ａ) 特開昭61−296424（ＪＰ，Ａ) 特開平４−243084（ＪＰ，Ａ) 特開平４−176089（ＪＰ，Ａ) 特開平２−114714（ＪＰ，Ａ) 特開平３−201297（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 7/00 G06F 5/06

Claims

(57)【特許請求の範囲】

【請求項１】書き込み用のクロックに同期して複数の
書き込み制御信号を順次生成するｎ段構成の書き込み用
のリングカウンタと、読み出し用のクロックに同期して複数の読み出し制御信
号を順次生成するｎ段構成の読み出し用のリングカウン
タと、書き込み用のビット線と、読み出し用のビット線と、対応する書き込み制御信号により制御され、書き込み用
のビット線のデータを対応するメモリセルへ転送する複
数の書き込み用のトランスファーゲートと、対応する読み出し制御信号により制御され、読み出し用
のビット線へ対応するメモリセルのデータを転送する複
数の読み出し用のトランスファーゲートとを備え、ｉ段目の書き込み用リングカウンタは、ｉ＋１段目の読
み出し用リングカウンタからの読み出し制御信号によ
り、当該読み出し制御信号が生成されたとき、ｉ段目の
書き込み用リングカウンタの出力が非選択レベルになる
ように制御されていることを特徴とする半導体記憶装
置。