JPH07192471A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH07192471A JPH07192471A JP5329348A JP32934893A JPH07192471A JP H07192471 A JPH07192471 A JP H07192471A JP 5329348 A JP5329348 A JP 5329348A JP 32934893 A JP32934893 A JP 32934893A JP H07192471 A JPH07192471 A JP H07192471A
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- semiconductor memory
- data
- bit line
- inverted
- memory cell
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】データを低消費電流で書き込むことが出来る半
導体メモリセルとこれを用いた半導体メモリ、更に二つ
の半導体メモリ間で低消費電力でデータの転送を行なう
ことが出来る半導体メモリを提供する。 【構成】本発明の半導体メモリセルは、半導体メモリセ
ル内のデータノードと反転データノードに相補的にかつ
静的に記憶データを保持し、必要に応じてこれをイコラ
イズする機能を持つ。書き込みを行なう前にその半導体
メモリセルの記憶データをイコライズすることにより、
外部に与えられる微小電位差で書き込みを行なうことが
出来る。図１の例では、反転イコライズ線１０４がロー
レベルになった時、ＮＭＯＳトランジスタ１７０がオフ
になるＰＭＯＳトランジスタ１８０がオンになることで
イコライズを行なっている。
導体メモリセルとこれを用いた半導体メモリ、更に二つ
の半導体メモリ間で低消費電力でデータの転送を行なう
ことが出来る半導体メモリを提供する。 【構成】本発明の半導体メモリセルは、半導体メモリセ
ル内のデータノードと反転データノードに相補的にかつ
静的に記憶データを保持し、必要に応じてこれをイコラ
イズする機能を持つ。書き込みを行なう前にその半導体
メモリセルの記憶データをイコライズすることにより、
外部に与えられる微小電位差で書き込みを行なうことが
出来る。図１の例では、反転イコライズ線１０４がロー
レベルになった時、ＮＭＯＳトランジスタ１７０がオフ
になるＰＭＯＳトランジスタ１８０がオンになることで
イコライズを行なっている。
Description
【０００１】
【産業上の利用分野】本発明は、静的にデータを記憶す
る半導体メモリに関し、特に、プロセッサや他の半導体
メモリなどと１つのチップに集積して使用される半導体
メモリに関する。
る半導体メモリに関し、特に、プロセッサや他の半導体
メモリなどと１つのチップに集積して使用される半導体
メモリに関する。
【０００２】
【従来の技術】従来より、半導体メモリ（以下メモリと
呼ぶ）の一つの種類としてスタティクＲＡＭ（以下ＳＲ
ＡＭと呼ぶ）と呼ばれるものが知られている。図７に従
来技術の例として、ＳＲＡＭのメモリセル（以下ＳＲＡ
Ｍセルと呼ぶ）を示す。これはフルＣＭＯＳと呼ばれる
タイプのものであり、６つのトランジスタから構成され
ている。データノードと反転データノードで相補的に記
憶データを保持する。読みだし動作時は、ワード線をハ
イレベルにすることにより、ビット線と反転ビット線に
微小電位差を生じさせ、これを増幅することにより記憶
データを読み出す。なお読みだし動作の前には、一般
に、ビット線と反転ビット線とが同一電圧になるように
しておく必要がある。書き込み動作時は、同様にワード
線をハイレベルにし、ビット線と反転ビット線に書き込
みデータと反転書き込みデータをそれぞれ与えることに
よりＳＲＡＭセルの記憶データを書き換える。この際、
ＳＲＡＭセルに元々保持されているデータが書き込みデ
ータと逆のデータであった場合にこれを反転させて書き
込む必要があるため、書き込みデータと反転書き込みデ
ータは、一般に電源電圧レベルと接地レベルの間でフル
スイングさせるかもしくはそれに近い大きな電位差を与
える必要がある。
呼ぶ）の一つの種類としてスタティクＲＡＭ（以下ＳＲ
ＡＭと呼ぶ）と呼ばれるものが知られている。図７に従
来技術の例として、ＳＲＡＭのメモリセル（以下ＳＲＡ
Ｍセルと呼ぶ）を示す。これはフルＣＭＯＳと呼ばれる
タイプのものであり、６つのトランジスタから構成され
ている。データノードと反転データノードで相補的に記
憶データを保持する。読みだし動作時は、ワード線をハ
イレベルにすることにより、ビット線と反転ビット線に
微小電位差を生じさせ、これを増幅することにより記憶
データを読み出す。なお読みだし動作の前には、一般
に、ビット線と反転ビット線とが同一電圧になるように
しておく必要がある。書き込み動作時は、同様にワード
線をハイレベルにし、ビット線と反転ビット線に書き込
みデータと反転書き込みデータをそれぞれ与えることに
よりＳＲＡＭセルの記憶データを書き換える。この際、
ＳＲＡＭセルに元々保持されているデータが書き込みデ
ータと逆のデータであった場合にこれを反転させて書き
込む必要があるため、書き込みデータと反転書き込みデ
ータは、一般に電源電圧レベルと接地レベルの間でフル
スイングさせるかもしくはそれに近い大きな電位差を与
える必要がある。
【０００３】一方、マイクロプロセッサにおけるキャッ
シュメモリや、画像処理プロセッサにおける画像メモリ
などのように、プロセッサや専用演算回路とメモリとが
オンチップ化される場合が増えてきている。この場合、
１チップに複数のメモリがオンチップ化されることも多
い。システムオンシリコンという言葉で表されるよう
に、このような大規模な１チップ化は今後ますます増え
ていく傾向にある。上記のようなプロセッサや専用演算
回路と複数のメモリとをオンチップ化したシステムにお
いては、一般に、プロセッサもしくは専用演算回路とメ
モリの間や、あるいはメモリとメモリとの間で大きなデ
ータ転送バンド幅が要求される。これは、プロセッサや
専用演算回路の処理性能が増すに従って、処理の速度に
合わせてより多くのデータが必要となるからである。
シュメモリや、画像処理プロセッサにおける画像メモリ
などのように、プロセッサや専用演算回路とメモリとが
オンチップ化される場合が増えてきている。この場合、
１チップに複数のメモリがオンチップ化されることも多
い。システムオンシリコンという言葉で表されるよう
に、このような大規模な１チップ化は今後ますます増え
ていく傾向にある。上記のようなプロセッサや専用演算
回路と複数のメモリとをオンチップ化したシステムにお
いては、一般に、プロセッサもしくは専用演算回路とメ
モリの間や、あるいはメモリとメモリとの間で大きなデ
ータ転送バンド幅が要求される。これは、プロセッサや
専用演算回路の処理性能が増すに従って、処理の速度に
合わせてより多くのデータが必要となるからである。
【０００４】
【発明が解決しようとする課題】上記のような大きなデ
ータ転送バンド幅を実現するためには、メモリから多ビ
ットを同時に読みだし、またメモリへ多ビットを同時に
書き込む必要がある。このような場合、多くのビットに
対する回路が同時に動作するため、如何にして１ビット
あたりの動作電流を削減するかが非常に重要である。こ
れは、消費電力を削減して低コストなシステムを実現す
るためにも重要であるし、電源や接地に生じるノイズを
削減するためにも重要である。従来技術のＳＲＡＭで
は、この点に関して以下のような問題があった。
ータ転送バンド幅を実現するためには、メモリから多ビ
ットを同時に読みだし、またメモリへ多ビットを同時に
書き込む必要がある。このような場合、多くのビットに
対する回路が同時に動作するため、如何にして１ビット
あたりの動作電流を削減するかが非常に重要である。こ
れは、消費電力を削減して低コストなシステムを実現す
るためにも重要であるし、電源や接地に生じるノイズを
削減するためにも重要である。従来技術のＳＲＡＭで
は、この点に関して以下のような問題があった。
【０００５】まず、書き込みに関しては、ＳＲＡＭセル
にデータを書き込む際にビットセンモシクハハンテンビ
ット線の電圧を大きくスイングさせる必要があるため動
作電流が大きいという問題があった。また、プロセッサ
や専用演算回路とオンチップ化されたＳＲＡＭの場合、
ＳＲＡＭから読みだしたデータを他のＳＲＡＭに書き込
むという場合がよくある。例えば、マイクロプロセッサ
においてはキャッシュメモリから読み出されたデータ
は、通常の場合レジスタへ書き込まれる。レジスタは、
多ポートのＳＲＡＭセルを用いて構成されることが多
く、回路動作としてみるとこれはＳＲＡＭからＳＲＡＭ
へのデータの転送だと見ることが出来る。一般に良く知
られているように、ＳＲＡＭセルは微小なＮＭＯＳトラ
ンジスタを用いて構成されており動作電流も小さい。こ
れに対して、センスアンプは一般にその１０倍以上程度
の大きさのトランジスタを用いて構成されているため、
動作電流は比較的大きい。従来技術では、ＳＲＡＭから
ＳＲＡＭにデータを転送する場合に、一方のＳＲＡＭの
ＳＲＡＭセルから読みだされた微小電位差をこのような
センスアンプを介して一旦増幅し、さらに他方のＳＲＡ
Ｍの書き込み回路によりビット線もしくは反転ビット線
をフルスイングさせてＳＲＡＭセルに書き込む。ここ
で、書き込み回路も、フルスイングさせるために、大き
なトランジスタで構成されている。ＳＲＡＭセルを構成
する微小なＮＭＯＳトランジスタをスイッチングさせる
ためだけに、このように動作電流の大きなトランジスタ
を駆動するのは電流を無駄に消費しているといえる。
にデータを書き込む際にビットセンモシクハハンテンビ
ット線の電圧を大きくスイングさせる必要があるため動
作電流が大きいという問題があった。また、プロセッサ
や専用演算回路とオンチップ化されたＳＲＡＭの場合、
ＳＲＡＭから読みだしたデータを他のＳＲＡＭに書き込
むという場合がよくある。例えば、マイクロプロセッサ
においてはキャッシュメモリから読み出されたデータ
は、通常の場合レジスタへ書き込まれる。レジスタは、
多ポートのＳＲＡＭセルを用いて構成されることが多
く、回路動作としてみるとこれはＳＲＡＭからＳＲＡＭ
へのデータの転送だと見ることが出来る。一般に良く知
られているように、ＳＲＡＭセルは微小なＮＭＯＳトラ
ンジスタを用いて構成されており動作電流も小さい。こ
れに対して、センスアンプは一般にその１０倍以上程度
の大きさのトランジスタを用いて構成されているため、
動作電流は比較的大きい。従来技術では、ＳＲＡＭから
ＳＲＡＭにデータを転送する場合に、一方のＳＲＡＭの
ＳＲＡＭセルから読みだされた微小電位差をこのような
センスアンプを介して一旦増幅し、さらに他方のＳＲＡ
Ｍの書き込み回路によりビット線もしくは反転ビット線
をフルスイングさせてＳＲＡＭセルに書き込む。ここ
で、書き込み回路も、フルスイングさせるために、大き
なトランジスタで構成されている。ＳＲＡＭセルを構成
する微小なＮＭＯＳトランジスタをスイッチングさせる
ためだけに、このように動作電流の大きなトランジスタ
を駆動するのは電流を無駄に消費しているといえる。
【０００６】本発明は、従来技術の上記の問題点を解決
して、低消費電力で書き込み動作を実現することが可能
な半導体メモリを提供し、これを用いて、二つの半導体
メモリ間で低消費電力でデータの転送を行なうことがで
きる半導体メモリを提供する。
して、低消費電力で書き込み動作を実現することが可能
な半導体メモリを提供し、これを用いて、二つの半導体
メモリ間で低消費電力でデータの転送を行なうことがで
きる半導体メモリを提供する。
【０００７】
【課題を解決するための手段】以上のような課題を解決
するために、本発明による半導体メモリは、データノー
ドに１ビットの記憶データを、反転データノードに反転
記憶データをそれぞれ静的に保持し、読みだし動作にお
いては、前記記憶データと前記反転記憶データによりビ
ット線と反転ビット線の間に微小電位差を生じさせるこ
とで前記半導体メモリセルの前記記憶データを読みだ
し、書き込み動作においては、前記ビット線に与えられ
た書き込みデータを前記記憶データに、前記反転ビット
線に与えられた反転書き込みデータを前記反転記憶デー
タにそれぞれ書き込むことを特徴とする半導体メモリセ
ルであって、前記記憶データと前記反転記憶データとを
イコライズするイコライズ機能をもつことを特徴とす
る。
するために、本発明による半導体メモリは、データノー
ドに１ビットの記憶データを、反転データノードに反転
記憶データをそれぞれ静的に保持し、読みだし動作にお
いては、前記記憶データと前記反転記憶データによりビ
ット線と反転ビット線の間に微小電位差を生じさせるこ
とで前記半導体メモリセルの前記記憶データを読みだ
し、書き込み動作においては、前記ビット線に与えられ
た書き込みデータを前記記憶データに、前記反転ビット
線に与えられた反転書き込みデータを前記反転記憶デー
タにそれぞれ書き込むことを特徴とする半導体メモリセ
ルであって、前記記憶データと前記反転記憶データとを
イコライズするイコライズ機能をもつことを特徴とす
る。
【０００８】またこの半導体メモリセルを用いた半導体
メモリにおいて、半導体メモリセルへの前記書き込み動
作を行なう前に、前記イコライズ機能により前記半導体
メモリセルの前記記憶データと前記反転記憶データとを
イコライズし、前記書き込みデータと前記反転書き込み
データとの間に微小電位差を与えるだけで前記書き込み
動作を行なうことを特徴とする。
メモリにおいて、半導体メモリセルへの前記書き込み動
作を行なう前に、前記イコライズ機能により前記半導体
メモリセルの前記記憶データと前記反転記憶データとを
イコライズし、前記書き込みデータと前記反転書き込み
データとの間に微小電位差を与えるだけで前記書き込み
動作を行なうことを特徴とする。
【０００９】またこの半導体メモリを二つ用いて第１と
第２の二つの半導体メモリとし、第１の半導体メモリの
前記ビット線と第２の半導体メモリの前記ビット線とを
接続手段を介して接続し、第１の半導体メモリの前記反
転ビット線と第２の半導体メモリの前記反転ビット線と
を前記接続手段を介して接続し、第１もしくは第２の半
導体メモリの前記半導体メモリセルに記憶された前記記
憶データを第２もしくは第１の半導体メモリの前記半導
体メモリセルに転送する際に、第１ないしは第２の半導
体メモリの前記メモリセルの前記記憶データを読み出す
ことにより第１及び第２の半導体メモリの前記ビット線
と前記反転ビット線に微小電位差を生成し、前記微小電
位差を利用して直接第２もしくは第１の半導体メモリに
書き込み動作を行なうことを特徴とする半導体メモリの
構成方法ならびに制御方法とを特徴とする。
第２の二つの半導体メモリとし、第１の半導体メモリの
前記ビット線と第２の半導体メモリの前記ビット線とを
接続手段を介して接続し、第１の半導体メモリの前記反
転ビット線と第２の半導体メモリの前記反転ビット線と
を前記接続手段を介して接続し、第１もしくは第２の半
導体メモリの前記半導体メモリセルに記憶された前記記
憶データを第２もしくは第１の半導体メモリの前記半導
体メモリセルに転送する際に、第１ないしは第２の半導
体メモリの前記メモリセルの前記記憶データを読み出す
ことにより第１及び第２の半導体メモリの前記ビット線
と前記反転ビット線に微小電位差を生成し、前記微小電
位差を利用して直接第２もしくは第１の半導体メモリに
書き込み動作を行なうことを特徴とする半導体メモリの
構成方法ならびに制御方法とを特徴とする。
【００１０】
【作用】従来のＳＲＡＭセルで書き込み動作に要する動
作電流が大きかったのは、ＳＲＡＭセルに元々記憶され
た記憶データと逆のデータを書き込む場合のために、ビ
ット線と反転ビット線に大きな電位差を与える必要があ
ったためである。本発明では、書き込み前にあらかじめ
ＳＲＡＭセルをイコライズしておくことにより、外部か
ら微小振幅で書き込むことを可能にする。
作電流が大きかったのは、ＳＲＡＭセルに元々記憶され
た記憶データと逆のデータを書き込む場合のために、ビ
ット線と反転ビット線に大きな電位差を与える必要があ
ったためである。本発明では、書き込み前にあらかじめ
ＳＲＡＭセルをイコライズしておくことにより、外部か
ら微小振幅で書き込むことを可能にする。
【００１１】
【実施例】図１は本発明による半導体メモリセルの第１
の実施例を示した回路図である。
の実施例を示した回路図である。
【００１２】図１において、半導体メモリセルの実施例
は、ビット線１０１とデータノード１０５を接続し、ワ
ード線１０３の信号によりオンオフするＮＭＯＳトラン
ジスタ１１０と、反転ビット線１０２とデータノード１
０６を接続し、ワード線１０３の信号によりオンオフす
るＮＭＯＳトランジスタ１２０と、ＰＭＯＳトランジス
タ１３０と１４０と、ＮＭＯＳトランジスタ１５０と１
６０と、本半導体メモリセルと接地との間を反転イコラ
イズ線１０４がローレベルの時にオフにするＮＭＯＳト
ランジスタ１７０と、データノード１０５と反転データ
ノード１０６とを反転イコライズ線１０４がローレベル
の時にイコライズするＰＭＯＳトランジスタ１８０とか
ら構成される。ＰＭＯＳトランジスタ１８０によりイコ
ライズされている間、ＮＭＯＳトランジスタ１７０によ
り接地がカットされるため、電源と接地間のショートは
生じない。
は、ビット線１０１とデータノード１０５を接続し、ワ
ード線１０３の信号によりオンオフするＮＭＯＳトラン
ジスタ１１０と、反転ビット線１０２とデータノード１
０６を接続し、ワード線１０３の信号によりオンオフす
るＮＭＯＳトランジスタ１２０と、ＰＭＯＳトランジス
タ１３０と１４０と、ＮＭＯＳトランジスタ１５０と１
６０と、本半導体メモリセルと接地との間を反転イコラ
イズ線１０４がローレベルの時にオフにするＮＭＯＳト
ランジスタ１７０と、データノード１０５と反転データ
ノード１０６とを反転イコライズ線１０４がローレベル
の時にイコライズするＰＭＯＳトランジスタ１８０とか
ら構成される。ＰＭＯＳトランジスタ１８０によりイコ
ライズされている間、ＮＭＯＳトランジスタ１７０によ
り接地がカットされるため、電源と接地間のショートは
生じない。
【００１３】図２は本発明による半導体メモリセルの第
２の実施例を示した回路図である。図２において、半導
体メモリセルの実施例は、ビット線２０１とデータノー
ド２０５を接続し、ワード線２０３の信号によりオンオ
フするＮＭＯＳトランジスタ２１０と、反転ビット線２
０２とデータノード２０６を接続し、ワード線２０３の
信号によりオンオフするＮＭＯＳトランジスタ２２０
と、ＰＭＯＳトランジスタ２３０と２４０と、ＮＭＯＳ
トランジスタ２５０と２６０と、本半導体メモリセルと
電源との間をイコライズ線２０４がハイレベルの時にオ
フにするＰＭＯＳトランジスタ２７０と、データノード
２０５と反転データノード２０６とをイコライズ線２０
４がハイレベルの時にイコライズするＮＭＯＳトランジ
スタ２８０とから構成される。ＮＭＯＳトランジスタ２
８０によりイコライズされている間、ＰＭＯＳトランジ
スタ２７０により電源がカットされるため、電源と接地
間のショートは生じない。
２の実施例を示した回路図である。図２において、半導
体メモリセルの実施例は、ビット線２０１とデータノー
ド２０５を接続し、ワード線２０３の信号によりオンオ
フするＮＭＯＳトランジスタ２１０と、反転ビット線２
０２とデータノード２０６を接続し、ワード線２０３の
信号によりオンオフするＮＭＯＳトランジスタ２２０
と、ＰＭＯＳトランジスタ２３０と２４０と、ＮＭＯＳ
トランジスタ２５０と２６０と、本半導体メモリセルと
電源との間をイコライズ線２０４がハイレベルの時にオ
フにするＰＭＯＳトランジスタ２７０と、データノード
２０５と反転データノード２０６とをイコライズ線２０
４がハイレベルの時にイコライズするＮＭＯＳトランジ
スタ２８０とから構成される。ＮＭＯＳトランジスタ２
８０によりイコライズされている間、ＰＭＯＳトランジ
スタ２７０により電源がカットされるため、電源と接地
間のショートは生じない。
【００１４】図１，図２に示した半導体メモリセルによ
り、データノード１０５もしくは２０５の記憶データと
反転データノード１０６もしくは２０６の反転記憶デー
タをイコライズすることができる。
り、データノード１０５もしくは２０５の記憶データと
反転データノード１０６もしくは２０６の反転記憶デー
タをイコライズすることができる。
【００１５】図３は、図１もしくは図２の半導体メモリ
セルを用いた半導体メモリの概略構成を示したブロック
図である。例として、図１の実施例の半導体メモリセル
を使用した場合を示す。図３において、半導体メモリの
実施例は、プリチャージ信号３０１を入力され、ビット
線３１１と反転ビット線３１２のプリチャージを行なう
プリチャージ回路３４０と、アドレス３０２をデコード
し、Ｒ／Ｗ信号３０３に応じエワード線３３１及び反転
イネーブル線３３２を選択するデコーダ３３０と、Ｒ／
Ｗ信号３０３に応じて読みだし動作を行ない出力データ
３０４を生成するか、もしくは入力データ３０４の書き
込み動作を行なう読みだし／書き込み回路３２０と、メ
モリセルアレイ３１０とから構成されている。メモリセ
ルアレイ３１０は、半導体メモリセル３１５を２次元ア
レイ状に並べて構成されており、それぞれの半導体メモ
リセル３１５は、ワード線３３１、反転イネーブル線３
３２、ビット線３１１、反転ビット線３１２に接続され
ている。
セルを用いた半導体メモリの概略構成を示したブロック
図である。例として、図１の実施例の半導体メモリセル
を使用した場合を示す。図３において、半導体メモリの
実施例は、プリチャージ信号３０１を入力され、ビット
線３１１と反転ビット線３１２のプリチャージを行なう
プリチャージ回路３４０と、アドレス３０２をデコード
し、Ｒ／Ｗ信号３０３に応じエワード線３３１及び反転
イネーブル線３３２を選択するデコーダ３３０と、Ｒ／
Ｗ信号３０３に応じて読みだし動作を行ない出力データ
３０４を生成するか、もしくは入力データ３０４の書き
込み動作を行なう読みだし／書き込み回路３２０と、メ
モリセルアレイ３１０とから構成されている。メモリセ
ルアレイ３１０は、半導体メモリセル３１５を２次元ア
レイ状に並べて構成されており、それぞれの半導体メモ
リセル３１５は、ワード線３３１、反転イネーブル線３
３２、ビット線３１１、反転ビット線３１２に接続され
ている。
【００１６】図４は、図３に示した半導体メモリの実施
例の動作を説明するためのタイミング図である。図４に
おいてＶＤＤは電源電圧、ＶｔｎはＮＭＯＳトランジス
タ閾値電圧、ＶｔｐはＰＭＯＳトランジスタの閾値電圧
を示す。以下、図１，図３，図４を用いて、図３の半導
体メモリの動作を説明する。ビット線イコライズ期間４
１０においては、次に行なわれる読みだし動作に備え
て、プリチャージ回路３４０の働きにより、ビット線３
１１、反転ビット線３１２が電圧ＶＤＤ−Ｖｔｎにイコ
ライズされる。プリチャージ回路３４０は公知の技術で
あるので、説明を省略する。読みだし期間４２０におい
ては、ハイレベルになったワード線３３１に接続された
半導体メモリセル３１５の記憶データが読み出され、ビ
ット線３１１、反転ビット線３１２に微小電位差が生じ
る。この微小電位差は、読みだし／書き込み回路３２０
で増幅され、出力データ３０４として出力される。ビッ
ト線／メモリセルイコライズ期間４３０においては、次
に行なわれる書き込み動作に備えて、ビット線３１１と
反転ビット線３１２がＶＤＤ−Ｖｔｎにイコライズされ
ると同時に、データノード１０５と反転データノード１
０６がＶＤＤ−Ｖｔｐにイコライズされる。これは、対
応する反転イコライズ線３３２をローレベルにすること
により実現される。書き込み期間４４０においては、入
力データ３０４に応じて読みだし／書き込み回路３２０
が書き込み動作を行ない、これに伴ってビット線３３
１、反転ビット線３３２に微小電位差が生じる。データ
ノード１０５と反転データノード１０６がイコライズさ
れているので、この微小電位差で半導体メモリセル３１
５に書き込むことが出来る。
例の動作を説明するためのタイミング図である。図４に
おいてＶＤＤは電源電圧、ＶｔｎはＮＭＯＳトランジス
タ閾値電圧、ＶｔｐはＰＭＯＳトランジスタの閾値電圧
を示す。以下、図１，図３，図４を用いて、図３の半導
体メモリの動作を説明する。ビット線イコライズ期間４
１０においては、次に行なわれる読みだし動作に備え
て、プリチャージ回路３４０の働きにより、ビット線３
１１、反転ビット線３１２が電圧ＶＤＤ−Ｖｔｎにイコ
ライズされる。プリチャージ回路３４０は公知の技術で
あるので、説明を省略する。読みだし期間４２０におい
ては、ハイレベルになったワード線３３１に接続された
半導体メモリセル３１５の記憶データが読み出され、ビ
ット線３１１、反転ビット線３１２に微小電位差が生じ
る。この微小電位差は、読みだし／書き込み回路３２０
で増幅され、出力データ３０４として出力される。ビッ
ト線／メモリセルイコライズ期間４３０においては、次
に行なわれる書き込み動作に備えて、ビット線３１１と
反転ビット線３１２がＶＤＤ−Ｖｔｎにイコライズされ
ると同時に、データノード１０５と反転データノード１
０６がＶＤＤ−Ｖｔｐにイコライズされる。これは、対
応する反転イコライズ線３３２をローレベルにすること
により実現される。書き込み期間４４０においては、入
力データ３０４に応じて読みだし／書き込み回路３２０
が書き込み動作を行ない、これに伴ってビット線３３
１、反転ビット線３３２に微小電位差が生じる。データ
ノード１０５と反転データノード１０６がイコライズさ
れているので、この微小電位差で半導体メモリセル３１
５に書き込むことが出来る。
【００１７】図５は本発明による半導体メモリの第２の
実施例を示したブロック図である。図５の実施例では、
第１の半導体メモリ５１０と第２の半導体メモリ５２０
が接続回路５３０を介して接続されている。それぞれの
半導体メモリ５１０，５２０は図３の半導体メモリの実
施例に従う構成をとっている。第１の半導体メモリ５１
０は、メモリセルアレイ５１１と読みだし／書き込み回
路５１２とデコーダ５１３とから構成されている。ま
た、第２の半導体メモリ５２０は、メモリセルアレイ５
２１と読みだし／書き込み回路５２２とデコーダ５２３
とから構成されている。ここで、第１，第２の半導体メ
モリ５１０，５２０において、簡単のため、プリチャー
ジ回路の記載は省略した。接続回路５３０は、第１の半
導体メモリ５１０のビット線５１５および反転ビット線
５１６と、第２の半導体メモリ５２０のビット線５２５
および反転ビット線５２６とを、それぞれ接続するもの
である。接続信号５３１がハイレベルであれば接続し、
接続信号５３１がローレベルであれば接続をカットする
ものとする。このような機能を実現する回路の例として
は、接続信号５３１をゲート入力とするトランスファー
ゲートが挙げられる。
実施例を示したブロック図である。図５の実施例では、
第１の半導体メモリ５１０と第２の半導体メモリ５２０
が接続回路５３０を介して接続されている。それぞれの
半導体メモリ５１０，５２０は図３の半導体メモリの実
施例に従う構成をとっている。第１の半導体メモリ５１
０は、メモリセルアレイ５１１と読みだし／書き込み回
路５１２とデコーダ５１３とから構成されている。ま
た、第２の半導体メモリ５２０は、メモリセルアレイ５
２１と読みだし／書き込み回路５２２とデコーダ５２３
とから構成されている。ここで、第１，第２の半導体メ
モリ５１０，５２０において、簡単のため、プリチャー
ジ回路の記載は省略した。接続回路５３０は、第１の半
導体メモリ５１０のビット線５１５および反転ビット線
５１６と、第２の半導体メモリ５２０のビット線５２５
および反転ビット線５２６とを、それぞれ接続するもの
である。接続信号５３１がハイレベルであれば接続し、
接続信号５３１がローレベルであれば接続をカットする
ものとする。このような機能を実現する回路の例として
は、接続信号５３１をゲート入力とするトランスファー
ゲートが挙げられる。
【００１８】第１の半導体メモリ５１０に対する読みだ
し及び書き込みは、図３の実施例の場合と同様に、読み
だし／書き込み回路５１２を介して実行可能である。同
じく、第２の半導体メモリ５２０に対する読みだし及び
書き込みは、読みだし／書き込み回路５２２を介して実
行可能である。このように第１及び第２の半導体メモリ
５１０，５２０が独立に動作する場合は、接続信号５３
１をローレベルにすることにより、両者のビット線５１
５と５２５、反転ビット線５１６と５２６の間の接続を
カットしておくものとする。
し及び書き込みは、図３の実施例の場合と同様に、読み
だし／書き込み回路５１２を介して実行可能である。同
じく、第２の半導体メモリ５２０に対する読みだし及び
書き込みは、読みだし／書き込み回路５２２を介して実
行可能である。このように第１及び第２の半導体メモリ
５１０，５２０が独立に動作する場合は、接続信号５３
１をローレベルにすることにより、両者のビット線５１
５と５２５、反転ビット線５１６と５２６の間の接続を
カットしておくものとする。
【００１９】図６は図５の実施例における接続回路５３
０を介した第１の半導体メモリ５１０と第２の半導体メ
モリ５２０間の記憶データの転送を説明するためのタイ
ミング図である。ここで、記憶データの転送とは、第１
の半導体メモリ５１０から読み出した記憶データを第２
の半導体メモリ５２０に書き込むか、もしくは第２の半
導体メモリ５２０から読み出した記憶データを第１の半
導体メモリ５１０に書き込むことを意味する。図６にお
いて、ワード線、反転イコライズ線、データノード、反
転データノードについては、第１の半導体メモリ５１０
と第２の半導体メモリ５２０に関して別々に示したが、
ビット線、反転ビット線に関しては、接続手段５３０を
介して接続されているため、一つにして示した。まず、
ビット線／メモリセルイコライズ期間６１０では、第２
の半導体メモリ５２０内の半導体メモリセルがイコライ
ズされる。次に転送期間６２０で、第１の半導体メモリ
６１０内の半導体メモリセルの記憶データがビット線、
反転ビット線に微小電位差として読み出される。この微
小電位差は、イコライズされていた第２の半導体メモリ
５２０内の半導体メモリセルに、読み出された記憶デー
タを直接書き込むのに利用される。ビット線／メモリセ
ルイコライズ期間６３０と転送期間６４０は、逆に、第
２の半導体メモリ５２０から読み出されたデータを第１
の半導体メモリ５１０に書き込む場合を示している。
０を介した第１の半導体メモリ５１０と第２の半導体メ
モリ５２０間の記憶データの転送を説明するためのタイ
ミング図である。ここで、記憶データの転送とは、第１
の半導体メモリ５１０から読み出した記憶データを第２
の半導体メモリ５２０に書き込むか、もしくは第２の半
導体メモリ５２０から読み出した記憶データを第１の半
導体メモリ５１０に書き込むことを意味する。図６にお
いて、ワード線、反転イコライズ線、データノード、反
転データノードについては、第１の半導体メモリ５１０
と第２の半導体メモリ５２０に関して別々に示したが、
ビット線、反転ビット線に関しては、接続手段５３０を
介して接続されているため、一つにして示した。まず、
ビット線／メモリセルイコライズ期間６１０では、第２
の半導体メモリ５２０内の半導体メモリセルがイコライ
ズされる。次に転送期間６２０で、第１の半導体メモリ
６１０内の半導体メモリセルの記憶データがビット線、
反転ビット線に微小電位差として読み出される。この微
小電位差は、イコライズされていた第２の半導体メモリ
５２０内の半導体メモリセルに、読み出された記憶デー
タを直接書き込むのに利用される。ビット線／メモリセ
ルイコライズ期間６３０と転送期間６４０は、逆に、第
２の半導体メモリ５２０から読み出されたデータを第１
の半導体メモリ５１０に書き込む場合を示している。
【００２０】
【発明の効果】本発明の半導体メモリにより、半導体メ
モリセルにデータを書き込む時に必要とされる動作電流
を大幅に削減することが出来る。これは、書き込む前
に、半導体メモリセルの記憶データをイコライズしてお
くことにより、外部から微小電位差で書き込むことが出
来るからである。一般にビット線、反転ビット線には多
くの半導体メモリセルが接続されているため、大きな容
量を持っている。従来技術では、この大きな容量を電源
電圧レベルと接地レベルの間で充放電する必要があった
ため、低消費電力が難しかった。
モリセルにデータを書き込む時に必要とされる動作電流
を大幅に削減することが出来る。これは、書き込む前
に、半導体メモリセルの記憶データをイコライズしてお
くことにより、外部から微小電位差で書き込むことが出
来るからである。一般にビット線、反転ビット線には多
くの半導体メモリセルが接続されているため、大きな容
量を持っている。従来技術では、この大きな容量を電源
電圧レベルと接地レベルの間で充放電する必要があった
ため、低消費電力が難しかった。
【００２１】また、本発明の半導体メモリにより、ある
半導体メモリから別の半導体メモリへのデータの転送
を、センスアンプと書き込み回路を経由することなく、
ビット線、反転ビット線上の微小電位差のみで実現でき
る。これは、低消費電力化に有効なだけでなく、動作時
間の短縮という面でも効果がある。
半導体メモリから別の半導体メモリへのデータの転送
を、センスアンプと書き込み回路を経由することなく、
ビット線、反転ビット線上の微小電位差のみで実現でき
る。これは、低消費電力化に有効なだけでなく、動作時
間の短縮という面でも効果がある。
【００２２】なお、本発明による半導体メモリセルは、
記憶データと反転記憶データをイコライズできることを
特徴とするものであり、図１，図２の実施例に限定され
るものではない。また、図３の実施例の説明において、
図５における第１及び第２の半導体メモリ５１０，５２
０間でデータを転送しているのと同様に、メモリセルア
レイ３１０内で、ある半導体メモリセルから読み出した
データを他の半導体メモリセルに微小電位差のまま書き
込むことも可能である。また、図５の実施例では、両方
の半導体メモリとも本発明に基づく半導体メモリである
としたが、データ転送の方向が一方向である場合は、片
方のメモリとして従来のＳＲＡＭを用いることも可能で
ある。
記憶データと反転記憶データをイコライズできることを
特徴とするものであり、図１，図２の実施例に限定され
るものではない。また、図３の実施例の説明において、
図５における第１及び第２の半導体メモリ５１０，５２
０間でデータを転送しているのと同様に、メモリセルア
レイ３１０内で、ある半導体メモリセルから読み出した
データを他の半導体メモリセルに微小電位差のまま書き
込むことも可能である。また、図５の実施例では、両方
の半導体メモリとも本発明に基づく半導体メモリである
としたが、データ転送の方向が一方向である場合は、片
方のメモリとして従来のＳＲＡＭを用いることも可能で
ある。
【図１】本発明による半導体メモリセルの第１の実施例
を示した回路図である。
を示した回路図である。
【図２】本発明による半導体メモリセルの第２の実施例
を示した回路図である。
を示した回路図である。
【図３】本発明による半導体メモリの第１の実施例を示
したブロック図である。
したブロック図である。
【図４】図３の実施例の動作を説明するためのタイミン
グ図である。
グ図である。
【図５】本発明による半導体メモリの第２の実施例を示
したブロック図である。
したブロック図である。
【図６】図５の実施例の動作を説明するためのタイミン
グ図である。
グ図である。
１０１ ビット線 １０２ 反転ビット線 １０３ ワード線 １０４ 反転イネーブル線 １０５ データノード １０６ 反転データノード １１０，１２０，１５０，１６０，１７０ ＮＭＯＳ
トランジスタ １３０，１４０，１８０ ＰＭＯＳトランジスタ
トランジスタ １３０，１４０，１８０ ＰＭＯＳトランジスタ
Claims (3)
- 【請求項１】 データノードに１ビットの記憶データ
を、反転データノードに反転記憶データをそれぞれ静的
に保持し、読みだし動作においては、前記記憶データと
前記反転記憶データによりビット線と反転ビット線の間
に微小電位差を生じさせることで前記半導体メモリセル
の前記記憶データを読みだし、書き込み動作において
は、前記ビット線に与えられた書き込みデータを前記記
憶データに、前記反転ビット線に与えられた反転書き込
みデータを前記反転記憶データにそれぞれ書き込むこと
を特徴とする半導体メモリセルであって、 前記記憶データと前記反転記憶データとをイコライズす
るイコライズ機能をもつことを特徴とする半導体メモリ
セル。 - 【請求項２】 請求項１に記載の半導体メモリセルを用
いた半導体メモリにおいて、前記半導体メモリセルへの
前記書き込み動作を行なう前に、前記イコライズ機能に
より前記半導体メモリセルの前記記憶データと前記反転
記憶データとをイコライズし、前記書き込みデータと前
記反転書き込みデータとの間に微小電位差を与えるだけ
で前記書き込み動作を行なうことを特徴とする半導体メ
モリ。 - 【請求項３】 請求項２に記載の半導体メモリを二つ用
いてそれぞれ第１と第２の二つの半導体メモリとし、第
１の半導体メモリの前記ビット線と第２の半導体メモリ
の前記ビット線とを接続手段を介して接続し、第１の半
導体メモリの前記反転ビット線と第２の半導体メモリの
前記反転ビット線とを前記接続手段を介して接続し、 前記第１もしくは前記第２の半導体メモリのメモリセル
に記憶された前記記憶データを第２もしくは第１の半導
体メモリの前記半導体メモリセルに転送する最に、第１
ないしは第２の半導体メモリの前記メモリセルの前記記
憶データを読み出すことにより第１及び第２の半導体メ
モリの前記ビット線と前記反転ビット線に微小電位差を
生成し、前記微小電位差を利用して直接第２もしくは第
１の半導体メモリに書き込み動作を行なうことを特徴と
する半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329348A JP2638458B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体メモリ |
| US08/360,619 US5491661A (en) | 1993-12-27 | 1994-12-21 | Semiconductor static random access memory device having previously equalizable memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329348A JP2638458B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07192471A true JPH07192471A (ja) | 1995-07-28 |
| JP2638458B2 JP2638458B2 (ja) | 1997-08-06 |
Family
ID=18220457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5329348A Expired - Lifetime JP2638458B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5491661A (ja) |
| JP (1) | JP2638458B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014026716A (ja) * | 2013-09-18 | 2014-02-06 | Fujitsu Semiconductor Ltd | 半導体メモリおよびシステム |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3183245B2 (ja) * | 1998-03-06 | 2001-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| KR100313494B1 (ko) * | 1998-05-07 | 2001-12-20 | 김영환 | 저전력정적램(sram) |
| JP2004362695A (ja) * | 2003-06-05 | 2004-12-24 | Renesas Technology Corp | 半導体記憶装置 |
| JP2022127174A (ja) * | 2021-02-19 | 2022-08-31 | ラピステクノロジー株式会社 | 出力回路、表示ドライバ及び表示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239990A (ja) * | 1984-05-14 | 1985-11-28 | Mitsubishi Electric Corp | ダイナミツク集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5181188A (en) * | 1989-07-07 | 1993-01-19 | Sharp Kabushiki Kaisha | Semiconductor memory device |
-
1993
- 1993-12-27 JP JP5329348A patent/JP2638458B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-21 US US08/360,619 patent/US5491661A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60239990A (ja) * | 1984-05-14 | 1985-11-28 | Mitsubishi Electric Corp | ダイナミツク集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014026716A (ja) * | 2013-09-18 | 2014-02-06 | Fujitsu Semiconductor Ltd | 半導体メモリおよびシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638458B2 (ja) | 1997-08-06 |
| US5491661A (en) | 1996-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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