JPH023165A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同一メモリサイクルでデータの読み出し動作と
書き込み動作とを並列的に行う得る半導体記憶装置に関
し、例えばマイクロコンピュータのような論理ＬＳＩ（
大規模集積回路）に内蔵されるメモリに適用して有効な
技術に関するものである。

〔従来技術〕

マイクロコンピュータやプロセッサにおいては、外部と
のデータ転送回数を減らして演算処理の効重化を図る上
でＳＲＡＭ　（スタティック・ランダム・アクセス・メ
モリ）で成るようなメモリを内蔵することが望ましい。

ところで、従来の内蔵メモリは１マシンサイクルもしく
は１メモリサイクルにおいて書き込み動作又は読み出し
動作の何れか一方だけしか行うことができなかった。

尚、１メモリサイクルにおいて書き込み動作又は読み出
し動作の何れか一方だけを行う従来のメモリについて記
載されたものとしては特願昭６１−１４６８７１がある
。

〔発明が解決しようとする課題〕

ところで、プロセッサやマイクロコンピュータの高機能
化に伴いそれが処理するデータ量は増加の一途を辿って
おり、これに応じて内蔵メモリは内部でデータを頻繁に
やりとりしなければならなくなる。従来のように１マシ
ンサイクルもしくは１メモリサイクルにおいて書き込み
動作又は読み出し動作の何れか一方だけしか行うことが
できないと、論理ＬＳＩにおける全体的なデータ処理効
率を向上させるにも限界を生ずるという問題点が本発明
者によって明らかにされた。

本発明の目的は、データの読み出し並びに書き込み動作
の効率化を図ることができ、ひいては論理ＬＳＩ内部の
データ転送効率を向上させることができる半導体記憶装
置を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、メモリセルのデータを読み出すためのリード
ボートとメモリセルにデータを書き込むためのライトボ
ートを夫々独立に持つと共に、リードボートから出力す
るメモリセルデータをラッチするラッチ手段を備え、メ
モリセルの１回の選択動作において、上記メモリセルデ
ータをラッチ手段にラッチした後、上記ライトボートを
介して当該選択されたメモリセルにデータを書き込むリ
ード・モディファイ・ライト・モードを実行可能にする
ものである。

このとき、上記リード・モディファイ・ライト・モード
は、単独に行われる読み出し動作や書き込み動作におけ
るメモリセルの選択タイミングとデータの入出力タイミ
ングを変更せず、また、メモリセルから読み出されるデ
ータをラッチ手段にラッチした後に中央処理装置の１マ
シンサイクル内における所定ステートをはさんで書き込
みデータをメモリセルに供給するタイミングをもって行
うようにすることが望ましい。

〔作　用〕

上記した手段によれば、データラッチ回路は読み出しデ
ータをラッチした後メモリセルとは電気的に切り離され
、この電気的な分離状態が、リードボートからのラッチ
データの出力と、そのとき選択されたメモリセに対する
ライトボートからの書き込みデータに基づく書き込み動
作とを、同一メモリサイクルもしくは同一マシンサイク
ルにおいて並列化可能に作用する。

このとき、単独に行われる読み出し動作や書き込み動作
に対してメモリセルの選択タイミングとデータの入出力
タイミングを変更しないことがリード・ライト動作もし
くは内部データ転送動作を一層効率化するように働き、
また、メモリセルから読み出されるデータをラッチ手段
にラッチした後に中央処理装置の１マシンサイクル内に
おける所定ステートをはさんで書き込みデータをメモリ
セルに供給するタイミングをもってリード・モディファ
イ・ライト動作を行うようにすることが、書き込みデー
タと読み出しデータの衝突を未然に防止するように働く
。

〔実施例〕

第１図には本発明の一実施例であるメモリの概略ブロッ
ク図が示され、第２図はその詳細な回路図の一例が示さ
れる。各図に示されるメモリは、マイクロコンピュータ
の内部メモリとされ、マイクロコンピュータを構成する
各種機能モジュールと一緒に公知の半導体集積回路製造
技術によってシリコン基板のような１個の半導体基板に
形成される。

第１図において、本実施例のメモリは、メモリセルのデ
ータを読み出すためのリードポート９とメモリセルにデ
ータを書き込むためのライトポート１２を夫々独立に持
つと共に、リードポート９から出力するメモリセルデー
タをラッチするランチ手段としてのスタティックラッチ
回路２を何え。

メモリセルの１回の選択動作において、上記メモリセル
データをスタティックラッチ回路２にラッチした後、上
記ライトポート１２を介して当該選択されたメモリセル
にデータを書き込むリード・モディファイ・ライト・モ
ードを実行可能にされて成るものである。

第２図には、特に制限されないが、１行に並設されたｎ
個のスタティックメモリセルＭＣ１〜ＭＣｎが代表的に
示されている。

スタティックメモリセルＭＣ１〜ＭＣｎは相互に同一の
構成を有し、例えば図示はしないが１対のＣＭＯＳイン
バータの入出力端子を相互に交差結合してなるスタティ
ックラッチを主体に、１対のトランスファゲートを設け
て成るような構成を採用することができる。

スタティックメモリセルＭＣ１〜Ｍ　Ｃｎの選択端子は
列毎にワード線ＷＬ工〜ＷＬｎに結合され、また、スタ
ティックメモリセルＭＣ１〜ＭＣｎのデータ入出力端子
はビット線ＢＬｉ、ＢＬｉに結合される。

ビット線ＢＬｉ、ＢＬｉの一端は、メモリアクセス開始
前にビット線ＢＬｉ、ＢＬｉのレベルを動作上の望まし
いレベルにプリチャージするため、ソース電極が電源端
子Ｖｄｄに結合されたｐチャンネル型プリチャージＭＯ
５ＦＥＴＱＩ、Ｑｌのドレイン電極に接続されている。

プリチャージＭＯＳＦＥＴＱＩ、Ｑｌはプリチャージ信
号ＰＣＧによってスイッチ制御される。

ビット線ＢＬｉ、ＲＬｉの他端部は差動増幅型センスア
ンプ１の１対の差動入力端子に結合される。このセンス
アンプ１は、ワード線の選択動作によってメモリセルか
らビット＠　Ｂ　Ｌ　ｉ＋　Ｂ　Ｌ　ｘに与えられる電
位の相補的な変化を検出して増幅し、その増幅結果をシ
ングルエンドで出力する。

センスアンプ１の出力端子はスタティックラッチ回路２
の入力端子に結合される。このスタティックラッチ回路
２は、トライステート出力を得るクロックドインバータ
３によって反転されたデータを、帰還接続されたインバ
ータ４及びクロックドインバータ５でスタティックにラ
ッチする。上記クロックドインバータ３，５の制御端子
には制御信号ＯＬが供給され、これがハイレベルにされ
るときクロックドインバータ３，５は入力信号の反転レ
ベルを出力可能に制御され、制御信号ＯＬがローレベル
のときクロックドインバータ３，５は高出力インピーダ
ンス状態に制御される。

尚、上記制御信号ＯＬは、遅延素子として働く直列２段
のインバータ６．７を介して正転され、これが上記セン
スアンプ１を活性化するための制御信号とされる。セン
スアンプ１は上記制御信号ＯＬがハイレベルされること
に呼応して活性化される。

上記スタティックラッチ回路２の出力はインバータ８で
反転されてリードポート９に供給される。

リードポート９は、マイクロコンピュータの内部バスを
構成するバス信号線ＥＤｉ、ＥＤｊに、上記スタティッ
クラッチ回路２のラッチデータを選択的に出力し得るト
ライステートバッファとしての１対のクロックドインバ
ータ１０．１１によって構成される。１対のクロックド
インバータ１０゜１１の制御端子には制御信号Ｏ８ｉ、
○Ｓｊが個別的に供給され、これがハイレベルにされる
ときクロックドインバータ１０．１１は入力信号の反転
レベルを出力可能に制御され、制御信号○Ｓｉ。

Ｏ５ｊがローレベルのときクロックドインバータ１０．
１１は高出力インピーダンス状態に制御される。

本実施例のメモリは、リードポート９とは独立にライト
ポート１２を持つ。このライトポート１２は、上記バス
信号線ＥＤｉ、ＥＤｊに一方の入力端子が結合された２
人カアンドゲート１３，１４．２つのアンドゲート１３
，１４の出力を２人力とするノアゲート１５、及び増幅
用もしくは論理整合用のインバータ１６により構成され
る。

上記アンドゲート１３，１４の他方の入力端子には、制
御信号ＩＳｉ、ＩＳｊが供給される。ここで上記バス信
号線ＥＤｉ、ＥＤｊは、マイクロコンピュータのマシン
サイクルに同期して電源電圧レベルとしてのハイレベル
にプリチャージされる。したがって、制御信号ＩＳｉが
ハイレベルにされると、一方のバス信号線ＥＤｉのレベ
ルがインバータ１６の出力レベルとして得られ、また、
制御信号ＩＳｊがハイレベルにされると、他方のバス信
号１１ＥＤｊのレベルがインバータ１６の出力レベルと
して得られる。

上記ライトポート１２の出力端子は、反転用インバータ
１７並びにｎチャンネル型転送ゲートＭＯ８ＦＥＴＱ２
を介して一方のビット線ＢＬｉに結合されると共に、ｎ
チャンネル型転送ゲートＭＯ５ＦＥＴＱ３を介して他方
のビット線ＢＬｉに結合される。上記１対の転送ゲート
ＭＯ８ＦＥＴＱ２．Ｑ３は制御信号ＩＬによりスイッチ
制御される。

本実施例のメモリに対するアクセス制御は当該メモリと
同一半導体基板に形成されている図示しない中央処理装
置の命令実行に基づいて行われる。

メモリに対するアクセス態様は、マイクロコンピュータ
の１マシンサイクルに同期した１メモリサイクルで所定
のメモリセルデータをバス信号線ＥＤｉ、ＥＤｊに読み
出す読み出しモード、バス信号線ＥＤｉ、ＥＤｊのデー
タを１メモリサイクルで所定のメモリセルに書き込む書
き込みモード、メモリセルデータを一方のバス信号線Ｅ
Ｄｉ又はＥＤｊに読み出すと共にメモリセルの読み出し
に利用されない他方のバス信号線ＥＤｉ又はＥ　Ｄ　ｊ
のデータを読み出し動作に供された同一メモリセルに書
き込む動作を１メモリサイクルで並列的に行うリード・
モディファイ・ライト・モードとされる。何れの動作モ
ードを実行するかはソフトウェアに基づいて図示しない
中央処理装置が決定する。

読み出しモードでは制御信号ＩＬはハイレベルにアサー
トされず、スタティックラッチ回路２がビット線ＢＬｉ
、ＢＬｉに導通に制御される。この読み出しモードにお
いてリードポート９は、制御信号○Ｓｉ、Ｏ９ｊに基づ
いて、メモリセルデータをバス信号線ＥＤｉ及びＥＤｊ
の双方に出力したり、またその何れか一方に出力したり
する。

書き込みモードでは制御信号ＯＬはハイレベルにアサー
トされず、ライトポート１２がビット線ＢＬｉ、ＢＬｉ
に導通に制御される。この書き込みモードにおいてライ
トポート１２は、制御信号ＩＳｉ、ＩＳｊに基づいて、
バス信号線ＥＤｉから供給されるデータを取り込んだり
、バス信号線ＥＤｊから供給されるデータを取り込んだ
りすることができる。

リード・モディファイ・ライト・モードでは、ワード線
によるメモリセルの１回の選択動作において、メモリセ
ルデータをスタティックラッチ回路２にラッチして制御
信号ＯＬがネゲートされた後に制御信号ＩＬがアサート
される。特に、制御信号ＯＬがネゲートされてから制御
信号ＩＬがアサートされるまでには図示しない中央処理
装置の１マシンサイクル内における所定ステートを介在
させて読み出しデータと書き込みデータの衝突を未然に
防止する。このときのメモリセルの選択タイミングとデ
ータの入出力タイミングは上記書き込みモードや読み出
しモードの場合と同一にされている。尚、リード・モデ
ィファイ・ライト・モードでは、制御信号Ｏ５ｉ、Ｏ３
ｊに基づいてリードポート９がメモリセルデータを一方
のバス信号線ＥＤｉに出力するとき、ライトポート１２
は制御信号ＩＳｉ、ＩＳｊに基づいて他方のバス信号線
ＥＤｊから供給されるデータを取り込む。同様にリード
ポート９がメモリセルデータをバス信号線ＥＤｊに出力
するときはライトポート１２はバス信号線ＥＤｉから供
給されるデータを取り込むように制御される。

次に本実施例の動作の一例を第３図を参照しながら説明
する。

第３図にはリード・モディファイ・ライト・モードによ
る動作の一例が示される。

先ず、本実施例のメモリを含むマイクロコンピュータの
１マシンサイクルはＴ１〜Ｔ４ステートにより構成され
る。バス信号線ＥＤｉ、ＥＤｊはＴ４ステートからＴ１
ステートまでがハイレベルへのプリチャージ期間とされ
、書き込みデータや読み出しデータはＴ１ステートから
Ｔ３ステートにおいてバス信号線ＥＤｉ、ＥＤｊ上で確
定されるようなタイミング規約が設けられている。アド
レス信号はＴ４ステートからＴ２ステートの間で確定さ
れる。このような条件のもとで、メモリの１メモリサイ
クルは実質的にＴ４ステートからＴ３ステートの期間と
される。尚、ビット線ＢＬｉ。

ＢＬｉはＴ３ステートでプリチャージされるようになっ
ている。

図示しない中央処理装置がリード・モディファイ・ライ
ト・モードを実行すると、時刻ｔ０にアドレス信号を出
力し、このデコード結果に基づいて所定のワード線ＷＬ
、がハイレベルの選択レベルに駆動される。これにより
選択端子が当該ワード線ＷＬ工に結合されているメモリ
セルＭＣ□の保持情報に従ってビット線ＢＬｉ、ＢＬｉ
が相補的にレベル変化される。

時刻ｔ０に同期したステートＴ４では制御信号ＯＬがア
サートされており、これによって活性化されたセンスア
ンプ１が上記ビット線ＢＬｉ、ＢＬｉの相補的レベル変
化を増幅してスタティックラッチ回路２に与える。この
スタティックラッチ回路２も制御信号ＯＬがアサートさ
れていることによりＴ４ステートの間入力データを取り
込み可能にされていることから、当該スタティックラッ
チ回路２はセンスアンプ１の出力データをラッチする。

そして時刻ｔ□に制御信号Ｏ５ｉがアサートされること
により、そのラッチデータはクロックドインバータ１０
を介してバス信号線ＥＤｉに与えられる。バス信号線Ｅ
Ｄｉに与えられたデータはこのバス信号線ＥＤｉが次に
プリチャージされる時刻ｔ、までそのレベルが維持され
る。当該バス信号ｍＥＤｉに結合されている図示しない
算術論理演算器やテンポラリレジスタなどはこのバス信
号前ＥＤｉのデータを取り込み、取り込まれたデータは
マイクロコンピュータ内部で所要のデータ処理に供され
る。

一方他方のバス信号線ＥＤｊには時刻ｔ１から始まるＴ
１ステートからＴ３ステートの間に書き込みデータが与
えられている。この書き込みデータは時刻ｔ０から時刻
ｔ４までアサートされる制御信号工Ｓｊの作用によりラ
イトポート１２に取り込まれており、このライトポート
１２の出力は。

時刻ｔ２に同期してＴ２ステートの間アサートされる制
御信号ＩＬの作用により、ビット線ＢＬｉ。

ＢＬｉに伝達される。このとき制御信号ＯＬは時刻ｔ１
にこ既にネゲートされ、これによりビット線ＢＬｉ、Ｂ
Ｌｉとスタティックラッチ回路２とは電気−的に分離さ
れているため、書き込みデータによってスタティックラ
ッチ回路２の出力データが撹乱されることはない。Ｔ２
ステートが終了する時刻ｔ、までワード線ＷＬ、の選択
動作は維持されているから、そのようにしてビット線Ｂ
Ｌｉ、ＢＬ　ｉに与えられた書き込みデータによって、
当該ワード線ＷＬ１によって選択されたメモリセルが書
き換えられる。

図示しない中央処理装置がデータの読み出しモードを実
行する場合には、リード・モディファイ・ライト・モー
ドの実行で説明したデータ読み出し動作と同じタイミン
グで所要のメモリセルデータが読み出される。また１図
示しない中央処理装置がデータの書き込みモードを実行
する場合には、リード・モディファイ・ライト・モード
の実行で説明したデータ書き込み動作と同じタイミング
で所要のメモリセルにデータが書き込まれる。

上記実施例によれば以下の作用効果を得るものである。

（１）ライトポート１２とは独立に設けられたり一ドボ
ート９にメモリセルデータを与えるスタティックデータ
ラッチ回路２は読み出しデータをラッチした後センスア
ンプ１とは切り離された状態でメモリセルデータを出力
し、これに並行してそのときのワード線選択動作が維持
されている間にライトポート１２から供給されるデータ
によって同一メモリセルを書き換えることにより、リー
ドポート９からのラッチデータの出力と、そのとき選択
されたメモリセに対するライトポート１２からの書き込
みデータに基づく書き込み動作とを。

マイクロコンピュータの１マシンサイクルに応する１メ
モリサイクルの間に行うことができる。

（２）上記作用効果（１）より、マイクロコンピュータ
内部のメモリを介するデータ転送を高速化することがで
きることにより、内部リソースの利用効率が増し、これ
によってマイクロコンピュータのデータ処理効率の向上
に寄与する。

（３）読み出し及び書き込みを並列的に行うリード・モ
ディファイ・ライト・モードは、単独に行われる読み出
し動作や書き込み動作におけるメモリセルの選択タイミ
ングとデータの入出力タイミングを変更しないで行われ
ることにより、リード・モディファイ・ライト・モード
における中央処理装置のアクセス制御が特別に複雑化せ
ず、中央処理装置の負担を増大させることなく内部デー
タ転送動作の効率化を図ることができる。

（４）リード・モディファイ・ライト・モードにおいて
は、メモリセルから読み出されるデータをスタティック
データラッチ回路２にラッチした後に中央処理装置の１
マシンサイクル内における所定ステートをはさんで書き
込みデータをメモリセルに供給するから、書き込みデー
タと読み出しデータの衝突を未然に防止することができ
る。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

上記実施例ではメモリセルを１行に並設して成るメモリ
セルアレイを備えた構成を代表的に説明したが、メモリ
セルをマトリクス配置して成るメモリセルアレイを採用
する場合にはり一ドボート９とライトポート１２は各ビ
ット線対に共用させる構成を採ることができる。

また上記実施例ではリードポート及びライトポートは夫
々２本のバス信号線とインタフェース可能にされている
が、これを３本以上にしたり、さらには書き込み専用線
と読み出し専用線とに分離するようにしてもい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タの内蔵メモリに適用した場合について説明したが、本
発明はそれに限定されるものではなく、その他の論理Ｌ
ＳＩに含まれる内蔵メモリやメモリ単体としても広く利
用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、ライトポートとは独立に設けられたリードポ
ートにメモリセルデータを与えるデータラッチ手段は読
み出しデータをラッチした後メモリセルとは切り離され
た状態でメモリセルデータを出力し、これに並行してそ
のときのワード線選択動作が維持されている間にライト
ポートから供給されるデータによって同一メモリセルを
書き換えるから、リードポートからのラッチデータの出
力と、そのとき選択されたメモリセルに対するライトポ
ートからの書き込みデータに基づく書き込み動作とを、
同一メモリサイクル内で並列的に行うことができるとい
う効果がある。

したがって、データ処理ＬＳＩもしくは論理ＬＳＩの内
部メモリに適用する場合、メモリを介するデータ転送動
作が高速化されて、内部リソースの利用効率が増し、こ
れによってデータ処理ＬＳＩもしくは論理ＬＳＩにおけ
るデータ処理効率の向上に寄与することができる。

また、読み出し及び書き込みを並列的に行うリード・モ
ディファイ・ライト・モードは、単独に行われる読み出
し動作や書き込み動作におけるメモリセルの選択タイミ
ングとデータの入出力タイミングを変更しないで行われ
ることにより、リード・モディファイ・ライト・モード
におけるアクセス制御が特別に複雑化せず、中央処理装
置などの負担を増大させることなく内部データ転送動作
の効率化を図ることができる。

そして、リード・モディファイ・ライト・モードにおい
ては、メモリセルから構成される装置夕をデータラッチ
手段にラッチした後に中央処理装置の１マシンサイクル
内における所定ステートをはさんで書き込みデータをメ
モリセルに供給するから、書き込みデータと読み出しデ
ータの衝突を未然に防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるメモリの概略ッチ回路
、９・・リードボート、１２・・・ライトポート、ＭＣ
□〜ＭＣｎ−メモリセル、ＢＬｉ、ＢＬｉ・・・ビット
線、ＥＤｉ、ＥＤｊ・・・バス信号線。

Claims (1)

1. 【特許請求の範囲】 １、メモリセルのデータを読み出すためのリードポート
   とメモリセルにデータを書き込むためのライトポートを
   夫々独立に持つと共に、リードポートから出力するメモ
   リセルデータをラッチするラッチ手段を備え、メモリセ
   ルの１回の選択動作において、上記メモリセルデータを
   ラッチ手段にラッチした後、上記ライトポートを介して
   当該選択されたメモリセルにデータを書き込むリード・
   モディファイ・ライト・モードを実行可能にされて成る
   ものであることを特徴とする半導体記憶装置。 ２、上記リード・モディファイ・ライト・モードは、単
   独に行われる読み出し動作や書き込み動作におけるメモ
   リセルの選択タイミングとデータの入出力タイミングを
   変更することなく行われるものであることを特徴とする
   特許請求の範囲第１項記載の半導体記憶装置。 ３、上記リード・モディファイ・ライト・モードは、メ
   モリセルから読み出されるデータをラッチ手段にラッチ
   した後に中央処理装置の１マシンサイクル内における所
   定ステートをはさんで書き込みデータをメモリセルに供
   給するタイミングをもって行われるものであることを特
   徴とする特許請求の範囲第２項記載の半導体記憶装置。