JP2528930B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2528930B2 JP2528930B2 JP63056311A JP5631188A JP2528930B2 JP 2528930 B2 JP2528930 B2 JP 2528930B2 JP 63056311 A JP63056311 A JP 63056311A JP 5631188 A JP5631188 A JP 5631188A JP 2528930 B2 JP2528930 B2 JP 2528930B2
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Description
【発明の詳細な説明】 〔概 要〕 半導体メモリ装置、特に、少なくとも外部からのクロ
ックおよび書込み指令信号に応答してチップ内で書込み
信号（パルス）を発生するよう構成されたSTRAM装置に
関し、 いったんアドレスアクセスしたセルに対するデータの
書込みを必要に応じてキャンセルすることができるよう
にすることを目的とし、 外部からのクロックを反転させて逆相のクロックを得
る手段と、少なくとも書込み指令信号および前記外部ク
ロックに応答して該クロックの周期毎の所定の機能を実
行するためのサイクルを規定し、該規定されたサイクル
において該書込み指令信号が第１の論理レベルにある時
に書込み制御信号を出力する回路と、該書込み制御信号
が出力されている時に前記逆相のクロックに応答して書
込み信号を発生する回路と、該書込み信号に応答してデ
ータの書込みのアクセスが行われるよう構成されたメモ
リセルアレイとを具備し、規定されたサイクルにおける
前記外部クロックのレベル変化の一方のレベル変化時に
前記書込み指令信号をラッチし、規定されたサイクルに
おける前記外部クロックのレベル変化の他方のレベル変
化時に、前記ラッチされた書込み指令信号が第１の論理
レベルにある時は前記書込み信号を発生し、該ラッチさ
れた書込み指令信号が第２の論理レベルにある時は該書
込み信号の発生を阻止するように構成し、又は、 外部からのクロックを反転させて逆相のクロックを得
る手段と、少なくとも書込み指令信号と前記外部クロッ
クと該クロックに無関係な非同期のチップ選択信号に応
答して該クロックの周期毎に所定の機能を実行するため
のサイクルを規定し、該規定されたサイクルにおいて該
書込み指令信号が第１の論理レベルにあり且つ該チップ
選択信号が第２の論理レベルにある時に書込み制御信号
を出力する回路と、該書込み制御信号が出力されている
時に前記逆相のクロックに応答して書込み信号を発生す
る回路と、該書込み信号に応答してデータの書込みのア
クセスが行われるよう構成されたメモリセルアレイとを
具備し、規定されたサイクルにおける前記外部クロック
のレベル変化の一方のレベル変化時に前記書込み指令信
号をラッチし、規定されたサイクルにおける前記外部ク
ロックのレベル変化の他方のレベル変化時に、前記ラッ
チされた書込み指令信号が第１の論理レベルにあり且つ
前記チップ選択信号が第２の論理レベルにある時は前記
書込み信号を発生し、該チップ選択信号が第１の論理レ
ベルにある時は前記ラッチされた書込み指令信号の論理
レベルにかかわらず該書込み信号の発生を阻止するよう
に構成する。
ックおよび書込み指令信号に応答してチップ内で書込み
信号（パルス）を発生するよう構成されたSTRAM装置に
関し、 いったんアドレスアクセスしたセルに対するデータの
書込みを必要に応じてキャンセルすることができるよう
にすることを目的とし、 外部からのクロックを反転させて逆相のクロックを得
る手段と、少なくとも書込み指令信号および前記外部ク
ロックに応答して該クロックの周期毎の所定の機能を実
行するためのサイクルを規定し、該規定されたサイクル
において該書込み指令信号が第１の論理レベルにある時
に書込み制御信号を出力する回路と、該書込み制御信号
が出力されている時に前記逆相のクロックに応答して書
込み信号を発生する回路と、該書込み信号に応答してデ
ータの書込みのアクセスが行われるよう構成されたメモ
リセルアレイとを具備し、規定されたサイクルにおける
前記外部クロックのレベル変化の一方のレベル変化時に
前記書込み指令信号をラッチし、規定されたサイクルに
おける前記外部クロックのレベル変化の他方のレベル変
化時に、前記ラッチされた書込み指令信号が第１の論理
レベルにある時は前記書込み信号を発生し、該ラッチさ
れた書込み指令信号が第２の論理レベルにある時は該書
込み信号の発生を阻止するように構成し、又は、 外部からのクロックを反転させて逆相のクロックを得
る手段と、少なくとも書込み指令信号と前記外部クロッ
クと該クロックに無関係な非同期のチップ選択信号に応
答して該クロックの周期毎に所定の機能を実行するため
のサイクルを規定し、該規定されたサイクルにおいて該
書込み指令信号が第１の論理レベルにあり且つ該チップ
選択信号が第２の論理レベルにある時に書込み制御信号
を出力する回路と、該書込み制御信号が出力されている
時に前記逆相のクロックに応答して書込み信号を発生す
る回路と、該書込み信号に応答してデータの書込みのア
クセスが行われるよう構成されたメモリセルアレイとを
具備し、規定されたサイクルにおける前記外部クロック
のレベル変化の一方のレベル変化時に前記書込み指令信
号をラッチし、規定されたサイクルにおける前記外部ク
ロックのレベル変化の他方のレベル変化時に、前記ラッ
チされた書込み指令信号が第１の論理レベルにあり且つ
前記チップ選択信号が第２の論理レベルにある時は前記
書込み信号を発生し、該チップ選択信号が第１の論理レ
ベルにある時は前記ラッチされた書込み指令信号の論理
レベルにかかわらず該書込み信号の発生を阻止するよう
に構成する。
本発明は、半導体メモリ装置に関し、より詳細には、
少なくとも外部からのクロックおよび書込み指令信号に
応答してチップ内で書込み信号（パルス）を発生するよ
う構成されたセルフ・タイムド・ランダム・アクセス・
メモリ（以下、STRAMと称する）装置に関する。
少なくとも外部からのクロックおよび書込み指令信号に
応答してチップ内で書込み信号（パルス）を発生するよ
う構成されたセルフ・タイムド・ランダム・アクセス・
メモリ（以下、STRAMと称する）装置に関する。
通常知られているスタティックRAM（SRAM）は、外部
からのアドレスデータによって選択されたメモリセルに
対し、同じく外部からの書込み信号（パルス）に応答し
てデータの書込みを行うよう構成されたメモリである。
この場合、アドレスデータも書込みパルスもそれぞれ非
同期的に印加されるので、データの書込みの際には書込
みパルスの印加タイミングをチップ外部で調整する必要
がある。ところが実際には、このような印加タイミング
の外部での調整は比較的困難であり、そのため、該タイ
ミングに或る程度の時間的余裕をとることが一般的に行
われている。従って、このようなSRAMは、より一層の高
速対応化への要望に直面した時に不利な一面を呈するこ
とになる。このような不利な面に鑑みて最近開発されて
いるデバイスに、上述のSTRAMがある。
からのアドレスデータによって選択されたメモリセルに
対し、同じく外部からの書込み信号（パルス）に応答し
てデータの書込みを行うよう構成されたメモリである。
この場合、アドレスデータも書込みパルスもそれぞれ非
同期的に印加されるので、データの書込みの際には書込
みパルスの印加タイミングをチップ外部で調整する必要
がある。ところが実際には、このような印加タイミング
の外部での調整は比較的困難であり、そのため、該タイ
ミングに或る程度の時間的余裕をとることが一般的に行
われている。従って、このようなSRAMは、より一層の高
速対応化への要望に直面した時に不利な一面を呈するこ
とになる。このような不利な面に鑑みて最近開発されて
いるデバイスに、上述のSTRAMがある。
第８図には上述したSTRAM装置の従来形の一構成例が
示され、第９図にはその動作タイミングが示される。
示され、第９図にはその動作タイミングが示される。
第８図において、80は通常のスタティック形メモリセ
ルアレイ、81〜84は外部クロックCLKに応答してそれぞ
れアドレスデータADD、ロー・アクティブのチップ選択
信号▲▼、ロー・アクティブの書込み指令信号▲
▼、書込みデータDINをラッチするレジスタ、85はレ
ジスタ82の出力の反転信号とレジスタ83の出力信号とに
応答するアンドゲート、86はレジスタ82の出力の反転信
号とレジスタ83の出力の反転信号とに応答するアンドゲ
ート、87はアンドゲート86の出力信号WSが“H"レベルの
時に外部クロックCLKに応答して書込みパルスWPを発生
する回路、そして、88および89はトライステートバッフ
ァであって、それぞれ書込みパルスWP、アンドゲート85
からの読出し制御信号OEに応答して書込みデータDIN、
読出しデータDOUTを通過させる機能を有している。
ルアレイ、81〜84は外部クロックCLKに応答してそれぞ
れアドレスデータADD、ロー・アクティブのチップ選択
信号▲▼、ロー・アクティブの書込み指令信号▲
▼、書込みデータDINをラッチするレジスタ、85はレ
ジスタ82の出力の反転信号とレジスタ83の出力信号とに
応答するアンドゲート、86はレジスタ82の出力の反転信
号とレジスタ83の出力の反転信号とに応答するアンドゲ
ート、87はアンドゲート86の出力信号WSが“H"レベルの
時に外部クロックCLKに応答して書込みパルスWPを発生
する回路、そして、88および89はトライステートバッフ
ァであって、それぞれ書込みパルスWP、アンドゲート85
からの読出し制御信号OEに応答して書込みデータDIN、
読出しデータDOUTを通過させる機能を有している。
第８図に示される構成において、チップ選択信号▲
▼が“L"レベルに変化して外部クロックCLKのレベル
変化（第９図の例示では立上り時点）でレジスタ82にラ
ッチされた時に、STRAM装置はアクティブ状態となる。
チップ選択信号▲▼と同時に書込み指令信号▲
▼が入力されると、外部クロックCLKレベル変化（第９
図の例示では立上り時点）に同期して書込み指令信号▲
▼に対応のレジスタ83には“H"レベルまたは“L"レ
ベルがラッチされる。具体的には、書込み指令信号▲
▼が“L"レベルの時はアンドゲート86の出力信号WSが
“H"レベルとなり、書込みパルス発生回路87から書込み
パルスWPが発生されて、トライステートバッファ88が機
能し、書込み動作が行われる。逆に、書込み指令信号▲
▼が“H"レベルの時はアンドゲート85の出力信号OE
が“H"レベルとなって、トライステートバッファ89が機
能し、読出し動作が行われる。
▼が“L"レベルに変化して外部クロックCLKのレベル
変化（第９図の例示では立上り時点）でレジスタ82にラ
ッチされた時に、STRAM装置はアクティブ状態となる。
チップ選択信号▲▼と同時に書込み指令信号▲
▼が入力されると、外部クロックCLKレベル変化（第９
図の例示では立上り時点）に同期して書込み指令信号▲
▼に対応のレジスタ83には“H"レベルまたは“L"レ
ベルがラッチされる。具体的には、書込み指令信号▲
▼が“L"レベルの時はアンドゲート86の出力信号WSが
“H"レベルとなり、書込みパルス発生回路87から書込み
パルスWPが発生されて、トライステートバッファ88が機
能し、書込み動作が行われる。逆に、書込み指令信号▲
▼が“H"レベルの時はアンドゲート85の出力信号OE
が“H"レベルとなって、トライステートバッファ89が機
能し、読出し動作が行われる。
すなわち、外部クロックCLKと書込み指令信号▲
▼に応答して該クロックの周期毎に所定の機能を実行す
るためのサイクル（第９図の例示では書込みサイクルtW
および読出しサイクルtR）がチップ内で自動的に規定さ
れるようになっている。なお、第９図においてハッチン
グが施されている部分は状態が「不定」であることを意
味している。
▼に応答して該クロックの周期毎に所定の機能を実行す
るためのサイクル（第９図の例示では書込みサイクルtW
および読出しサイクルtR）がチップ内で自動的に規定さ
れるようになっている。なお、第９図においてハッチン
グが施されている部分は状態が「不定」であることを意
味している。
上述した従来形のSTRAMでは、書込みサイクルtWの開
始を指示するクロックCLKの立上りエッジ（t0の時点）
を受けて内部の書込みパルスWPが発生するようになって
いる。従って、t0の時点でレジスタ84に取り込まれラッ
チされた書込みデータDINは、同じくt0の時点で取り込
まれたアドレス情報ADDに基づき選択されたセルに対
し、書込みパルスWPが発生された時点で書込まれること
になる。つまり、t0の時点でいったん書込み指令信号▲
▼がラッチされると、その後直ぐにデータの書込み
アクセスが行われるようになっている。
始を指示するクロックCLKの立上りエッジ（t0の時点）
を受けて内部の書込みパルスWPが発生するようになって
いる。従って、t0の時点でレジスタ84に取り込まれラッ
チされた書込みデータDINは、同じくt0の時点で取り込
まれたアドレス情報ADDに基づき選択されたセルに対
し、書込みパルスWPが発生された時点で書込まれること
になる。つまり、t0の時点でいったん書込み指令信号▲
▼がラッチされると、その後直ぐにデータの書込み
アクセスが行われるようになっている。
従って、このような構成によれば、t0の時点で選択さ
れたセルへのデータの書込みは必ず行われるので、該書
込み動作を途中でキャンセルすることは不可能となる。
これは、例えば次のような不都合をひき起こす。
れたセルへのデータの書込みは必ず行われるので、該書
込み動作を途中でキャンセルすることは不可能となる。
これは、例えば次のような不都合をひき起こす。
今仮に、t0の時点でメモリセルアレイ内の番地Ａに対
応するセルに対してデータの書込みを行う場合を考え
る。この場合、外部から番地Ａに対応のアドレス情報を
入力することになるが、メモリ装置内では、入力された
アドレス情報が本当に番地Ａを指示しているかどうかの
チェック（アドレスのパリティ・チェック）が行われ
る。当然、そのチェックに若干の時間を必要とするの
で、該チェックの結果が出力されるのは時点t0より後の
時点となる。この結果が所望とする結果であれば問題は
ないが、もし所望とする結果でない場合（入力されたア
ドレス情報が例えば番地Ｂを指示している場合）には、
番地Ａ（実際には番地Ｂ）のセルに対する書込みアクセ
スは既に開始されているため、結局、誤ったセルにデー
タが書込まれることになる。
応するセルに対してデータの書込みを行う場合を考え
る。この場合、外部から番地Ａに対応のアドレス情報を
入力することになるが、メモリ装置内では、入力された
アドレス情報が本当に番地Ａを指示しているかどうかの
チェック（アドレスのパリティ・チェック）が行われ
る。当然、そのチェックに若干の時間を必要とするの
で、該チェックの結果が出力されるのは時点t0より後の
時点となる。この結果が所望とする結果であれば問題は
ないが、もし所望とする結果でない場合（入力されたア
ドレス情報が例えば番地Ｂを指示している場合）には、
番地Ａ（実際には番地Ｂ）のセルに対する書込みアクセ
スは既に開始されているため、結局、誤ったセルにデー
タが書込まれることになる。
本発明は、かかる従来技術における課題に鑑み創作さ
れたもので、いったんアドレスアクセスしたセルに対す
るデータの書込みを必要に応じてキャンセルすることが
できる半導体メモリ装置を提供することを目的としてい
る。
れたもので、いったんアドレスアクセスしたセルに対す
るデータの書込みを必要に応じてキャンセルすることが
できる半導体メモリ装置を提供することを目的としてい
る。
上述した従来技術における課題は、外部クロックの立
上り（または立下り）エッジに応答して書込み指令信号
をラッチし、該エッジとは逆の立下り（または立上り）
エッジに応答して所定の制御信号の論理レベルに基づき
書込み信号の発生、あるいは該書込み信号の発生の阻止
を行い得るような機能を付加することにより、解決され
る。この場合、上述した所定の制御信号としては、書込
み指令信号、または外部クロックとは無関係な非同期の
チップ選択信号が用いられる。
上り（または立下り）エッジに応答して書込み指令信号
をラッチし、該エッジとは逆の立下り（または立上り）
エッジに応答して所定の制御信号の論理レベルに基づき
書込み信号の発生、あるいは該書込み信号の発生の阻止
を行い得るような機能を付加することにより、解決され
る。この場合、上述した所定の制御信号としては、書込
み指令信号、または外部クロックとは無関係な非同期の
チップ選択信号が用いられる。
従って、本発明による半導体メモリ装置は、第１の形
態として第１図（ａ）の原理ブロック図に示されるよう
に、外部からのクロックCLKを反転させて逆相のクロッ
ク▲▼を得る手段１と、少なくとも書込み指令信
号▲▼および前記外部クロックに応答して該クロッ
クの周期毎に所定の機能を実行するためのサイクルを規
定し、該規定されたサイクルにおいて該書込み指令信号
が第１の論理レベルにある時に書込み制御信号WSを出力
する回路２と、該書込み制御信号が出力されている時に
前記逆相のクロックに応答して書込み信号WPを発生する
回路３と、該書込み信号に応答してデータDINの書込み
のアクセスが行われるよう構成されたメモリセルアレイ
４とを具備している。
態として第１図（ａ）の原理ブロック図に示されるよう
に、外部からのクロックCLKを反転させて逆相のクロッ
ク▲▼を得る手段１と、少なくとも書込み指令信
号▲▼および前記外部クロックに応答して該クロッ
クの周期毎に所定の機能を実行するためのサイクルを規
定し、該規定されたサイクルにおいて該書込み指令信号
が第１の論理レベルにある時に書込み制御信号WSを出力
する回路２と、該書込み制御信号が出力されている時に
前記逆相のクロックに応答して書込み信号WPを発生する
回路３と、該書込み信号に応答してデータDINの書込み
のアクセスが行われるよう構成されたメモリセルアレイ
４とを具備している。
また、本発明による半導体メモリ装置は、第２の形態
として第１図（ｂ）の原理ブロック図に示されるよう
に、外部からのクロックCLKを反転させて逆相のクロッ
ク▲▼を得る手段１と、少なくとも書込み指令信
号▲▼と前記外部クロックと該クロックに無関係な
非同期のチップ選択信号CSに応答して該クロックの周期
毎に所定の機能を実行するためのサイクルを規定し、該
規定されたサイクルにおいて該書込み指令信号が第１の
論理レベルにあり且つ該チップ選択信号が第２の論理レ
ベルにある時に書込み制御信号WSを出力する回路2Aと、
該書込み制御信号が出力されている時に前記逆相のクロ
ックに応答して書込み信号WPを発生する回路３と、該書
込み信号に応答してデータDINの書込みのアクセスが行
われるよう構成されたメモリセルアレイ４とを具備して
いる。
として第１図（ｂ）の原理ブロック図に示されるよう
に、外部からのクロックCLKを反転させて逆相のクロッ
ク▲▼を得る手段１と、少なくとも書込み指令信
号▲▼と前記外部クロックと該クロックに無関係な
非同期のチップ選択信号CSに応答して該クロックの周期
毎に所定の機能を実行するためのサイクルを規定し、該
規定されたサイクルにおいて該書込み指令信号が第１の
論理レベルにあり且つ該チップ選択信号が第２の論理レ
ベルにある時に書込み制御信号WSを出力する回路2Aと、
該書込み制御信号が出力されている時に前記逆相のクロ
ックに応答して書込み信号WPを発生する回路３と、該書
込み信号に応答してデータDINの書込みのアクセスが行
われるよう構成されたメモリセルアレイ４とを具備して
いる。
上述した第１の形態による構成によれば、規定された
サイクルにおける外部クロックCLKのレベル変化の一方
のレベル変化時（例えば立上り時）に書込み指令信号▲
▼がラッチされ、規定されたサイクルにおける該外
部クロックのレベル変化の他方のレベル変化時（この場
合は立下り時）に、上記ラッチされた書込み指令信号が
第１の論理レベルにある時は書込み信号WPが発生され、
該ラッチされた書込み指令信号が第２の論理レベル（こ
の場合は“H"レベル）にある時は該書込み信号の発生が
阻止されるようになっている。
サイクルにおける外部クロックCLKのレベル変化の一方
のレベル変化時（例えば立上り時）に書込み指令信号▲
▼がラッチされ、規定されたサイクルにおける該外
部クロックのレベル変化の他方のレベル変化時（この場
合は立下り時）に、上記ラッチされた書込み指令信号が
第１の論理レベルにある時は書込み信号WPが発生され、
該ラッチされた書込み指令信号が第２の論理レベル（こ
の場合は“H"レベル）にある時は該書込み信号の発生が
阻止されるようになっている。
つまり、書込み指令信号がいったんラッチされても、
後の時点（クロックの半周期分に相当する時間経過後）
において該書込み指令信号の論理レベルに応じて書込み
信号の発生を阻止することができ、それによって書込み
動作のキャンセルが可能となる。
後の時点（クロックの半周期分に相当する時間経過後）
において該書込み指令信号の論理レベルに応じて書込み
信号の発生を阻止することができ、それによって書込み
動作のキャンセルが可能となる。
第２の形態においても同様に、書込み指令信号がいっ
たんラッチされても、後の時点において非同期のチップ
選択信号の論理レベルに応じて書込み動作のキャンセル
を行うことができる。
たんラッチされても、後の時点において非同期のチップ
選択信号の論理レベルに応じて書込み動作のキャンセル
を行うことができる。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述する実施例
を用いて説明する。
ついては、添付図面を参照しつつ以下に記述する実施例
を用いて説明する。
第２図には本発明の一実施例としてのSTRAM装置の構
成がブロック的に示される。
成がブロック的に示される。
第２図において、T1〜T5のチップの端子、10は端子T4
から入力された外部クロックCLKを逆相クロック▲
▼に反転させるインバータ、20は通常のスタティック
形メモリセルアレイを示す。なお、ここで言うメモリセ
ルアレイとは、複数のワード線およびビット線の交差部
にメモリセルがそれぞれ配設された本来のセルアレイ
と、メモリセルに対してアクセスを行うための周辺回路
との双方を含むものとする。端子T1〜T4にはそれぞれア
ドレスデータADD,ロー・アクティブのチップ選択信号▲
▼、ロー・アクティブの書込み指令信号▲▼、
クロックCLKが入力されるようになっている。また、端
子T5は、メモリセルアレイ20との間でデータの読出し
（読出しデータDOUT）および書込み（書込みデータ
DIN）のために供される共通の入出力端子を表す。
から入力された外部クロックCLKを逆相クロック▲
▼に反転させるインバータ、20は通常のスタティック
形メモリセルアレイを示す。なお、ここで言うメモリセ
ルアレイとは、複数のワード線およびビット線の交差部
にメモリセルがそれぞれ配設された本来のセルアレイ
と、メモリセルに対してアクセスを行うための周辺回路
との双方を含むものとする。端子T1〜T4にはそれぞれア
ドレスデータADD,ロー・アクティブのチップ選択信号▲
▼、ロー・アクティブの書込み指令信号▲▼、
クロックCLKが入力されるようになっている。また、端
子T5は、メモリセルアレイ20との間でデータの読出し
（読出しデータDOUT）および書込み（書込みデータ
DIN）のために供される共通の入出力端子を表す。
端子T1とメモリセルアレイ20との間にはレジスタ21が
介在され、該レジスタ21は、アドレスデータADDをクロ
ックCLKに応答してラッチする機能を有し、具体的に
は、クロックCLKが“H"レベルの時のアドレスデータを
保持してメモリセルアレイ20に供給する。端子T2にはレ
ジスタ22が接続され、該レジスタ22は、クロックCLKが
“H"レベルの時のチップ選択信号▲▼を保持して出
力する機能を有している。同様に端子T3にはレジスタ23
およびレジスタ23Aが接続されている。レジスタ23はク
ロックCLKが“H"レベルの時の書込み指令信号▲▼
を保持して出力する機能を有し、一方、レジスタ23Aは
クロックCLKが“L"レベルの時、すなわち逆相クロック
▲▼が“H"レベルの時の書込み指令信号▲▼
を保持して出力する機能を有している。
介在され、該レジスタ21は、アドレスデータADDをクロ
ックCLKに応答してラッチする機能を有し、具体的に
は、クロックCLKが“H"レベルの時のアドレスデータを
保持してメモリセルアレイ20に供給する。端子T2にはレ
ジスタ22が接続され、該レジスタ22は、クロックCLKが
“H"レベルの時のチップ選択信号▲▼を保持して出
力する機能を有している。同様に端子T3にはレジスタ23
およびレジスタ23Aが接続されている。レジスタ23はク
ロックCLKが“H"レベルの時の書込み指令信号▲▼
を保持して出力する機能を有し、一方、レジスタ23Aは
クロックCLKが“L"レベルの時、すなわち逆相クロック
▲▼が“H"レベルの時の書込み指令信号▲▼
を保持して出力する機能を有している。
また、メモリセルアレイ20と入出力端子T5との間は２
系統、すなわちデータ書込み用およびデータ読出し用、
に分かれており、データ書込み用の系統にはレジスタ24
およびトライステートバッファ28が介在され、データ読
出し用の系統にはトライステートバッファ29が介在され
ている。このレジスタ24は、逆相クロック▲▼が
“H"レベルの時の書込みデータDINをラッチしてトライ
ステートバッファ28に供給する。このトライステートバ
ッファ28は、後述の書込みパルス発生回路27からの書込
みパルスWPが“H"レベルの時に、レジスタ24を通して送
られてくる書込みデータDINをメモリセルアレイ20に供
給する機能を有している。同様に、トライステートバッ
ファ29は、後述のアンドゲート25からの読出し制御信号
OEが“H"レベルの時に、メモリセルアレイ20から読出さ
れたデータを読出しデータDOUTとして端子T5に供給する
機能を有している。
系統、すなわちデータ書込み用およびデータ読出し用、
に分かれており、データ書込み用の系統にはレジスタ24
およびトライステートバッファ28が介在され、データ読
出し用の系統にはトライステートバッファ29が介在され
ている。このレジスタ24は、逆相クロック▲▼が
“H"レベルの時の書込みデータDINをラッチしてトライ
ステートバッファ28に供給する。このトライステートバ
ッファ28は、後述の書込みパルス発生回路27からの書込
みパルスWPが“H"レベルの時に、レジスタ24を通して送
られてくる書込みデータDINをメモリセルアレイ20に供
給する機能を有している。同様に、トライステートバッ
ファ29は、後述のアンドゲート25からの読出し制御信号
OEが“H"レベルの時に、メモリセルアレイ20から読出さ
れたデータを読出しデータDOUTとして端子T5に供給する
機能を有している。
25はレジスタ22の出力の反転信号とレジスタ23の出力
信号とに応答し、前述の読出し制御信号OEを出力するア
ンドゲート、26はレレジスタ22の出力の反転信号とレジ
スタ23の出力の反転信号とに応答するアンドゲート、26
Aはアンドゲート26の出力とレジスタ23Aの出力の反転信
号とに応答し、書込み制御信号WSを出力するアンドゲー
トを示す。書込みパルス発生回路27は、書込み制御信号
WSが“H"レベルの時に、前述の逆相クロック▲▼
の立上りエッジ、すなわち外部のクロックCLKの立下り
エッジに応答して前述の書込みパルスWPを発生する機能
を有している。
信号とに応答し、前述の読出し制御信号OEを出力するア
ンドゲート、26はレレジスタ22の出力の反転信号とレジ
スタ23の出力の反転信号とに応答するアンドゲート、26
Aはアンドゲート26の出力とレジスタ23Aの出力の反転信
号とに応答し、書込み制御信号WSを出力するアンドゲー
トを示す。書込みパルス発生回路27は、書込み制御信号
WSが“H"レベルの時に、前述の逆相クロック▲▼
の立上りエッジ、すなわち外部のクロックCLKの立下り
エッジに応答して前述の書込みパルスWPを発生する機能
を有している。
次に、書込みパルス発生回路の一構成例について第３
図を参照しながら説明する。
図を参照しながら説明する。
ここに示される書込みパルス発生回路は、逆相クロッ
ク▲▼を所定時間だけ遅延させて信号S1として出
力する遅延回路30と、該遅延回路よりは大きな遅延量を
もって逆相クロック▲▼を所定時間だけ遅延さ
せ、信号S2として出力する遅延回路31と、該信号S2を反
転させるインバータ32と、該インバータ32の出力と遅延
回路30の出力S1とに応答して信号S3を出力するアンドゲ
ート33と、該信号S3と前述の書込み制御信号WSとを応答
して書込みパルスWPを出力するアンドゲート34とから構
成されている。
ク▲▼を所定時間だけ遅延させて信号S1として出
力する遅延回路30と、該遅延回路よりは大きな遅延量を
もって逆相クロック▲▼を所定時間だけ遅延さ
せ、信号S2として出力する遅延回路31と、該信号S2を反
転させるインバータ32と、該インバータ32の出力と遅延
回路30の出力S1とに応答して信号S3を出力するアンドゲ
ート33と、該信号S3と前述の書込み制御信号WSとを応答
して書込みパルスWPを出力するアンドゲート34とから構
成されている。
次に、第２図におけるデータ入出力部の具体的な一構
成例について第４図を参照しながら説明する。なお、第
４図は説明の簡単化のためにメモリセルアレイの１コラ
ム分の構成についてのみ示すものである。
成例について第４図を参照しながら説明する。なお、第
４図は説明の簡単化のためにメモリセルアレイの１コラ
ム分の構成についてのみ示すものである。
第４図において、41はアドレスデータADDに応答して
ワード線WLのいずれかを選択するロウアクセス用周辺回
路、42はアドレスデータADDに応答してビット線対BL,▲
▼の１対を選択するコラムアクセス用周辺回路を示
す。一方、50は例えばフリップフロップ構成を有するメ
モリセル、51および52はそれぞれ当該ワード線WLの選択
時に対応のビット線BL,▲▼とメモリセル50との間
でデータの読出しまたは書込みを行うためのトランスフ
ァゲート用トランジスタ、53および54は負荷としてのト
ランジスタ、55および56はコラムアクセス用周辺回路か
らの選択制御によりそれぞれビット線▲▼とデータ
線▲▼との間、ビット線BLとデータ線DBとの間を接
続するトランジスタ、を示す。なお、メモリセル50とト
ランスファゲート用トランジスタ51および52とにより１
ビットが構成される。
ワード線WLのいずれかを選択するロウアクセス用周辺回
路、42はアドレスデータADDに応答してビット線対BL,▲
▼の１対を選択するコラムアクセス用周辺回路を示
す。一方、50は例えばフリップフロップ構成を有するメ
モリセル、51および52はそれぞれ当該ワード線WLの選択
時に対応のビット線BL,▲▼とメモリセル50との間
でデータの読出しまたは書込みを行うためのトランスフ
ァゲート用トランジスタ、53および54は負荷としてのト
ランジスタ、55および56はコラムアクセス用周辺回路か
らの選択制御によりそれぞれビット線▲▼とデータ
線▲▼との間、ビット線BLとデータ線DBとの間を接
続するトランジスタ、を示す。なお、メモリセル50とト
ランスファゲート用トランジスタ51および52とにより１
ビットが構成される。
また、データ線▲▼,DBにはそれぞれデータの書
込み時に動作するトランジスタ57,58が接続されてい
る。すなわち、トランジスタ57のゲートには、入出力端
子T5から入力された書込みデータDINがインバータ43、
インバータ44およびアンドゲート28aを介して供給され
るようになっており（ゲート信号DIN）、トランジスタ5
8のゲートには、入出力端子T5から入力された書込みデ
ータDINがインバータ43、インバータ44、インバータ45
およびアンドゲート28bを介して供給されるようになっ
ている（ゲート信号▲▼）。なお、アンドゲート
28aおよび28bは前述の書込みパルスWPによって制御され
る。
込み時に動作するトランジスタ57,58が接続されてい
る。すなわち、トランジスタ57のゲートには、入出力端
子T5から入力された書込みデータDINがインバータ43、
インバータ44およびアンドゲート28aを介して供給され
るようになっており（ゲート信号DIN）、トランジスタ5
8のゲートには、入出力端子T5から入力された書込みデ
ータDINがインバータ43、インバータ44、インバータ45
およびアンドゲート28bを介して供給されるようになっ
ている（ゲート信号▲▼）。なお、アンドゲート
28aおよび28bは前述の書込みパルスWPによって制御され
る。
データ線▲▼,DB上のデータは、センスアンプ59
において増幅され、さらに出力バッファ60を介し、トラ
イステートバッファ29を通して読出しデータDOUTとして
入出力端子T5に出力されるようになっている。
において増幅され、さらに出力バッファ60を介し、トラ
イステートバッファ29を通して読出しデータDOUTとして
入出力端子T5に出力されるようになっている。
次に、第２図〜第４図に示されるSTRAM装置の動作に
ついて第５図のタイミング図を参照しながら説明する。
ついて第５図のタイミング図を参照しながら説明する。
まず、端子T2に“L"レベルのチップ選択信号▲▼
を印加し、この状態で端子T3に書込み指令信号▲▼
を印加し、端子T4にクロックCLKを印加すると、該クロ
ックCLKの立上りエッジに同期して所定の機能を実行す
るためのサイクル（図示の例では書込みサイクルtWおよ
び書込みキャンセルサイクルtWC）が規定される。
を印加し、この状態で端子T3に書込み指令信号▲▼
を印加し、端子T4にクロックCLKを印加すると、該クロ
ックCLKの立上りエッジに同期して所定の機能を実行す
るためのサイクル（図示の例では書込みサイクルtWおよ
び書込みキャンセルサイクルtWC）が規定される。
（１）書込みサイクルtWの時 t1の時点で書込み指令信号▲▼に“L"レベルを入
力し、クロックCLKが立上ると、書込み指令信号は、レ
ジスタ23およびアンドゲート26を介してアンドゲート26
Aに入力される。
力し、クロックCLKが立上ると、書込み指令信号は、レ
ジスタ23およびアンドゲート26を介してアンドゲート26
Aに入力される。
次いでt2の時点で書込み指令信号▲▼に“L"レベ
ルを入力し、クロックCLKが立下ると、つまり逆相クロ
ック▲▼が立上ると、書込み指令信号は、制御信
号WSが出力され、書込みパルス発生回路27レジスタ23A
を介してアンドゲート26Aに入力される。これによって
アンドゲート26Aから書込み制御信号WSが出力され、書
込みパルス発生回路27は、該信号WSと逆相クロック▲
▼に応答して書込みパルスWPを発生する。
ルを入力し、クロックCLKが立下ると、つまり逆相クロ
ック▲▼が立上ると、書込み指令信号は、制御信
号WSが出力され、書込みパルス発生回路27レジスタ23A
を介してアンドゲート26Aに入力される。これによって
アンドゲート26Aから書込み制御信号WSが出力され、書
込みパルス発生回路27は、該信号WSと逆相クロック▲
▼に応答して書込みパルスWPを発生する。
一方、逆相クロック▲▼の立上り時点（t2の時
点）ではレジスタ24に書込みデータDINがラッチされて
いる。書込みパルスWPが出力されると、トライステート
バッファ28が有効になり、該レジスタにラッチされてい
るデータは該バッファを通してメモリセルアレイ20に供
給される。つまり、データの書込みが行われる。
点）ではレジスタ24に書込みデータDINがラッチされて
いる。書込みパルスWPが出力されると、トライステート
バッファ28が有効になり、該レジスタにラッチされてい
るデータは該バッファを通してメモリセルアレイ20に供
給される。つまり、データの書込みが行われる。
（２）書込みキャンセルサイクルtWCの時 t3の時点で書込み指令信号▲▼に“L"レベルを入
力し、クロックCLKが立上ると、書込み指令信号は、レ
ジスタ23およびアンドゲート26を介してアンドゲート26
Aに入力される。
力し、クロックCLKが立上ると、書込み指令信号は、レ
ジスタ23およびアンドゲート26を介してアンドゲート26
Aに入力される。
次いでt4の時点で書込み指令信号▲▼に“H"レベ
ルを入力し、逆相クロック▲▼が立上ると、書込
み指令信号は、レジスタ23Aを介してアンドゲート26Aに
入力される。しかしながら、この場合の書込み指令信号
▲▼は“H"レベルであるので、アンドゲート26Aは
「閉じた状態」となる。それ故、書込み制御信号WSは出
力されず、書込みパルスWPも発生されない。
ルを入力し、逆相クロック▲▼が立上ると、書込
み指令信号は、レジスタ23Aを介してアンドゲート26Aに
入力される。しかしながら、この場合の書込み指令信号
▲▼は“H"レベルであるので、アンドゲート26Aは
「閉じた状態」となる。それ故、書込み制御信号WSは出
力されず、書込みパルスWPも発生されない。
従って、逆相クロック▲▼の立上り時点（t4の
時点）で書込みデータDINがラッチされたとしても、ト
ライステートバッファ28が無効であるため、メモリセル
アレイ20へのデータの書込みは実行されない。つまり、
書込み動作のキャンセルが行われる。
時点）で書込みデータDINがラッチされたとしても、ト
ライステートバッファ28が無効であるため、メモリセル
アレイ20へのデータの書込みは実行されない。つまり、
書込み動作のキャンセルが行われる。
第６図には本発明の他の実施例としてのSTRAM装置の
構成がブロック的に示される。
構成がブロック的に示される。
本実施例の装置が第２図実施例の装置と異なる点は、
レジスタ23Aおよびアンドゲート26Aの代わりに、外
部クロックCLKとは無関係な非同期のチップ選択信号CS
（端子T6から入力される）とアンドゲート25の出力とに
応答して前述の読出し制御信号OEを出力するアンドゲー
ト25Aを付加したこと、該非同期のチップ選択信号CS
とアンドゲート26の出力とに応答して前述の書込み制御
信号WSを出力するアンドゲート26Bを付加したこと、で
ある。他の構成および作用については同じであるので、
その説明は省略する。この実施例では非同期のチップ選
択信号CSが書込みキャンセル用の制御信号として用いら
れている。
レジスタ23Aおよびアンドゲート26Aの代わりに、外
部クロックCLKとは無関係な非同期のチップ選択信号CS
（端子T6から入力される）とアンドゲート25の出力とに
応答して前述の読出し制御信号OEを出力するアンドゲー
ト25Aを付加したこと、該非同期のチップ選択信号CS
とアンドゲート26の出力とに応答して前述の書込み制御
信号WSを出力するアンドゲート26Bを付加したこと、で
ある。他の構成および作用については同じであるので、
その説明は省略する。この実施例では非同期のチップ選
択信号CSが書込みキャンセル用の制御信号として用いら
れている。
第７図には第６図装置の動作タイミングが示される。
この動作タイミング図にも示されるように、サイクルtW
においてはクロックCLKの立下りエッジ（t2の時点）に
応答して書込みパルスWPが発生し、それによって書込み
動作が実行される。しかしながら、次のサイクルtWCに
おいてはクロックCLKの立下りエッジ（t4の時点）の直
前に非同期のチップ選択信号CSが“L"レベルに変化する
ことにより、アンドゲート26Bが閉じ、それによって書
込み制御信号WSの出力が阻止される。従って、書込みパ
ルス発生回路27は、本来ならば逆相クロック▲▼
の立上りエッジ（第７図には図示せず）に応答して書込
み制御信号WSの受信に基づき書込みパルスWPを発生する
ところであるが、この場合には書込み制御信号WSが出力
されないので、書込みパルスWPは発生されない。つま
り、書込み動作のキャンセルが行われる。
この動作タイミング図にも示されるように、サイクルtW
においてはクロックCLKの立下りエッジ（t2の時点）に
応答して書込みパルスWPが発生し、それによって書込み
動作が実行される。しかしながら、次のサイクルtWCに
おいてはクロックCLKの立下りエッジ（t4の時点）の直
前に非同期のチップ選択信号CSが“L"レベルに変化する
ことにより、アンドゲート26Bが閉じ、それによって書
込み制御信号WSの出力が阻止される。従って、書込みパ
ルス発生回路27は、本来ならば逆相クロック▲▼
の立上りエッジ（第７図には図示せず）に応答して書込
み制御信号WSの受信に基づき書込みパルスWPを発生する
ところであるが、この場合には書込み制御信号WSが出力
されないので、書込みパルスWPは発生されない。つま
り、書込み動作のキャンセルが行われる。
なお、上述した実施例では書込みサイクルtWにおける
外部クロックCLKの立上りエッジで書込み指令信号▲
▼をラッチし、該クロックCLK立下りエッジの直後で
書込みパルスWPの発生あるいは書込みキャンセルを行う
ように構成したが、これは、それぞれ逆のエッジに応答
して所定の動作を行うように構成することもできる。
外部クロックCLKの立上りエッジで書込み指令信号▲
▼をラッチし、該クロックCLK立下りエッジの直後で
書込みパルスWPの発生あるいは書込みキャンセルを行う
ように構成したが、これは、それぞれ逆のエッジに応答
して所定の動作を行うように構成することもできる。
以上説明したように本発明の半導体メモリ装置によれ
ば、比較的簡易な構成でありながら、いったんアドレス
アクセスしたセルに対するデータの書込みを必要に応じ
てキャンセルすることができる。
ば、比較的簡易な構成でありながら、いったんアドレス
アクセスしたセルに対するデータの書込みを必要に応じ
てキャンセルすることができる。
第１図（ａ）および（ｂ）は本発明による半導体メモリ
装置の原理ブロック図、 第２図は本発明の一実施例としてのSTRAM装置の構成を
示すブロック図、 第３図は第２図における書込みパルス発生回路の一構成
例を示す回路図、 第４図は第２図におけるデータ入出力部の具体的な一構
成例を示す回路図、 第５図は第２図装置の動作タイミング図、 第６図は本発明の他の実施例としてのSTRAM装置の構成
を示すブロック図、 第７図は第６図装置の動作タイミング図、 第８図は従来形の一例としてのSTRAM装置の構成を示す
ブロック図、 第９図は第８図装置の動作タイミング図、 である。 （符号の説明） １……クロック反転手段、２、2A……サイクル規定回
路、３……書込み信号発生回路、４……メモリセルアレ
イ、CLK……外部クロック、▲▼……逆相クロッ
ク、CS……非同期チップ選択信号、DIN……書込みデー
タ、▲▼……書込み指令信号、WS……書込み制御信
号、WP……書込み信号。
装置の原理ブロック図、 第２図は本発明の一実施例としてのSTRAM装置の構成を
示すブロック図、 第３図は第２図における書込みパルス発生回路の一構成
例を示す回路図、 第４図は第２図におけるデータ入出力部の具体的な一構
成例を示す回路図、 第５図は第２図装置の動作タイミング図、 第６図は本発明の他の実施例としてのSTRAM装置の構成
を示すブロック図、 第７図は第６図装置の動作タイミング図、 第８図は従来形の一例としてのSTRAM装置の構成を示す
ブロック図、 第９図は第８図装置の動作タイミング図、 である。 （符号の説明） １……クロック反転手段、２、2A……サイクル規定回
路、３……書込み信号発生回路、４……メモリセルアレ
イ、CLK……外部クロック、▲▼……逆相クロッ
ク、CS……非同期チップ選択信号、DIN……書込みデー
タ、▲▼……書込み指令信号、WS……書込み制御信
号、WP……書込み信号。
Claims (2)
- 【請求項１】外部からのクロック（CLK）を反転させて
逆相のクロック（▲▼）を得る手段（１）と、 少なくとも書込み指令信号（▲▼）および前記外部
クロックに応答して該クロックの周期毎に所定の機能を
実行するためのサイクルを規定し、該規定されたサイク
ルにおいて該書込み指令信号が第１の論理レベルにある
時に書込み制御信号（WS）を出力する回路（２）と、 該書込み制御信号が出力されている時に前記逆相のクロ
ックに応答して書込み信号（WP）を発生する回路（３）
と、 該書込み信号に応答してデータ（DIN）の書込みのアク
セスが行われるよう構成されたメモリセルアレイ（４）
とを具備し、 規定されたサイクルにおける前記外部クロックのレベル
変化の一方のレベル変化時に前記書込み指令信号をラッ
チし、 規定されたサイクルにおける前記外部クロックのレベル
変化の他方のレベル変化時に、前記ラッチされた書込み
指令信号が第１の論理レベルにある時は前記書込み信号
を発生し、該ラッチされた書込み指令信号が第２の論理
レベルにある時は該書込み信号の発生を阻止するように
したことを特徴とする半導体メモリ装置。 - 【請求項２】外部からのクロック（CLK）を反転させて
逆相のクロック（▲▼）を得る手段（１）と、 少なくとも書込み指令信号（▲▼）と前記外部クロ
ックと該クロックに無関係な非同期のチップ選択信号
（CS）に応答して該クロックの周期毎に所定の機能を実
行するためのサイクルを規定し、該規定されたサイクル
において該書込み指令信号が第１の論理レベルにあり且
つ該チップ選択信号が第２の論理レベルにある時に書込
み制御信号（WS）を出力する回路（2A）と、 該書込み制御信号が出力されている時に前記逆相のクロ
ックに応答して書込み信号（WP）を発生する回路（３）
と、 該書込み信号に応答してデータ（DIN）の書込みのアク
セスが行われるよう構成されたメモリセルアレイ（４）
とを具備し、 規定されたサイクルにおける前記外部クロックのレベル
変化の一方のレベル変化時に前記書込み指令信号をラッ
チし、 規定されたサイクルにおける前記外部クロックのレベル
変化の他方のレベル変化時に、前記ラッチされた書込み
指令信号が第１の論理レベルにあり且つ前記チップ選択
信号が第２の論理レベルにある時は前記書込み信号を発
生し、該チップ選択信号が第１の論理レベルにある時は
前記ラッチされた書込み指令信号の論理レベルにかかわ
らず該書込み信号の発生を阻止するようにしたことを特
徴とする半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056311A JP2528930B2 (ja) | 1988-03-11 | 1988-03-11 | 半導体メモリ装置 |
| US07/304,318 US4916670A (en) | 1988-02-02 | 1989-01-31 | Semiconductor memory device having function of generating write signal internally |
| KR8901220A KR920008029B1 (en) | 1988-02-02 | 1989-02-02 | Semiconductor memory device having function of generation write signal internally |
| DE68916818T DE68916818D1 (de) | 1988-02-02 | 1989-02-02 | Zur internen Erzeugung eines Schreibsignals fähige Halbleiterspeicheranordnung. |
| EP89400302A EP0327463B1 (en) | 1988-02-02 | 1989-02-02 | Semiconductor memory device having function of generating write signal internally |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056311A JP2528930B2 (ja) | 1988-03-11 | 1988-03-11 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01232596A JPH01232596A (ja) | 1989-09-18 |
| JP2528930B2 true JP2528930B2 (ja) | 1996-08-28 |
Family
ID=13023604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63056311A Expired - Fee Related JP2528930B2 (ja) | 1988-02-02 | 1988-03-11 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528930B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4859440B2 (ja) * | 2005-01-19 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
1988
- 1988-03-11 JP JP63056311A patent/JP2528930B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01232596A (ja) | 1989-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |