KR0184369B1 - 반도체 기억장치 - Google Patents

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KR0184369B1
KR0184369B1 KR1019950023077A KR19950023077A KR0184369B1 KR 0184369 B1 KR0184369 B1 KR 0184369B1 KR 1019950023077 A KR1019950023077 A KR 1019950023077A KR 19950023077 A KR19950023077 A KR 19950023077A KR 0184369 B1 KR0184369 B1 KR 0184369B1
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사토 후미오
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Abstract

[목적]
본 발명은, 동기형의 SRAM에 있어서 레이트 라이트 기입방식을 실현할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
[구성]
본 발명은, 클럭신호에 동기해 독출동작 또는 기입동작에 관계없이 어드레스신호를 취입하여 보유하는 제1어드레스 레지스터(101) 외에 설치된 제2어드레스 레지스터(2)에 기입어드레스를 보유하고, 이 보유된 기입어드레스를 어드레스 선택회로(3)에 의해 선택하여 입력데이터 레지스터(104)에 보유된 데이터를 기입하도록 구성되어 있다.

Description

반도체 기억장치
제1도는 본 발명의 제1, 제2, 제3 또는 제7발명의 한 실시예에 따른 동기형 SRAM의 반도체 기억장치의 구성을 나타낸 도면.
제2도는 제1도에 도시한 비교회로의 한 구성예를 나타낸 도면.
제3도는 제2도에 도시한 비교회로의 일부 구성의 구체예를 나타낸 도면.
제4도는 제2도에 도시한 비교회로의 일부 구성의 다른 구체예를 나타낸 도면.
제5도는 제1도에 도시한 구성의 타이밍차트의 일예를 나타낸 도면.
제6도는 본 발명의 제4, 제5, 제6 또는 제7발명의 한 실시예에 따른 동기형 SRAM의 반도체 기억장치의 구성을 나타낸 도면.
제7도는 제6도에 도시한 구성의 타이밍차트의 일예를 나타낸 도면.
제8도는 본 발명의 제8 또는 제9발명의 한 실시예에 따른 동기형 SRAM의 반도체 기억장치의 타이밍차트를 나타낸 도면.
제9도는 종래의 동기형 SRAM의 한 구성예를 나타낸 도면.
제10도는 제9도에 도시한 어드레스 레지스터의 래치회로의 한 구성예를 나타낸 도면.
제11도는 제9도에 도시한 어드레스 레지스터의 래치회로의 다른 구성예를 나타낸 도면.
제12도는 제9도에 도시한 어드레스 레지스터의 래치회로의 다른 구성예를 나타낸 도면.
제13도는 제9도에 도시한 구성의 타이밍차트의 일예를 나타낸 도면.
제14도는 레이트 라이트 기입방식의 타이밍차트의 일예를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
2 : 제2어드레스 레지스터 3 : 어드레스 선택회로
5 : 비교회로 6 : 출력데이터 선택회로
7 : 제어신호 제어회로 101 : 제1어드레스 레지스터
104 : 입력데이터 레지스터
[산업상의 이용분야]
본 발명은 클럭신호를 이용한 동기형의 스태틱 랜덤 억세스 메모리(Static Random Access Memory : SRAM)의 반도체 기억장치에 관한 것으로, 특히 기업어드레스를 확정한 다음의 사이클에서 데이터를 기입하는 레이트 라이트(late write) 기입방식을 채용한 반도체 기억장치에 관한 것이다.
[종래의 기술]
제9도는 종래의 동기형 SRAM의 회로구성도이다.
제9도에 있어서, SRAM은 어드레스 디코더(100)에 어드레스 레지스터(101)를 갖추고, 외부클럭신호에 따라 내부에서 발생한 클럭신호(K)에 의해 외부로부터 주어지는 어드레스신호가 기억된다. 또, 칩선택신호(/S), 기입신호(/W)에 대해서도 마찬가지로 각각의 신호를 보유하는 레지스터(102, 103)가 갖추어져 있다. 한편, I/O버퍼(DQ)에 대해서는 입력데이터 레지스터(104)와 출력데이터 레지스터(105)가 갖추어져 있다.
기입·독출 제어기(106)는 비트선의 부하회로(도시하지 않음)를 기입동작과 독출동작으로 제어하는 신호(SWE), 감지증폭기(SA; 107)를 활성화시키는 신호(SAE), 기입 트랜지스터(WT; 107)를 활성화시키는 신호(WP)를 발생한다. 어드레스 레지스터(101)는 1개의 어드레스에 대해 1개 밖에 없고, 항상 어드레스 레지스터(101)에 보유된 어드레스에 따라 셀(108)이 선택된다. 독출 데이터는, 데이터출력 제어신호(/G)에 의해 제어되는 출력버퍼(109)를 매개해서 독출된다.
한편, 레지스터를 구성하는 2개의 래치회로로서는 예컨대 제10도 또는 제11도에 나타낸 바와 같은 것이 있고, 또 다입력(IN1, IN2)으로 논리를 취하는 경우는 제12도에 나타낸 클럭제어 NAND회로가 있다.
제13도는 제9도에 도시한 SRAM의 독출동작과 기입동작의 사이클의 일예를 나타낸 도면이다.
제13도에 있어서, 사이클 1의 독출(R)동작에서의 어드레스(A1)에 대한 독출데이터(Q1)는 사이클 2에서 독출된다. 마찬가지로 사이클 2의 어드레스(A2)에 대해 데이터(Q2)가 사이클 3에서 독출된다. 사이클 5에서는 기입동작이 실행된다. 어드레스(A3)에 대해 데이터(D3)가 기입된다. 사이클 5에 있어서 기입동작은 종료한다.
이러한 SRAM에 있어서, 비트구성이 예컨대 32비트와 같이 많은 경우에는, 입출력패드가 많아지기 때문에, 입출력패드를 공통화한 I/O 공통방식이 채용되고 있다. 이 방식에서는 독출데이터(Q2)와 입력데이터(D3)가 충돌하지 않도록 하기 위해서, 제13도에 나타낸 바와 같이 독출사이클 3과 기입사이클 5와의 사이에 아무런 동작도 실행되지 않는 데드 사이클(dead cycle) 4가 삽입된다. 따라서, 독출동작을 3회 행한 후 기입동작을 2회 행하는 동작을 연속하여 행하면, 사이클 4와 사이클 10에 데드 사이클이 삽입되어 12사이클이 필요하게 된다.
이와 같이, I/O 공통방식에서는, 데드 사이클에 의해 독출동작으로부터 기입동작으로 이행할 때마다 1사이클분이 낭비하게 되어 전체의 작업시간을 길게 하게 된다.
이러한 문제를 해결하기 위해서, 제14도의 타이차트에 나타낸 바와 같이 레이트 라이트(late write)라는 기입방식이 제안되어 있다. 레이트 라이트 기입방식이란 I/O 패드로부터 데이터를 입력하는 사이클의 1개 전의 사이클에서 기입어드레스를 확정하는 방식이다.
제14도에 있어서, 데이터(Q2)의 독출과 데이터(D3)의 기입타이밍은 제13도의 타이밍과 동일하다. 한편, 데이터(D3)에 대한 기입어드레스(A3)는 사이클4 에서 입력되기 때문에, 데드 사이클은 불필요하게 된다. 이와 같이 해서, 제13도와 동일한 독출동작과 기입동작을 행하면, 레이트 라이트 기입방식에서는 사이클 11에서 종료하여, 종래방식과 비교해 1사이클분이 빨리 종료할 수 있다.
이러한 레이트 라이트 기입방식의 기입타이밍은 제14도에 나타낸 바와 같이 제안되고 있지만, 이를 실현하기 위한 회로구성에서는 기입사이클에 있어서 데이터입력의 1개 전의 사이클에서 어드레스를 확정하지 않으면 안되므로, 제9도에 나타낸 바와 같이 1개의 어드레스 레지스터로는 불가능하다.
또, 기입동작에 있어서는 1개의 기입사이클 내에서 선택해야 할 워드선을 활성화시켜 기입데이터를 비트선에 부여하지 않으면 안된다. 그러나, 사이클의 시작부분에서는 전사이클의 워드선이 활성화되고 있고, 도중에서 선택해야 할 워드선이 활성화된다. 이 때문에, 기입사이클이 개시됨과 동시에 기입데이터를 비트선에 부여할 수는 없고, 선택해야 할 워드선이 활성화될 때까지 기다리지 않으면 안된다.
이것은 기입동작마진을 감소시키게 된다. 더우기, 기입동작 직후의 독출동작에 있어서는, 상술한 이유로 인하여 비트선의 레벨이 독출동작에 충분한 레벨까지 회복되지 않기 때문에, 독출동작이 지연되게 된다. 이러한 것들은, 대용량, 고속의 SRAM일수록 현저해진다.
이상 설명한 바와 같이, 어드레스 레지스터를 1개 갖춘 종래의 동기형 SRAM에서는, I/O 공통방식에서의 데이터의 충돌을 회피하기 위한 레이트 라이트 기입방식을 실현할 수는 없었다.
또, 종래에서는 워드선의 확정이 지연되기 때문에, 기입동작의 마진이 적어진다고 하는 문제를 초래하고 있었다.
더우기, 기입동작에 잇따른 독출동작에 있어서는, 독출동작에 충분한 비트선 레벨이 얻어지지 않기 때문에, 데이터의 독출시간이 지연되다는 문제를 초래하고 있었다.
[발명의 목적]
그래서, 본 발명은 상기한 점을 감안하여 이루어진 것으로, 그 제1의 목적으로 하는 바는 동기형의 SRAM에 있어서 레이트 라이트 기입방식을 실현할 수 있는 반도체 기억장치를 제공하는 것에 있다. 또, 제2의 목적으로 하는 바는, 레이트 라이트 기입방식에서 기입동작을 실행할 수 있는 동기형의 SRAM에 있어서, 기입마진의 증대 및 기입동작 직후의 독출동작의 지연을 회피할 수 있는 반도체 기억장치를 제공하는 것에 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 제1발명은, 클럭신호에 동기해 억세스동작을 행하여 기입어드레스를 확정시킨 다음의 기입사이클에서 데이터를 기입하는 레이트 라이트 기입방식을 갖는 스태틱형 랜덤 억세스 메모리의 반도체 기억장치에 있어서, 클럭신호에 동기해 어드레스신호를 취입하여 보유·출력하는 제1어드레스 보유회로와, 제1어드레스 보유회로에 보유된 어드레스신호중 기입어드레스신호를 클럭신호에 동기해 취입하여 보유·출력하는 제2어드레스 보유회로와, 억세스 셀에 공급되는 어드레스신호로서 제1어드레스 보유회로에 보유된 제1어드레스신호 또는 제2어드레스 보유회로에 보유된 제2어드레스신호를 선택하는 어드레스 선택회로와, 기입데이터를 취입하여 보유·출력하는 데이터 보유회로와, 제1어드레스신호와 제2어드레스신호를 비교하는 비교회로와, 비교회로의 비교결과에 있어서, 제1어드레스신호와 제2어드레스신호가 일치하는 경우에는 데이터 보유회로에 보유된 기입데이터를 선택하고, 제1어드레스신호와 제2어드레스신호가 불일치하는 경우에는 억세스 셀로부터 독출된 독출데이터를 선택하여, 선택된 데이터를 출력데이터로 하는 출력데이터 선택회로로 구성된 것을 특징으로 한다.
본 발명의 제2발명은, 제1발명의 반도체 기억장치에 있어서, 연속한 기입 사이클의 최후의 기입사이클에서의 기입동작은, 최후의 기입사이클 다음의 기입사이클이 실행되기 전에 실행되는 것을 특징으로 한다.
본 발명의 제3발명은, 제1발명의 반도체 기억장치에 있어서, 상기 어드레스 선택회로는, 외부로부터 주어지는 억세스 제어신호에 기초하여 생성되는 내부 독출신호 또는 내부 기입신호에 따라서 선택제어되어, 독출동작시에 제1어드레스신호를 선택하고 기입동작시에 제2어드레스신호를 선택하는 것을 특징으로 한다.
본 발명의 제4발명은, 제1발명의 반도체 기억장치에 있어서, 제1기입사이클에서 기입어드레스신호가 상기 제2어드레스 보유회로에 취입되어 보유되고, 보유된 기입어드레스신호에 의해 셀이 선택되며, 제2기입사이클의 개시로부터 상기 데이터 보유회로에 보유된 기입데이터가 선택된 셀에 기입되는 것을 특징으로 한다.
본 발명의 제5발명은, 제1 또는 제4발명의 반도체 기억장치에 있어서, 연속한 기입사이클의 최후의 기입사이클에서 상기 제2어드레스 보유회로에 취입되어 보유된 기입어드레스신호에 의한 기입동작이 실행되는 기억사이클이 최후의 기입사이클 다음의 기입사이클 전에 설정되는 것을 특징으로 한다.
본 발명의 제6발명은, 제5발명의 반도체 기억장치에 있어서, 상기 어드레스 선택회로는, 외부로부터 주어지는 칩선택신호 또는 데이터출력 제어신호에 따라서 선택제어되어, 독출동작 및 기입동작시에 제1어드레스신호를 선택하고 최후의 기입사이클 다음의 기입사이클 전에 설정되는 기억사이클에서 제2어드레스신호를 선택하는 것을 특징으로 한다.
본 발명의 제7발명은, 제1, 제2, 제3, 제4, 제5 또는 제6발명의 반도체 기억장치에 있어서, 연속한 기입사이클의 최후의 기입사이클에서 상기 제2어드레스 보유회로에 취입되어 보유된 기입어드레스신호에 대응하여 상기 데이터 보유회로에 보유된 기입데이터는, 최후의 기입사이클 다음의 독출사이클에서 상기 데이터 선택회로에 의해 선택되어 독출되는 것을 특징으로 한다.
본 발명의 제8발명은, 제1발명의 반도체 기억장치에 있어서, 상기 어드레스 선택회로는, 외부로부터 주어지는 칩선택신호 또는 데이터출력 제어신호에 따라서 선택제어되어, 독출동작 및 기입동작시에 제1어드레스신호를 선택하고 최후의 기입사이클 다음의 기입사이클의 전반부에서 제2어드레스신호를 선택하는 것을 특징으로 한다.
본 발명의 제9발명은, 제1 또는 제8발명의 반도체 기억장치에 있어서, 연속한 기입사이클의 최후의 기입사이클에서 상기 제2어드레스 보유회로에 취입되어 보유된 기입어드레스신호에 의한 기입동작은, 최후의 기입사이클 다음의 기입사이클의 전반부에서 실행되는 것을 특징으로 한다.
[작용]
상기 구성에 있어서, 본 발명의 제1, 제2 또는 제3발명은, 독출동작 또는 기입동작에 관계없이 어드레스신호를 취입하여 보유하는 제1어드레스 보유회로 외에 설치된 제2어드레스 보유회로에 기입어드레스를 보유하고, 이 보유된 기입어드레스에 의해 기입셀을 선택하여 데이터를 기입하도록 하고 있다.
본 발명의 제4, 제5 또는 제6발명은, 기입어드레스를 취입하여 보유한 사이클에서 기입셀을 선택해 다음의 사이클의 개시로부터 데이터를 비트선에 부여하도록 하고 있다.
본 발명의 제7발명은, 연속한 기입사이클의 최후의 기입사이클은 그 어드레스와 데이터를 보유해 두고, 보유된 어드레스와 독출어드레스가 일치할 때에 보유한 데이터를 독출하도록 하고 있다.
본 발명의 제8 또는 제9발명은, 연속한 기입사이클의 최후의 기입사이클의 어드레스와 데이터를 보유해 두고, 다음의 기입사이클의 전반부분에서 보유된 어드레스 및 데이터에 의한 기입동작을 실행하도록 하고 있다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명의 제1, 제2, 제3 또는 제7발명의 한 실시예에 따른 레이트 라이트(late write) 기입방식에서 기입동작을 행하는 동기형의 SRAM으로 이루어진 반도체 기억장치의 구성을 나타낸 도면이다. 제1도에 있어서, 제9도와 같은 부호의 것은 동일물이며, 그 일부 설명은 생략한다.
제1도에 있어서, 클럭신호에 동기해 억세스동작을 행하여 기입어드레스를 확정시킨 다음의 기입사이클에서 데이터를 레이트 라이트 기입방식으로 기입하는 SRAM은, 외부로부터 주어지는 클럭신호에 기초하여 내부에서 생성된 클럭신호(K)에 동기해 어드레스신호를 취입해 보유·출력하는 종래와 동일한 제1어드레스 레지스터(101)와, 제1어드레스 레지스터(101)에 보유된 어드레스신호중 기입어드레스신호를 클럭신호(K)의 반전신호(/K)와 기입제어신호(write)이 논리적(*)에 동기해 취입하여 보유·출력하는 제2어드레스 레지스터(2)와, 셀 어레이(108)의 억세스 셀에 공급되는 어드레스신호로서 제1어드레스 레지스터(101)에 보유된 제1어드레스신호 또는 제2어드레스 레지스터(2)에 보유된 제2어드레스신호(기입어드레스신호)를 독출제어신호(read) 또는 기입제어신호(write)에 따라서 선택하는 어드레스 선택회로(3)와, 기입데이터를 취입하여 보유·출력하여 입력데이터 레지스터(104)와, 제1어드레스신호와 제2어드레스신호를 비교하는 비교회로(5)와, 비교회로(5)의 비교결과에 있어서, 제1어드레스신호와 제2어드레스신호가 일치하는 경우에는 비교회로(5)의 fcompare 신호가 활성화되어 입력데이터 레지스터(4)에 보유된 기입데이터를 선택하고, 제1어드레스신호와 제2어드레스신호가 불일치하는 경우에는 비교회로(5)의 fcompare 신호의 반전신호(/fcompare)가 활성화되어 억세스 셀로부터 독출된 독출데이터를 선택하여, 선택된 데이터를 출력데이터로 하는 출력데이터 선택회로(6)를 요부 구성으로서 갖추고 있다.
또, SRAM은 외부로부터 주어져 각각 대응하는 레지스터(102, 103)에 보유된 칩선택신호(/S)와 기입신호(/W)에 따라서 내부의 독출제어신호(read)와 기입제어신호(write) 및 신호(WP), 신호(SWE), 신호(SAE)를 생성하는 제어신호 생성회로(7)와, 클럭신호의 반전신호(/K)에 동기하여 기입제어신호(write)를 보유·출력하는 레지스터(8)와, 레지스터(8)에 보유된 기입제어신호와 클럭신호(K)와의 논리적을 취하는 AND 회로(9)를 갖추고 있다.
한편, 비교회로(5)는 예컨대 제2도에 나타낸 바와 같이 부정 EX-OR(배타적 논리합회로)를 사용하여 구성되고, EX-OR 회로는 예컨대 제3도 또는 제4도에 나타낸 바와 같이 구성된다.
다음에, 제1도에 나타낸 구성에 대한 동작을 제5도 및 제14도의 타이밍차트를 참조하여 설명한다.
제5도 또는 제14도에 있어서, Astorage는 제2어드레스 레지스터(2)의 출력을 나타내고, Dstorage는 입력데이터 레지스터(104)의 출력을 나타내고 있다.
또, 제5도 또는 제4도에 있어서, 사이클 1∼3은 독출사이클이며, 어드레스(A1, A2)에 대한 데이터(Q1, Q2)가 독출된다. 이 독출사이클에는 어드레스 선택회로(2)에 의해 선택된 제1어드레스 레지스터(101)의 어드레스신호에 따라서 셀이 선택된다.
사이클 4, 5는 기입동작이다. 사이클 4에서는 어드레스(A3)가 제1어드레스 레지스터(101)에 기억된다. 사이클 5에서는 제2어드레스 레지스터(2)에 어드레스(A3)가 기억된다. 여기서, Astorage는 어드레스(A3)로 된다. 사이클 5의 기입동작에서는 어드레스 선택회로(3)에 의해 제2어드레스 레지스터(2)의 출력인 Astorage가 선택되고, 선택된 기입어드레스(A3)에 의해 셀이 선택되어 Dstorage의 데이터(D3)가 기입된다. 또, 사이클 5에서는 다음의 기입어드레스(A4)가 제1어드레스 레지스터(101)에 기억된다.
사이클 6에서는 어드레스(A4)가 제2어드레스 레지스터(2)에 기억된다. 사이클 6은 독출사이클이므로 기입은 할 수 없다. 그러나, 기입어드레스(A4)는 제2어드레스 레지스터(2)에, 기입데이터(D4)는 입력데이터 레지스터(104)에 기억된다. 이 상태는 다음의 기입사이클 9까지 보유되게 된다.
사이클 9에서는 기입어드레스(A7)가 제1어드레스 레지스터(101)에 기억된다. 이 사이클 9에서는 동시에 사이클 5에서 셀에 기입되지 않은 데이터(D4)가 어드레스(A4)에 의해 선택되는 셀에 기입된다. 사이클 10에서는 어드레스(A7)에 데이터(D7)가 기입된다.
이와 같이 기입동작으로부터 독출동작으로 이행할 때에는, 데이터를 실제로 셀에 기입하지 않고, 기입어드레스(A4)를 제2어드레스 레지스터(2)에 기억하고, 기입데이터(D4)를 입력데이터 레지스터(104)에 기억하여, 각각 기억한 어드레스 및 데이터에 의해 다음의 기입사이클의 초기에 데이터의 기입이 실행된다.
독출동작에 있어서, 최후의 기입사이클의 데이터를 독출하는 경우에는 상술한 바와 같이 최후의 기입사이클의 데이터는 셀에는 기입되고 있지 않으므로, 기입데이터를 입력데이터 레지스터(104)로부터 독출하여 기입이 실행된다. 즉, 최후의 기입사이클의 기입어드레스는 제2어드레스 레지스터(2)에 기억되어 있으므로, Astorage와 외부로부터 입력된 어드레스(제1어드레스 레지스터(101)의 출력)가 일치하고, 이것이 비교회로(5)에 의해 검출되어 fcompare 신호가 활성화되고, /fcompare 신호가 비활성화됨으로써, 입력데이터 레지스터(104)에 보유된 데이터가 출력데이터 선택회로(6)에 의해 선택되어 레지스터(105)에 보유되고, 출력버퍼(109)를 매개해서 독출된다. 이에 따라, 실제로 셀에는 기입되지 않은 최후의 기입사이클의 데이터를 독출할 수 있다.
이 실시예에서는, 독출동작, 기입동작에 관계없이 외부어드레스를 SRAM 내부에서 기억하기 위한 제1어드레스 레지스터(101)와는 별도로, 내부에서 생성된 제어신호에 동기하여 기업어드레스를 보유하는 제2어드레스 레지스터(2)를 설치함으로써, 종래의 동기형 SRAM에서 존재하는 독출동작으로부터 기입동작으로 이행할 때에, 독출데이터와 기입데이터의 충돌을 피하기 위한 데드 사이클(dead cycle)이 불필요하여 작업시간의 단축이 가능하게 된다.
제6도는 본 발명의 제4, 제5, 제6 또는 제7발명의 한 실시예에 따른 SRAM의 구성을 나타낸 도면이다.
제6도에 나타낸 실시예가 특징으로 하는 점은, 제1도에 나타낸 구성에 비하여 어드레스 선택회로(3)의 선택신호를 칩선택신호(S) 및 칩선택신호의 반전신호(/S)로 한 것에 있고, 다른 구성은 제1도에 나타낸 구성과 동일하다.
다음에, 이 실시예의 동작을 제7도에 나타낸 타이밍차트를 참조하여 설명한다.
제6도에 나타낸 실시예는, 제1도에 나타낸 실시예에 비하여 기입동작의 마진을 증대시키고, 기입동작 직후의 비트선의 회복도를 나타내는 기입회복을 현저하게 개선하는 것이다.
제6도에 나타낸 구성에 있어서, 어드레스신호는 기입동작 또는 독출동작에 관계없이 어드레스 선택회로(3)의 S측 게이트를 매개로 셀에 공급되어 선택된다. 이 때, 기입어드레스는 제2어드레스 레지스터(2)에 항상 기억된다.
이와 같은 어드레스신호의 선택공급에 있어서, 제1도에 나타낸 구성과 비교하면, 독출동작시는 동일하게 되지만, 기입동작시에는 제1어드레스 레지스터(101)를 매개로 셀에 공급된다. 이 때문에, 제1도에 나타낸 구성에서는 기입 어드레스는 제1어드레스 레지스터(101)에 보유된 다음의 사이클에서 셀에 공급되는데 반해, 이 실시예에서는 동일 사이클에서 셀에 공급되어 셀이 선택된다. 즉, 제7도에 있어서, 어드레스신호(b)에 대한 워드선은 어드레스신호(b)가 보유되는 동일 사이클(2)에서 활성화된다. 기입데이터 D(b)는 다음의 사이클 3에서 입력된다. 이 때, 워드선(b)은 사이클 3에서는 이미 선택되어 있기 때문에, 기입데이터 D(b)를 즉시 비트선에 줄 수 있다.
이에 대해, 제1도에 나타낸 구성에서는 기입데이터 D(b)를 기입해야 할 어드레스신호에 의해 선택되는 워드선이 사이클의 도중에서 활성화되기 때문에, 잘못하여 전이 어드레스에 기입되지 않도록 하기 위해서, 기입데이터는 사이클의 개시와 동시에 비트선에 줄 수는 없고, 워드선이 확실하게 선택될 때까지 기다리지 않으면 안된다.
제7도에 있어서, 사이클 3에서는 기입어드레스(b) 이외에 기입해서는 안 되는 어드레스(c)에도 데이터가 기입되게 된다. 그렇지만, 다음의 기입사이클에 있어서 기입어드레스(c)에는 올바른 데이터가 기입되기 때문에 문제로는 되지 않는다. 기입사이클의 최후의 어드레스와 데이터는 제1도와 마찬가지로 셀에는 기입되지 않고, 제2어드레스 레지스터(2)와 입력데이터 레지스터(104)에 기억된다.
이 때문에, 다음에 기입동작이 실행되기 전에는 제2어드레스 레지스터(2)에 기억된 어드레스에 따라서 입력데이터 레지스터(104)에 기억된 데이터를 셀에 기입하기 위한 기억사이클(storage cycle)을 외부의 유저측에서 예컨대 칩선택신호의 반전신호(/S)를 활성화함으로써 삽입한다. 이 때는 어드레스 선택회로(2)의 칩선택신호의 반전신호(/S)측의 게이트를 매개로 제2어드레스 레지스터(2)에 기억된 어드레스가 셀에 공급되어 셀이 선택된다.
또한, 이 실시예에 있어서, 어드레스 선택회로(2)의 선택신호는 칩선택신호 대신에 출력버퍼(109)를 제어하는 데이터출력 제어신호(/G)라도 좋다.
이 실시예에서는, 기입사이클에 있어서 기입데이터를 확정시킨 사이클의 1개 전의 사이클에서 기입어드레스에 대한 워드선을 활성화시킴으로써, 기입데이터는 확정되면 곧바로 비트선에 주어질 수 있으므로, 기입마진을 증대시킴과 더불어 기입동작후의 비트선의 회복을 기입사이클의 빠른 단계에서 실행할 수 있기 때문에, 기입동작 직후의 독출동작의 지연을 방지할 수 있다. 이것은 대용량, 고속 SRAM일수록 효과가 커진다.
제8도는 본 발명의 제8 또는 제9발명의 한 실시예에 따른 SRAM의 타이밍차트를 나타낸 도면이다.
이 실시예가 특징으로 하는 점은, 제6도에 나타낸 구성에 있어서, 독출동작 후의 기입동작이라는 것을 예컨대 기입신호(/W)에 의해 검출하여 어드레스 선택회로(2)의 칩선택신호의 반전신호(/S)측의 게이트를 펄스적으로 개방제어함으로써, 독출동작후의 기입사이클로 되는 사이클 2의 전반부에서 입력데이터 레지스터(104)에 기억된 데이터를 제2어드레스 레지스터(2)에 기억된 어드레스에 따라서 셀에 기입하도록 한 것에 있다. 또한, 제8도에 있어서, 사이클 1은 어떠한 상태라도 상관없다.
이 실시예에 있어서는, 제7도에 나타낸 바와 같은 기억사이클을 설치할 필요가 없어진다는 이점이 있다.
한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 제1, 제2 또는 제3발명에 의하면, 독출 동작 또는 기입동작에 관계없이 어드레스신호를 취입하여 보유하는 제1어드레스 보유회로 외에 설치된 제2어드레스 보유회로에 기입어드레스를 보유하고, 이 보유된 기입어드레스에 의해 기입셀을 선택하여 데이터를 기입하도록 했으므로, 레이트 라이트 기입방식의 반도체 기억장치를 제공할 수 있고, 독출동작 및 기입동작을 포함하는 연속한 억세스 동작을 효율 좋게 고속으로 실행할 수 있다.
본 발명의 제4, 제5 또는 제6발명에 의하면, 기입어드레스를 취입하여 보유한 사이클에서 기입셀을 선택해 다음의 사이클의 개시로부터 데이터를 비트선에 부여하도록 했으므로, 기입마진이 증대됨과 더불어 기입동작 후의 독출동작의 지연을 방지할 수 있다.
본 발명의 제7발명에 의하면, 최후의 기입사이클은 그 어드레스와 데이터를 보유해 두고, 보유된 어드레스와 독출어드레스가 일치할 때에 보유한 데이터를 독출하도록 하고 있으므로, 셀에 기입되지 않은 데이터라도 셀에 기입된 데이터와 마찬가지로 확실하게 독출할 수 있다.
본 발명의 제8 또는 제9발명에 의하면, 최후의 기입사이클의 어드레스와 데이터를 보유해 두고, 다음의 기입사이클의 전반부분에서 보유된 어드레스 및 데이터에 의한 기입동작을 실행하도록 하고 있으므로, 최후의 기입사이클의 기입동작을 실행하기 위한 사이클을 불필요하게 할 수 있다.

Claims (12)

  1. 클럭신호에 동기해 억세스동작을 행하여 기입어드레스를 확정시킨 다음의 기입사이클에서 데이터를 기입하는 레이트 라이트 기입방식을 갖는 스태틱형 랜덤 억세스 메모리의 반도체 기억장치에 있어서, 클럭신호에 동기해 어드레스신호를 취입하여 보유·출력하는 제1어드레스 보유회로(101)와, 상기 제1어드레스 보유회로(101)에 보유된 어드레스신호중 기입어드레스신호를 클럭신호에 동기해 취입하여 보유·출력하는 제2어드레스 보유회로(2)와, 억세스 셀에 공급되는 어드레스신호로서 상기 제1어드레스 보유회로(101)에 보유된 제1어드레스신호 또는 상기 제2어드레스 보유회로(2)에 보유된 제2어드레스신호를 선택하는 어드레스 선택회로(3)와, 기입데이터를 취입하여 보유·출력하는 데이터 보유회로(104)와, 상기 제1어드레스신호와 상기 제2어드레스신호를 비교하는 비교회로(5)와, 상기 비교회로(5)의 비교결과에 있어서, 상기 제1어드레스신호와 상기 제2어드레스신호가 일치하는 경우에는 데이터 보유회로(104)에 보유된 기입데이터를 선택하고, 상기 제1어드레스신호와 상기 제2어드레스신호가 불일치하는 경우에는 억세스 셀로부터 독출된 독출데이터를 선택하여, 선택된 데이터를 출력데이터로 하는 출력데이터 선택회로(6)를 갖춘 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 연속한 기입사이클의 최후의 기입사이클에서의 기입동작은, 최후의 기입사이클 다음의 기입사이클이 실행되기 전에 실행되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서, 상기 어드레스 선택회로(3)는, 외부로부터 주어지는 억세스 제어신호에 기초하여 생성되는 내부 독출신호 또는 내부 기입신호에 따라서 선택제어되어, 독출동작시에 제1어드레스신호를 선택하고 기입동작시에 제2어드레스신호를 선택하는 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 어드레스 선택회로는, 외부로부터 주어지는 억세스 제어신호에 기초하여 생성되는 내부 독출신호 또는 내부 기입신호에 따라서 선택제어되어, 독출동작시에 제1어드레스신호를 선택하고 기입동작시에 제2어드레스신호를 선택하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 제1기입사이클에서 기입어드레스신호가 상기 제2어드레스 보유회로에 취입되어 보유됨과 더불어 기입어드레스신호에 의해 셀이 선택되고, 제2기입사이클의 개시로부터 상기 데이터 보유회로에 보유된 기입데이터가 선택된 셀에 기입되는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 연속한 기입사이클의 최후의 기입사이클에서 상기 제2어드레스 보유회로에 취입되어 보유된 기입어드레스신호에 의한 기입동작이 실행되는 기억사이클이 최후의 기입사이클 다음의 기입사이클 전에 설정되는 것을 특징으로 하는 반도체 기억장치.
  7. 제4항에 있어서, 연속한 기입사이클의 최후의 기입사이클에서 상기 제2어드레스 보유회로에 취입되어 보유된 기입어드레스신호에 의한 기입동작이 실행되는 기억사이클이 최후의 기입사이클 다음의 기입사이클 전에 설정되는 것을 특징으로 하는 반도체 기억장치.
  8. 제6항에 있어서, 상기 어드레스 선택회로(3)는, 외부로부터 주어지는 칩선택신호 또는 데이터출력 제어신호에 따라서 선택제어되어, 독출동작 및 기입동작시에 제1어드레스신호를 선택하고, 최후의 기입사이클 다음의 기입사이클 전에 설정되는 기억사이클에서 제2어드레스신호를 선택하는 것을 특징으로 하는 반도체 기억장치.
  9. 제7항에 있어서, 상기 어드레스 선택회로(3)는, 외부로부터 주어지는 칩선택신호 또는 데이터출력 제어신호에 따라서 선택제어되어, 독출동작 및 기입동작시에 제1어드레스신호를 선택하고, 최후의 기입사이클 다음의 기입사이클 전에 설정되는 기억사이클에서 제2어드레스신호를 선택하는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 연속한 기입사이클의 최후의 기입사이클에서 상기 제2어드레스 보유회로에 취입되어 보유된 기입어드레스신호에 대응하여 상기 데이터 보유회로에 보유된 기입데이터를 독출하는 경우에는, 이 기입데이터가 최후의 기입사이클 다음의 독출사이클에서 상기 데이터 선택회로에 의해 선택되어 독출되는 것을 특징으로 하는 반도체 기억장치.
  11. 제1항에 있어서, 상기 어드레스(3)는, 외부로부터 주어지는 칩선택신호 또는 데이터출력 제어신호에 따라서 선택제어되어, 독출동작 및 기입동작시에 제1어드레스신호를 선택하고, 최후의 기입사이클 다음의 기입사이클의 전반부에서 제2어드레스신호를 선택하는 것을 특징으로 하는 반도체 기억장치.
  12. 제1항 또는 제11항에 있어서, 연속한 기입사이클의 최후의 기입사이클에서 상기 제2어드레스 보유회로에 취입되어 보유된 기입어드레스신호에 의한 기입동작은, 최후의 기입사이클 다음의 기입사이클의 전반부에서 실행되는 것을 특징으로 하는 반도체 기억장치.
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