KR100374367B1 - 반도체 메모리 - Google Patents

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KR100374367B1
KR100374367B1 KR10-2000-0015722A KR20000015722A KR100374367B1 KR 100374367 B1 KR100374367 B1 KR 100374367B1 KR 20000015722 A KR20000015722 A KR 20000015722A KR 100374367 B1 KR100374367 B1 KR 100374367B1
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도꾸다기미히또
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닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명은 묘화 데이터의 기록속도를 향상시켜 프린터의 프린팅 속도를 향상시킬 수 있는 반도체 메모리를 제공한다.
본 발명에 따른 반도체 메모리에서는, 메모리셀 어레이와 데이터 입력 및 출력버퍼 사이에 메모리셀 어레이의 메모리셀로의 기록을 제어하는 연산제어회로가 제공된다. /ORE 신호 또는 /ANDE 신호중 하나와 WE 신호가 판독 사이클 시간에서 활성화되면, 연산제어회로가 메모리셀 어레이에 저장된 데이터와 메모리셀 어레이에 기록될 데이터 사이에서 OR 또는 AND 연산을 수행하여, 데이터 입력버퍼의 데이터가 상기한 로직연산 결과에 따라 메모리셀 어레이에 기록된다.
본 발명에 의하면, 종래의 반도체 메모리에서 요구되는 OR 및 AND 연산수행을 위한 복잡한 회로가 불필요해지고, 반도체 메모리에 내장된 간단한 회로에 의해, 기록 시간에서 OR 및 AND 연산이 수행되는 종래의 반도체 메모리와 동일하게 메모리셀에 데이터가 기록된다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리에 관한 것으로, 특히 데이터가 판독 (read) 된 메모리의 어드레스에 클리어 데이터를 기록 (write) 하는 기능을 갖는 반도체 메모리에 관한 것이다.
출력장치로서 작용하는 프린터의 묘화 (picture-drawing) 데이터는 페이지 이미지 메모리에 저장된다. 페이지 이미지 메모리로의 기록과정은 다음과 같이 수행된다. 개인용 컴퓨터 (PC) 등과 같은 시스템으로부터 입력되는 묘화 데이터에 따라 작성된 비트맵 데이터와 기록용 메모리에 저장된 데이터 사이에서 OR 연산 또는 AND 연산이 수행되고, 상기한 연산결과에 따라 기록용 메모리셀에 데이터가 기록된다. 묘화 데이터가 완성되어 프린팅엔진으로 출력되면, 상기한 데이터는 "0" 또는 "1"로 클리어되는 소위 클리어 에프터 리드(clear after read)가 수행된다.
페이지 이미지 메모리로 디램 (DRAM; Dynamic Random Access Memory) 이 사용되는 경우, 페이지 이미지 메모리 (기록용 메모리) 로의 기록은, 기록용 메모리에 저장된 데이터가 판독될 때, 외부연산회로의 상기한 판독된 데이터와 기록용 데이터 사이에서 OR 연산 또는 AND 연산이 수행되어, 연산결과가 기록용 메모리에 다시 기록되는 방식으로 수행된다.
일반적으로, 프린터의 프린팅속도는 묘화데이터를 작성하여 페이지 이미지 메모리에 저장하는 속도에 크게 의존한다. 컴퓨터 시스템의 단말장치 중, 프린터의 프린팅 속도는 느린부류에 속하므로, 프린팅 속도의 향상이 크게 요구된다.프린팅속도를 향상시키는 방법으로서, 묘화데이터 작성과정의 개선이 고려될 수 있다. 이러한 관점에서, 묘화 데이터 저장과정 (메모리로의 기록) 의 개선이 프린팅 속도 향상에 기여하는 것으로 기대된다.
그러나, 종래의 반도체 메모리에서, 프린팅 속도 향상에 기여하는 묘화 데이터 저장과정은 아직 검사되지 않아서, 메모리로의 기록속도가 여전히 느리다.
따라서, 본 발명의 목적은 묘화 데이터의 기록속도를 향상시켜 프린터의 프린팅 속도를 향상시킬 수 있는 반도체 메모리를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 메모리를 나타낸 블럭도.
도 2는 도 1에 도시된 연산제어회로의 회로도.
도 3A 및 도 3B는 각각의 연산모드에서 도 2에 도시된 연산제어회로의 다양한 구성요소의 연산 설명도.
도 4는 클리어 에프터 리드 시간에서의 다양한 신호의 타이밍차트.
※도면의 주요 부분에 대한 부호의 설명※
1 : 메모리셀 어레이 1a : 로우 디코더
1b : 칼럼 디코더 2 : 연산제어회로
3 : 데이터 입력버퍼 4 : 데이터 출력버퍼
5 : 기록타이밍발생기 6 : RAS 타이밍발생기
7 : CAS 타이밍발생기 21 : FET
22 : 3상버퍼 23 : FF 회로
24 : 차등증폭기 25 : 인버터
26, 27 : OR 회로 28 : AND 회로
본 발명에 따른 반도체 메모리는 로우와 칼럼 방향으로 디코드된 소정 개수의 다수개의 메모리 셀로 이루어진 메모리셀 어레이; 메모리셀 어레이에 기록될 하나의 데이터를 일시적으로 저장하는 데이터입력 메모리수단; 및 메모리셀 어레이의 기록용 메모리 셀로부터 판독된 다른 하나의 데이터와 데이터 기록과 관련된 인에이블신호를 참조하여, 인에이블신호의 상태에 따라 기록용 메모리셀에 데이터를 기록하는 연산제어수단을 포함한다.
상기한 구성에 의하면, 연산제어수단은 데이터 기록과 관련된 인에이블 신호및 기록용 메모리 셀의 데이터의 조합을 참조하고, 데이터 입력버퍼에 저장된 데이터가 메모리셀 어레이의 메모리 셀에 기록되었는지의 여부는 OR 또는 AND 연산 결과에 따라 결정된다. 결과로서, 메모리셀 어레이로의 데이터 기록시, 종래의 반도체 메모리에서 필수적인 OR 및 AND 연산을 위한 복잡한 회로가 요구되지 않고,반도체 메모리에 내장된 간단한 회로에 의해 통상의 기록시간과 동일한 시간에 종래의 반도체 메모리와 동일하게 메모리셀 어레이에 데이터를 기록할 수 있다. 또한, 메모리를 클리어하는 클리어 에프터 클리어가 간단한 회로구성에 의해 수행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1은 본 발명에 따른 반도체 메모리를 나타낸다.
연산제어회로 (2) 가 로우 디코더 (1a) 와 칼럼 디코더 (1b) 가 구비된 메모리셀 어레이 (1) 에 접속되고, 연산제어회로 (2) 에 데이터 입력버퍼 (Din buffer; 3) 와 데이터 출력버퍼 (Dout buffer; 4) 가 접속된다. 기록타이밍발생기 (5) 에 의해 발생된 제어신호 (5a, 5b) 가 연산제어회로 (2) 및 데이터 입력버퍼 (3) 로 각각 인가된다. 기록타이밍발생기 (5) 는 RAS (Row Address Strobe) 타이밍발생기 (6) 와 CAS (Column Address Strobe) 타이밍발생기 (7) 의 출력부와 접속된다. OE신호 (출력인에이블신호; OE), WE신호 (기록인에이블신호; WE), ORE신호 (OR 연산인에이블신호; ORE) 및 ANDE신호 (AND 연산인에이블신호; ANDE) 가 기록타이밍발생기 (5) 로 인가된다. 또한, RAS 신호 (RAS) 가 RAS 타이밍발생기 (6) 로 입력되고, CAS 신호 (CAS) 가 CAS 타이밍발생기 (7) 로 입력된다.
도 1의 구성에서, RAS 타이밍발생기 (6) 는 외부에서 인가되는 RAS 신호(RAS) 를 입력받아, RAS 어드레스를 디코드하는 것에 의해 결정된 워드라인과 연결되는 메모리셀 어레이 (1) 의 메모리셀에 저장된 데이터가 센스앰프에 의해 증폭되어 비트라인 상에서 판독되는 동작에 대한 개시신호를 발생한다. CAS 타이밍발생기 (7) 는 외부로부터 인가되는 CAS 신호 (CAS) 를 입력받아, CAS 어드레스를 디코드하는 것에 의해 결정된 비트라인 상의 데이터가 I/O 라인으로 출력되는 동작에 대한 개시신호를 기록타이밍발생기 (5) 로 출력한다.
기록타이밍발생기 (5) 는 외부로부터 인가되는 WE 신호 (WE) 를 입력받아, RAS 타이밍발생기 (6) 와 CAS 타이밍발생기 (7) 의 출력신호에 따라 데이터 입력버퍼 (3) 로 입력된 데이터를 기록하기 위한 제어신호 (5a, 5b) 를 발생한다. 또한, 기록타이밍발생기 (5) 는, 메모리셀로부터 데이터가 판독된 후 동일한 어드레스로 클리어 데이터 ("1" 또는 "0" 의 데이터) 를 기록하는 기능을 의미하는 클리어 에프터 리드 시에, 메모리셀 어레이 (1) 의 메모리셀에 클리어 데이터를 기록하기 위한 내부 WE 신호를 발생한다.
이후 상세하게 설명하겠지만, 연산제어회로 (2) 는 OR-기록, AND-기록 또는 클리어 에프터 리드 시에 기록용 메모리셀의 데이터를 참조하여 메모리셀 어레이 (1) 에 데이터를 기록하거나, 데이터 출력버퍼 (4) 에서 메모리셀 어레이 (1) 의 데이터를 판독한다. 데이터 입력버퍼 (3) 는 입력 데이터 (메모리셀 어레이 (1) 에 기록될 데이터) 를 일시적으로 저장하고, 데이터 출력버퍼 (4) 는 메모리셀 어레이 (1) 로부터 판독된 데이터를 일시적으로 저장한다.
도 2는 연산제어회로 (2) 를 상세하게 나타낸다. CLR(클리어; clear) 신호, /ORE 신호, /WBE (WBE BAR; Write pre Bit Enable) 신호, WE 신호, /ANDE (ANDE bar) 신호, DLE (데이터래치인에이블; data-latch enable) 신호 등이 연산제어회로 (2) 로 인가된다. 기록될 데이터는 입력/출력 라인 IOn, /IOn 을 통하여 메모리셀 어레이 (1) 로 출력되고, 판독된 데이터는 데이터 출력버퍼 (4) 로 출력된다. /WBE 신호는 W/b (Write per bit) 의 기능이 사용되는 경우 발생되고, 소망의 비트에만 데이터를 기록하기 위하여 버퍼를 온시킨다. 이러한 신호는 본 발명의 연산에서 반드시 요구되지는 않는다.
연산제어회로 (2) 는 전계효과트랜지스터 (Field Effect Transistor ; FET, 21), 3상버퍼 (three state buffer ; 22), 플립플롭 (Flip-Flop ; FF ) 회로 (23), 차등증폭기 (24), 인버터 (25), OR 회로 (26, 27) 및 AND 회로 (28) 로 구성된다. FET (21) 의 게이트로 클리어신호 (CLR) 가 입력되고, 그의 드레인이 3상버퍼 (22) 의 입력단자와 접속되고, 그의 소오스가 FF 회로 (23)의 /Q (Q bar) 단자와 접속된다. 차등증폭기 (24) 의 입력단자는 입력/출력 라인 IOn, /IOn 과 접속되고, 그의 출력단자는 FF 회로 (23) 의 D 단자와 접속된다. 인버터 (25)는 입력/출력 라인 IOn, IOn 사이에 접속된다. FET (21) 의 드레인과 /ORE 신호의 입력단자가 OR 회로 (26) 의 입력단자에 접속되고, OR 회로 (27) 의 입력단자에는 /ANDE 신호와 FF 회로 (23) 의 Q 단자의 출력신호가 인가된다. OR 회로 (26, 27) 의 출력신호, /WBE 신호 및 WE 신호 가 AND 회로 (28) 로 인가되고, AND 회로 (28) 의 출력단자는 3상버퍼 (22)의 제어단자와 접속된다. 메모리셀 어레이 (1) 의 메모리셀에 저장된 데이터가, FF 회로 (23) 의 Q 단자에 연결된 데이터 출력버퍼 (4) 에서 판독되는 것을 주시하여야 한다.
도 3A 및 도 3B는 도 2에 도시된 연산제어회로의 연산모드를 나타낸다.
FIG. 3A는 연산제어회로 (2) 의 여러 부분에 인가되는 로직레벨과 기록 후 메모리셀의 데이터 상태를 나타내고, 이들은 각각의 기록모드에서, 기록타이밍발생기 (5) 에 인가되는 4종류의 입력신호의 조합에 따라 결정된다. 도 3B는 0 클리어 에프터 리드 및 1 클리어 에프터 리드를 실현하기 위하여 여러 부분에 인가되는 로직레벨과, 클리어 에프터 리드 후 메모리셀의 데이터 상태를 나타낸다. 도 3A 및 도 3B에서, 출력 (A), 출력 (B), 출력 (C) 및 출력 (D) 는 3상버퍼 (22), AND 회로 (28), OR 회로 (27) 및 OR 회로 (26) 의 출력을 각각 나타낸다. (E) 는 FF 회로 (23)를 나타낸다. 도 3A에 나타낸 바와 같이, 16 종류의 기록상태 (OR 기록, AND 기록 및 노멀기록) 는 4종류의 입력신호 (/ORE 신호, /WBE 신호, WE 신호 및 /ANDE 신호) 에 따라 실현될 수 있다.
OR 기록은 기록용 메모리셀의 적어도 하나의 데이터와 데이터 입력버퍼 (3) 로부터 인가되는 또 다른 데이터가 "1" 인 경우 충족하는 OR 로직에 따른 기록과정을 의미한다. 또한, AND 기록은 기록용 메모리셀의 데이터와 데이터 입력버퍼 (3) 로부터 인가되는 또 다른 데이터가 모두 "1" 인 경우 충족하는 AND 로직에 따른 기록과정을 의미한다. 또한, 노멀기록은 OR 및 AND 연산에 대하여 독립적으로 수행된다.
다음으로, 도 2, 도 3A 및 도 3B를 참조하여 반도체 메모리의 동작을 설명한다. 도 3A에 나타낸 바와 같이, OR 기록은 기록 사이클시에 /ORE 신호 (로우로직레벨) 를 활성화하는 것에 의해 실행되고, AND 기록은 /ANDE 신호 (로우로직레벨) 를 활성화하는 것에 의해 실행되며, 노멀기록은 /ORE 신호와 /ANDE 신호가 모두 비활성화되는 것에 의해 실행된다.
도 2에서, /ORE 신호가 발생되어 입력 데이터가 "1"인 경우, OR 회로 (26) 의 연산에 의해 OR 로직을 충족한다. /ANDE 신호가 발생되고 FF 회로 (23) 의 Q 단자에서 동시에 신호가 발생되는 경우, OR 회로 (27) 의 연산에 의해 OR 로직을 충족시킨다. 이때, /WBE 신호와 WE 신호가 활성화되어 기록사이클이 시작된 경우, AND 회로 (28) 의 AND 로직을 충족하여, AND 회로 (28) 에서 출력신호가 발생된다. 결과로서, 3상버퍼 (22) 가 동작하고, 데이터 입력버퍼 (3) 로부터 입력된 데이터가 3상버퍼 (22) 와 입력/출력라인 IOn, /IOn을 통하여 메모리셀 어레이 (1) 에 기록된다. AND 기록이 실행되는 경우, 기록용 메모리셀의 데이터가 "0" 이면, 메모리셀의 내용을 변경시킬 필요가 없다. 따라서, 기록용 메모리셀의 데이터가 "1" 인 경우에만, 기록용 메모리에 데이터가 기록되고, 기록용 메모리의 내용이 변경된다.
예컨대, 도 3A에 도시된 AND 기록 (4) 을 설명한다. /ANDE 신호가 로우로직레벨이고 FF 회로 (23)의 출력 (Q) 이 하이로직레벨이므로, OR 회로 (27) 의 출력 (C) 은 하이로직레벨로 된다. /ORE 신호가 하이로직레벨이므로, OR 회로 (26) 의 출력 (D) 은 하이로직레벨로 된다. /WBE 신호와 WE 신호가 모두 하이로직레벨이므로, AND 회로 (28) 의 모든 입력은 하이로직레벨로 된다. 따라서, AND 회로 (28) 의 출력 (B) 은 하이로직레벨로 되고, 3상버퍼 (22) 가 활성화되어, 출력 (A) 가 하이로직레벨로 되어, "1"의 데이터가 입력/출력라인 IOn, /IOn 으로 출력되어 데이터가 메모리셀 어레이 (1) 의 기록용 메모리셀에 기록된다.
다음으로, 도 3A에 나타낸 노멀기록 (4) 를 설명한다. /ORE 신호, /WBE 신호, WE 신호 및 /ANDE 신호가 동시에 하이로직레벨인 경우, 하이로직레벨의 신호가 OR 회로 (26; 출력 D) 의 입력단자로 인가된다. OR 회로 (27) 에는 하이로직레벨의 신호가 인가되므로, OR 회로 (27) 의 출력신호 (출력 C) 는 FF 회로 (23) 의 출력 상태에 대하여 독립적으로 하이로직레벨로 된다. OR 회로 (26, 27) 의 출력신호, /WBE 신호와 WE 신호가 모두 하이로직레벨이므로, AND 회로 (28) 의 출력 (출력 B) 는 하이로직레벨로 된다. 제어신호로서 AND 회로 (28) 의 출력신호 (하이로직레벨) 가 입력되는 3상버퍼 (22)는 데이터 입력버퍼 (3)로부터 인가되는 하이로직레벨의 신호를 출력한다. 3상버퍼 (22) 의 출력 (출력 A) 은 하이로직레벨의 신호로서 입력/출력라인 IOn, /IOn 에 인가된다. 따라서, 메모리셀의 데이터는 데이터가 메모리셀 어레이 (1) 에 기록된 후 하이로직레벨로 된다. 다른 모드에서의 기록과정은 각각의 신호의 조합에 따라 도 3A에 도시된 바와 같이 실행된다.
도 4는 클리어 에프터 리드에서 /ORE 신호, /WBE 신호, WE 신호, /OE 신호의 타이밍 챠트를 나타낸다.
클리어 에프터 리드의 경우, 도 4에 도시된 바와 같이, 판독 사이클에서 /RAS 신호가 발생될 때, 로우 어드레스가 액세스된다. 그런 다음, /CAS 신호가 발생될때, 칼럼 어드레스가 액세스된다. 이러한 과정에서, /ORE 신호 또는 /ANDE 신호 중 하나가 먼저 활성화되고, /OE 신호가 발생한 시점에서 클리어 신호가 발생된다. 그 후, WE 신호가 발생될 때, 기록 사이클이 설정된다. 기록사이클에서, OR 기록시 입력 데이터가 "1" 이거나 AND 기록시 기록용 메모리셀의 데이터가 "1" 인 경우에만, AND 회로 (28) 로부터의 출력신호가 3상버퍼 (22)에서 발생됨으로써, 하이로직레벨의 신호가 3상버퍼 (22)로부터 입력/출력 라인 IOn, /IOn 으로 출력된다.
/ORE 신호 또는 /ANDE 신호가 판독 사이클에서 활성화되면, 메모리셀의 데이터가 판독된 후 클리어 신호와 WE 신호가 연산제어회로 (2) 로 인가된다. 클리어 에프터 클리어가 실행될 때, 연산제어회로 (2) 는 메모리셀 어레이 (1) 에서 "1 클리어" 또는 "0 클리어"를 실행한다. "0 클리어"가 메모리셀 어레이 (1) 에서 실행될 때, "0" 의 데이터가 "1" 의 데이터를 저장하는 메모리셀에만 기록된다. 0 클리어 에프터 리드가 실행되는 경우, AND 회로 (28) 는 판독용 메모리 셀이 판독된 후 WE 신호를 발생하는 것에 의해 활성화됨으로써, 판독신호의 반전 데이터가 AND 회로 (28) 에 의해 메모리셀에 기록된다.
메모리셀 어레이 (1) 에 "1 클리어"가 실행되는 경우, "1"의 데이터가 "0"의 데이터를 저장하는 메모리셀에만 기록된다. 이러한 기록은 OR 로직회로를 사용하여 실행된다. 1 클리어 에프터 리드가 실행되는 경우, WE 신호가 발생되고 판독용 메모리셀로부터 데이터가 판독된 후에 OR 로직회로가 활성화된다. 그런 다음, 판독-신호의 반전 데이터가 OR 로직에 따라 메모리셀에 기록된다.
즉, /ORE 신호 또는 /ANDE 신호가 판독모드로 입력되는 경우, 데이터 판독이 종료된 후 /CAS 신호 또는 /OE 신호 중 하나가 활성화되어, 판독 데이터의 반전데이터가 메모리셀에 기록되고, 데이터 입력버퍼 (4) 를 온시키는 클리어신호 및 WE신호가 모두 출력된다. 이에 따라, 판독 데이터의 반전데이터가 OR 로직 또는 AND 로직에 따라 메모리셀에 기록된다. OR 기록이 수행되는 경우, 기록용 데이터가 "1" 이고 /ORE 신호가 설정될 때, "1"이 기록 인택(intact)에 대한 데이터를 남기면서 메모리셀 어레이의 기록용 메모리셀에 기록된다. 기록용 데이터가 "0" 인 경우, 기록용 메모리셀에 저장된 데이터는 불변상태를 유지한다.
구체적인 예로서 도 3B에 도시된 1 클리어 에프터 리드의 동작을 설명한다. /ORE 신호 및 FF 회로(23)의 출력 /Q 가 모두 로우로직레벨이고 /WBE 신호, WE 신호 및 /ANDE 신호가 모두 하이로직레벨인 경우, OR 회로 (26) 의 입력단자가 모두 로우로직레벨이기 때문에, OR 회로 (26) 의 출력 (D) 는 로우로직레벨로 된다. OR 회로 (27) 의 입력단자로 FF 회로 (23) 의 출력 (Q) (하이로직레벨)이 인가되므로, OR 회로 (27) 의 출력 (C) 이 하이로직레벨이 된다. AND 회로 (28) 의 입력단자로 /WBE 신호 (하이 로직레벨), WE 신호 (하이 로직레벨), OR 회로 (27) 의 출력 (C) (하이 로직레벨) 및 OR 회로 (26) 의 출력 (D) (로우로직레벨) 이 인가되기 때문에, AND 회로 (28) 의 출력 (B) 은 로우로직레벨이 된다. 따라서, 3상버퍼 (22) 는 고임피던스 상태로 되고, 입력데이터가 "1" 인 경우에도 출력 (A) 이 발생되지 않는다.
상기한 1 클리어 에프터 리드에서는, FF 회로 (23) 의 출력이 반전된 경우를 설명한다. 이러한 경우, FF 회로 (23) 의 출력 /Q 이 하이로직레벨이고 출력 Q가 로우로직레벨이면, 출력 Q (로우로직레벨) 및 /ANDE 신호 (하이 로직레벨)이 OR 회로 (27) 의 입력단자로 인가되어 OR 회로 (27) 의 출력 (C) 이 하이 로직레벨로된다. OR 회로 (26) 의 입력단자로 FET (21) 을 통하여 /ORE 신호 (로우로직레벨) 및 출력 /Q (하이 로직레벨) 이 인가되기 때문에, OR 회로 (26) 의 출력 (D) 이 하이 로직레벨로 된다. AND 회로 (28) 의 입력단자로 모두 하이로직레벨인 출력 (C), 출력 (D), /WBE 신호 및 WE 신호가 인가되기 때문에, AND 회로 (28) 의 출력 (B) 이 하이 로직레벨로 된다. 따라서, 3상 버퍼가 활성화되고, 입력된 "1" 의 데이터가 3상버퍼 (22) 를 통과하여, 그의 출력 (A) 이 하이로직레벨로 된다. 이러한 경우, 기록후 메모리셀의 데이터는 하이 로직레벨이다.
다음으로, 도 3B에 도시된 O 클리어 에프터 리드를 설명한다.
이러한 경우, FF 회로 (23) 의 출력 /Q 이 하이로직레벨이기 때문에, OR 회로 (27) 의 입력단자로 FF 회로 (23) 의 출력 Q (로우로직신호) 및 /ANDE 신호 (로우로직신호)가 인가되어, OR 회로 (27) 의 출력 (C) 이 로우로직레벨로 된다. OR 회로 (26) 의 입력단자로 FET (21) 을 통하여 /ORE 신호 (하이로직레벨) 및 출력 /Q (하이 로직레벨)가 인가되기 때문에, OR 회로 (26) 의 출력 (D) 이 하이 로직레벨로 된다. AND 회로 (28) 의 입력단자로 출력 (D) (하이 로직레벨), /WBE 신호 (하이 로직레벨), WE 신호 (하이로직레벨) 및 출력 (C) (로우로직레벨)가 인가되기 때문에, AND 회로 (28) 의 출력 (B) 은 로우로직레벨이 된다. 이러한 경우, 3상버퍼 (22) 의 입력 데이터가 "0" 이기 때문에, 3상버퍼 (22) 의 출력 (출력 (A))이 발생되지 않고, 기록후 메모리셀의 데이터는 로우로직레벨이 된다.
또한, 상기한 O 클리어 에프터 리드에서는, FF 회로 (23) 의 출력이 반전된경우에 대하여 설명한다. 이러한 경우, FF 회로 (23) 의 출력 /Q 이 로우로직레벨이기 때문에, OR 회로 (27) 의 입력단자로 출력 Q (하이로직레벨) 및 /ANDE 신호 (로우로직레벨) 가 인가되어, OR 회로 (27) 의 출력 (C) 이 로우로직레벨로 된다. OR 회로 (26)의 입력단자로 FET (21) 을 통하여 /ORE 신호 (하이로직레벨) 및 출력 /Q (로우로직레벨) 가 인가되기 때문에, OR 회로 (26) 의 출력 (D) 는 하이로직레벨로 된다. AND 회로 (28) 의 입력단으로 모두 하이로직레벨인 출력 (C), 출력 (D), /WBE 신호 및 WE 신호가 인가되는 경우, AND 회로 (28) 의 출력 (B) 는 하이로직레벨이 된다. 그러나. 3상버퍼 (22) 로 입력된 데이터 (/Q) 가 로우로직레벨이기 때문에, 3상버퍼 (22) 의 출력 (A) 이 로우로직레벨로 되어, 기록후 메모리셀의 데이터가 로우로직레벨로 된다.
상기한 실시예에 의하면, 데이터가 프린팅 엔진으로 출력될 때, 변경된 기록 싸이클 모드를 사용하는 것 없이, 클리어 에프터 리드의 기능이 수행될 수 있다. 구체적으로 설명하면, 페이지 이미지 메모리셀에 기록에 요구되는 시간이 평균에서 약 200 퍼센트 정도 감소될 수 있고, 판독, 연산 및 재기록이 단지 단일 기록에 의해서 완성될 수 있다. 또한, OR, AND 및 과작(overwirte)의 연산을 위한 회로 및 클리어 에프터 리드용 회로를 필요로하지 않는 반도체 메모리 (DRAM) 이 제공될 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리에 기록용 메모리셀로부터 판독된 데이터와 데이터 기록과 관련된 인에이블신호를 참조하여 상기한 신호의 상태에 따라 기록용 메모리셀에 데이터를 쓰는 연산제어회로가 제공되기 때문에, 종래의 반도체 메모리에서 요구되는 OR 및 AND 연산수행을 위한 복잡한 회로가 불필요해지고, 반도체 메모리에 내장된 간단한 회로에 의해, 기록 시간에서 OR 및 AND 연산이 수행되는 종래의 반도체 메모리와 동일하게 메모리셀에 데이터가 기록된다. 또한, 외부 가산회로를 제공하는 것 없이, 메모리셀의 클리어를 위한 클리어 에프터 리드가 프린팅 엔진으로 데이터를 출력하는데 수행될 수 있다.
본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
상기한 본 발명에 의하면, 종래의 반도체 메모리에서 요구되는 OR 및 AND 연산수행을 위한 복잡한 회로가 불필요해지고, 반도체 메모리에 내장된 간단한 회로에 의해, 기록 시간에서 OR 및 AND 연산이 수행되는 종래의 반도체 메모리와 동일하게 메모리셀에 데이터가 기록된다. 또한, 외부 가산회로를 제공하는 것 없이, 메모리셀의 클리어를 위한 클리어 에프터 리드가 프린팅 엔진으로 데이터를 출력하는데 수행될 수 있다.

Claims (4)

  1. 로우와 칼럼 방향으로 디코드된 소정 개수의 다수개의 메모리 셀로 이루어진 메모리셀 어레이;
    상기 메모리셀 어레이에 기록될 하나의 데이터를 일시적으로 저장하는 데이터입력 메모리수단; 및
    상기 메모리셀 어레이의 기록용 메모리 셀로부터 판독된 또 다른 데이터와, 데이터기록과 관련된 인에이블신호를 참조하여, 상기 인에이블신호의 상태에 따라 상기 데이터 입력 메모리 수단에 저장된 데이터를 상기 기록용 메모리셀에 기록하는 연산제어수단을 포함하는 것을 특징으로 하는 반도체 메모리.
  2. 제 1 항에 있어서,
    상기 연산제어수단은
    기록 사이클에서 OR 연산인에이블 (ORE) 신호 또는 AND 연산인에이블 (ADNE) 신호 중 하나와 기록인에이블 (WE) 신호를 활성화시키고, 상기 기록용 메모리 셀에 기록될 데이터와 상기 메모리셀 어레이의 기록용 메모리 셀로부터 판독된 상기 또 다른 데이터 사이의 OR 또는 AND 연산을 수행하여, 상기 OR 또는 AND 로직을 충족하는 경우 상기 데이터입력 메모리수단으로부터 입력되는 상기 기록용 데이터를 상기 메모리셀에 기록하는 것을 특징으로 하는 반도체 메모리.
  3. 제 1 항에 있어서,
    상기 연산제어수단은
    상기 메모리셀 어레이로부터 판독된 상기 또 다른 데이터와 AND 연산인에이블 (ANDE) 신호가 인가되는 제 1 OR 회로;
    상기 데이터입력 메모리수단으로부터 입력된 상기 데이터 또는 상기 메모리셀 어레이로부터 판독된 상기 또 다른 데이터의 반전 데이터 중 하나 및 OR 연산인에이블 (ORE) 신호가 인가되는 제 2 OR 회로;
    상기 제 1 및 제 2 OR 회로의 출력신호와 기록인에이블 (WE) 신호가 인가되는 AND 회로;
    상기 AND 회로의 출력신호가 제어신호로서 인가되고 상기 데이터입력 메모리수단으로부터 입력되는 상기 데이터로 상기 메모리셀 어레이를 온/오프 제어하는 3 상버퍼; 및
    클리어 신호가 인가될 때 상기 메모리셀 어레이로부터 판독된 상기 또 다른 데이터의 반전데이터를 상기 3상버퍼로 인가하는 스위칭 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
  4. 제 3 항에 있어서,
    상기 AND 연산인에이블 (ANDE) 신호와 상기 메모리셀 어레이로부터 판독된 상기 또 다른 데이터가 동시에 활성화될때 OR 로직을 충족하고,
    상기 OR 연산인에이블 (ORE) 신호가 활성화되고, 상기 데이터입력 메모리수단으로부터 인가되는 신호 또는 상기 메모리로부터 판독된 또 다른 데이터가 활성화될 때 OR 로직을 충족하여,
    상기 제 1 및 제 2 OR 회로의 출력과 상기 기록인에이블 (WE) 신호가 동시에 활성화될 때 AND 로직을 충족하는 것을 특징으로 하는 반도체 메모리.
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