JPH0736163B2 - 塗潰しパターン発生装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は演算機能を備えたメモリ装置に係り、特に大
量のデータを高速に演算処理する必要があるグラフィッ
ク処理等で使用される塗潰しパターン発生装置に関す
る。

（従来の技術） 例えばグラフィックのような、画素演算等の演算処理を
行なう場合、処理装置はメモリ装置内のデータを大量に
かつ高速に処理する必要がある。グラフィックに使用さ
れるメモリ装置は画像メモリとしての機能の他に、各画
素間の演算も行なえることが必須となっている。この画
素間演算には画像データの重ね合せだけではなく、隣ど
うしの画素間の演算や複数画素間の演算等がある。

しかしながら、画素間の演算機能を有する従来の処理装
置は、第11図のブロック図に示すように演算処理装置9
1、システムメモリ92及び画像メモリ93がデータバス94
を介して相互に接続されて構成されており、画像データ
を格納している画像メモリ93が演算処理装置91とは切り
離された場所に存在している。このため、演算処理装置
91は、データバス94を通して画像メモリ93のデータを読
み出し、処理後に再びデータバス94を通して画像メモリ
93に書き込むという処理を実行することになる。このた
め、演算処理装置91の処理能力が潜在的に非常に高い場
合でも、画像メモリ93におけるデータの読み書きに費や
される時間や１回のアクセスで取り扱えるデータ量で全
体の性能が決められてしまう。演算処理装置91を効率良
く動作させるには、画像メモリ93におけるデータの読み
書きに費やされる時間をできるだけ短縮し、かつ演算処
理装置91が１回のアクセスで取り扱えるデータ量を１回
のメモリアクセスで行なえる必要がある。画像メモリ93
との読み書きの時間については、年々、性能は向上して
いるものの、特殊な用途向けの高速で小容量のものはあ
るが、価格が高価であり、かつ大容量には向かない。１
回のアクセスで読み書きできるデータ幅については、メ
モリの種類にもよるが、１ビット幅、４ビット幅、８ビ
ット幅等にとどまっており、データ幅を広げるためにメ
モリを多数個使用することになり、コスト的にも物理的
にもやはり限界がある。

以上の理由から画像メモリ93との読み書きの時間をでき
るだけ速くし、かつデータバス94の幅をできるだけ広く
し、さらに演算処理装置91の処理能力を高め、結果的に
バンド幅を上げ、全体の性能を向上させているのが現状
である。

（発明が解決しようとする課題） このように従来では画素演算等の演算処理を行なう場
合、演算処理装置とメモリ装置とが分離されているた
め、大量の画素データの演算処理を高速に行なうことが
できないという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、塗潰しが行われた文字パターンを高
速に発生することができる塗潰しパターン発生装置を提
供することにある。

［発明の構成］ （課題を解決するための手段） この発明の塗潰しパターン発生装置は、それぞれメモリ
セルがｍ行ｎ列に配列され、アウトライン−ドット変換
された量子化データを記憶するための第１、第２のメモ
リセルアレイと、上記第１のメモリセルアレイの１行を
選択してｎビットのデータを並列に読み出す制御を行な
う読み出し制御手段と、上記第２のメモリセルアレイの
１行を選択してｎビットのデータを並列に読み出す制御
を行なうと共に１行を選択してｎビットのデータを並列
に書き込む制御を行なう読み出し／書き込み制御手段
と、ｎ個の排他的論理和回路を含み、上記読み出し制御
手段の制御の下に上記第１のメモリセルアレイから読み
出されたｎビットのデータのそれぞれと上記読み出し／
書き込み制御手段の制御の下に上記第２のメモリセルア
レイから読み出されたｎビットのデータのそれぞれがｎ
個の各排他的論理和回路に供給され、これらｎ個の各排
他的論理和回路の出力が上記読み出し／書き込み制御手
段に対して書き込み用データとして出力される論理演算
手段とを同一集積回路内に設けたことを特徴とする。

（作用） 第１、第２のメモリセルアレイの１行分ｎビットのデー
タが読み出され、論理演算手段内のｎ個の排他的論理和
回路で並列に論理演算が行なわれる。この演算結果は第
２のメモリセルアレイの対応する１行に書き込まれる。
これらは全て同一集積回路内に設けられているので、外
部データバスを介さずに内部だけで演算処理することが
できるので、大量の画素データの演算処理を高速に行な
うことができる。

（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。

第１図はこの発明に係る塗潰しパターン発生装置で使用
されるメモリ装置の基本的な構成を示すブロック図であ
る。図において、11は、記憶要素としてのメモリセルが
ｍ行ｎ列に配置されたメモリである。このメモリ11は１
行ｎビット単位でデータの読み書きが行なえるようにな
っている。12はM_A，a₀，a₁，…a_lの引数を持った関数ｆ
（M_A，a₀，a₁，…a_l）の論理演算を実行する演算器であ
る。そして、引数a₀，a₁，…a_lは引数M_Aと同様にそれぞ
れｎビット幅を持つデータであり、これらはそれぞれｎ
ビット幅のラッチで構成されたレジスタの出力データで
あったり、あるいは上記メモリ11もしくは図示しない他
のメモリから読み出されるｎビット幅のデータである。

ひのような構成において、演算器12では、メモリ11から
読み出された１行分のデータM_Aと、他の引数であるa₀，
a₁，…a_lとの間で演算が行なわれ、その結果がメモリ11
の任意の行に書き込まれる。

第２図は上記第１図の構成を具体的な装置を用いて実現
した具体的構成を示すブロック図である。図において、
21は第１図中のメモリ11に対応したメモリセルアレイで
あり、記憶要素としてのメモリセルがｍ行ｎ列に配置さ
れている。22は読み出し制御回路である。この読み出し
制御回路22は上記メモリセルアレイ21の任意の１行を選
択し、その１行ｎビット分のメモリセルの記憶データを
読み出す。23は書き込み制御回路である。この書き込み
制御回路23は上記メモリセルアレイ21の任意の１行を選
択し、その１行ｎビット分のメモリセルにデータを書き
込む。24は第１図中の演算器12に対応した論理演算回路
であり、ｎ個の排他的論理和回路25で構成されている。
26はｎビットのデータからなる引数a₀を記憶するｎ個の
ラッチからなるレジスタであり、27はこのレジスタ26の
ｎ個の各ラッチにデータを書き込む書き込み制御回路で
ある。なお、上記メモリセルアレイ21、読み出し制御回
路22、書き込み制御回路23、論理演算回路24、レジスタ
26及び書き込み制御回路27は同一集積回路内に構成さ
れ、全体が１チップ化されている。

このような構成において、読み出し制御回路22により上
記メモリセルアレイ21から任意の１行分のｎビットの記
憶データM_Aが読み出され、レジスタ26で記憶されている
ｎビットのデータa₀と共に論理演算回路24に供給され
る。論理演算回路24はｎ個の排他的論理和回路25を用い
てこれらのデータM_A及びa₀の同一ビット毎の排他的論理
演算を実行する。そして、この演算結果は書き込み制御
回路23により上記メモリセルアレイ21の元の１行分のｎ
ビットのメモリセルに書き込まれると共に、書き込み制
御回路27によりレジスタ26にも書き込まれる。

次に第３図を用いて上記第２図の装置の具体的な動作を
説明する。なお、この場合には、前記メモリセルアレイ
21が10行×８列（ｍ＝10、ｎ＝８）のメモリセルで構成
されているとする。第３図は（ａ）の演算処理前のメモ
リセルアレイ21における画素データの記憶状態を示し、
第３図（ｂ）は演算処理後の画素データの記憶状態を示
している。

まず、最初にメモリセルアレイ21の０行目の８ビットの
データが読み出され、論理演算回路24に供給される。こ
れと並行してレジスタ26における８ビットの記憶データ
も論理演算回路24に供給される。なお、予め上記レジス
タ26の内容はクリアされており、８ビットの記憶データ
は全て“0"レベルにされている。次に論理演算回路24の
各排他的論理和回路25で、メモリセルアレイ21からの８
ビットの各データとレジスタ26の対応するビットのデー
タとの間で論理演算が行なわれ、その結果が再びメモリ
セルアレイ21の０行目に書き込まれると共にレジスタ26
に書き込まれる。すなわち、論理演算が行なわれる前の
メモリセルアレイ21の０行目の８ビットのデータは図示
するように全て“0"レベルであり、レジスタ26の８ビッ
トの記憶データも全て“0"レベルにされているので、上
記論理演算が行なわれ、データの書き込みが行なわれた
後に、メモリセルアレイ21の０行目における８ビットの
データは図示するように全て“0"レベルとなる。

次に、メモリセルアレイ21の１行目の８ビットのデータ
とレジスタ26の８ビットの記憶データとの間で論理演算
が行なわれ、それ結果が再びメモリセルアレイ21の１行
目に書き込まれると共にレジスタ26に書き込まれる。こ
の場合、論理演算が行なわれる前のメモリセルアレイ21
の１行目における８ビットのデータは図示するように全
て“0"レベルであり、レジスタ26の８ビットの記憶デー
タも全て“0"レベルにされているので、上記論理演算が
行なわれた後のメモリセルアレイ21の１行目の８ビット
のデータも図示するように全て“0"レベルとなる。以
下、同様にこのような動作がメモリセルアレイ21の各行
毎に実行されることにより、メモリセルアレイ21には第
３図（ｂ）に示すように元の画素データに論理演算が施
された後の画素データが記憶される。

ところで、第２図の装置は全ての回路が同一集積回路内
に構成されており、メモリセルアレイ21における１回の
アクセスで取り扱えるデータ量を１行単位とすることが
できるため、論理演算回路24を効率良く動作させること
ができ、大量の画素データの演算処理を高速に行なうこ
とができる。

第４図は上記第１図の構成を具体的な装置を用いて実現
した他の具体的構成を示すブロック図である。この装置
は、第１図中のメモリ11に対応したメモリセルアレイが
２個設けられている場合である。すなわち、第４図にお
いて、31,34はそれぞれ第１図中のメモリ11に対応した
メモリセルアレイであり、それぞれ記憶要素としてのメ
モリセルがｍ行ｎ列に配置されている。32,35は上記メ
モリセルアレイ31,34それぞれの任意の１行を選択し、
その１行ｎビット分のメモリセルの記憶データを読み出
す読み出し制御回路であり、33は上記メモリセルアレイ
31の任意の１行を選択し、その１行ｎビット分のメモリ
セルにデータを書き込む書き込み制御回路である。ま
た、36は第１図中の演算器12に対応した論理演算回路で
あり、この論理演算回路36はｎ個の排他的論理和回路37
とｎ個の論理和回路38とから構成されている。39はｎビ
ットのデータからなる引数a₀を記憶するｎ個のラッチか
らなるレジスタであり、40はこのレジスタ39のｎ個の各
ラッチにデータを書き込む書き込み制御回路である。な
お、この場合にも、上記メモリセルアレイ31,34、読み
出し制御回路32,35、書き込み制御回路33、論理演算回
路36、レジスタ39及び書き込み制御回路40は全て同一集
積回路内に構成され、全体が１チップ化されている。

このような構成において、読み出し制御回路32,25によ
り上記各メモリセルアレイ31,34それぞれの任意の１行
分のｎビットの記憶データM_A，M_Bを読み出され、レジス
タ39に記憶されているｎビットのデータa₀と共に論理演
算回路36に供給される。ここで、論理演算回路36内のｎ
個の各排他的論理和回路37にはメモリセルアレイ31の記
憶データM_Aの各ビットデータとレジスタ39からの対応す
るビットデータとが供給され、ｎ個の各論理和回路38に
は対応するビットの排他的論理和回路37の出力とメモリ
セルアレイ34の記憶データM_Bの対応するビットのデータ
が供給される。そして、各論理和回路38の出力がメモリ
セルアレイ31の書き込み制御回路33に供給され、各排他
的論理和回路37の出力がレジスタ39の書き込み制御回路
40に供給される。すなわち、論理演算回路36はそれぞれ
ｎ個の排他的論理和回路37及び論理和回路38を用いてこ
れらのデータM_A，M_B及びa₀の同一ビット毎の論理演算を
実行する。そして、この演算結果は書き込み制御回路33
により上記メモリセルアレイ31の元の１行分のｎビット
のメモリセルに書き込まれると共にレジスタ39にも書き
込まれる。

次に第５図を用いて上記第４図の装置の具体的な動作を
説明する。なお、この場合にも、メモリセルアレイ31,3
4それぞれが10行×８列（ｍ＝10、ｎ＝８）のメモリセ
ルで構成されているとする。第５図（ａ）は演算処理前
のメモリセルアレイ31における画素データの記憶状態
を、第５図（ｂ）は演算処理前のメモリセルアレイ34に
おける画素データの記憶状態をそれぞれ示し、第５図
（ｃ）は演算処理後のメモリセルアレイ31における画素
データの記憶状態を示している。

まず、最初にメモリアルアレイ31と34それぞれの０行目
の８ビットのデータが読み出され、論理演算回路36に供
給される。これと並行してレジスタ39における８ビット
の記憶データが論理演算回路36に供給される。なお、予
め上記レジスタ39の内容はクリアされており、８ビット
の記憶データは全て“0"レベルにされている。次に論理
演算回路36の各排他的論理和回路37で、メモリセルアレ
イ31からの８ビットの各データとレジスタ39の対応する
ビットのデータとの間で論理演算が行なわれ、さらに各
論理和回路38でこの結果とメモリセルアレイ34からの８
ビットの各データとの間で論理演算が行なわれ、それぞ
れの結果が再びメモリセルアレイ31の０行目に書き込ま
れると共にレジスタ39に書き込まれる。すなわち、論理
演算が行なわれる前のメモリセルアレイ31及び34それぞ
れの０行目の８ビットのデータは図示するように全て
“0"レベルであり、レジスタ39の８ビットの始めの記憶
データも全て“0"レベルにされているので、上記論理演
算が行なわれ、データの書き込みが行なわれた後、メモ
リセルアレイ31の０行目における８ビットのデータは図
示するように全て“0"レベルとなる。以下同様に、この
ような動作がメモリセルアレイ31,34の各行毎に実行さ
れることにより、メモリセルアレイ31には第５図（ｃ）
に示すように元の画素データに論理演算が施された画素
データが記憶される。

この装置でも、全ての回路が同一集積回路内に構成され
ており、メモリセルアレイ31,34における１回のアクセ
スで取り扱えるデータ量を１行単位とすることができる
ため、論理演算回路36を効率良く動作させることがで
き、大量の画素データの演算処理を高速に行なうことが
できる。

なお、上記各具体的装置では、レジスタ26,39はデータ
の記憶／読み出しを行なうための単なるワークレジスタ
として用いているが、これらの代りにシフト機能を有す
るレジスタを用いて、演算結果を外部にシフトして出力
するような構成にしてもよい。

第６図は上記第４図の具体的装置を用いたこの発明の実
施例に係る塗潰しパターン発生装置の構成を示すブロッ
ク図である。この実施例回路は、アウトライン・フォン
トデータに基づき、濡潰しが行なわれた文字パターンを
発生するワードプロセッサ等における文字パターン発生
回路である。

図において、外部データバス51、インターフェース回路
52及び内部データバス53を介してアウトライン・フォン
トデータがdx,dy発生回路54に供給される。このdx,dy発
生回路54ではアウトライン−ドット変換が行なわれ、直
線や曲線に近似された量子化データ（dx,dy）が発生さ
れる。この量子化データ（dx,dy）はそれぞれ＋1,−1,0
のいずれか一つの値をとり、この量子化データに基づい
て２つのメモリセルアレイ55及び56に描画が行なわれ
る。この描画の際、アウトライン内を塗潰すためにメモ
リセルアレイ56の描画は単純描画ではなく、特異点処理
が施された描画が行なわれる。上記両メモリセルアレイ
55,56への描画は、描画塗潰し制御回路57の制御の下に
Ｘカウンタ58、Ｙカウンタ59、メモリセルアレイ55の行
デコーダ60,メモリセルアレイ56の行デコーダ61、メモ
リセルアレイ55に対するI/Oバッファ回路62、メモリセ
ルアレイ56に対するI/Oバッファ回路63、メモリセルア
レイ55の書き込み／センスアップ回路64、メモリセルア
レイ56の書き込み／センスアンプ回路65を用いて行なわ
れる。

両メモリセルアレイ55,56に対する描画が行なわれた後
は、一方のメモリセルアレイ55に描画されたアウトライ
ン内を塗潰すために、メモリセルアレイ55,56に記憶さ
れたデータが１行単位で読み出され、塗潰し回路66に供
給される。この塗潰し回路66は前記第４図中のレジスタ
39及び書き込み制御回路40を含み、前記論理演算回路36
に相当する論理演算を実行するものであり、論理演算後
のデータは行デコーダ60、列デコーダ67及び書き込み／
センスアンプ回路64を用いてメモリセルアレイ55の下の
１行に書き込まれる。なお、第６図において、68,69は
内部dxバス及び内部dyバス、70は外部dx,dyバスであ
り、さらに71はメモリ制御回路である。

ここで、上記メモリセルアレイ55,56は前記第４図中の
メモリセルアレイ31,34に相当しており、行デコーダ60,
書き込み／センスアンプ回路64及び列デコーダ67は前記
第４図中の読み出し制御回路32と書き込み制御回路33と
を含む回路に相当しており、さらに行デコーダ61,書き
込み／センスアンプ回路65は前記第４図中の読み出し制
御回路35に相当している。

第７図は上記第６図の実施例回路における塗潰し回路66
の詳細な構成を示す回路図である。この回路は、各ビッ
トが排他的論理和回路37と論理和回路38とから構成され
た前記第４図中の論理演算回路36において、各排他的論
理和回路37と論理和回路38の経路の途中に、前記レジス
タ39の各ビットデータを記憶する１ビットラッチ39aを
それぞれ挿入して構成されている。なお、上記各１ビッ
トラッチ39aはクリア信号によってクリアが可能にされ
ている。

第８図は上記第６図の実施例回路における塗潰し回路66
の他の詳細な構成を示す回路図である。この塗潰し回路
は、上記第７図の塗潰し回路中の１ビットラッチ39aと
論理和回路38との間に、論理和回路81、２個の論理積回
路82,83及びインバータ84からなり２ビットのモード選
択信号M0,M1に基づき１ビットラッチ39の出力及び前記
メモリセルアレイ56からの読み出しデータASOR〜AS（ｎ
−１）Ｒのいずれかを選択する選択回路85を追加するよ
うにしたものである。

このような構成において、２ビットのモード選択信号M
0,M1を共に“0"レベルに設定したときは各選択回路85内
の２個の論理積回路82,83の出力が共に“0"レベルにさ
れ、このときメモリセルアレイ55にデータの書き込みを
行なうとメモリセルアレイ55がクリアされる。また２ビ
ットのモード選択信号のうちM0を“0"レベル、M1を“1"
レベルに設定したときにメモリセルアレイ55にデータの
書き込みを行なうと、メモリセルアレイ55には境界を含
まない文字パターンの書き込みが行なわれる。さらに、
２ビットのモード選択信号のうちM0を“1"レベルに設定
したときメモリセルアレイ55にデータの書き込みを行な
うと、メモリセルアレイ55には境界を含む文字パターン
の書き込みが行なわれる。

次に、上記第６図の実施例回路を用いて実際に塗潰し処
理を行なった例について説明する。第９図（ａ）はこの
塗潰し処理が行なわれる前のメモリセルアレイ56におけ
るデータの記憶状態を、第９図（ｂ）は塗潰し処理が行
なわれる前のメモリセルアレイ55におけるデータの記憶
状態をそれぞれ示し、第９図（ｃ）は処理後のメモリセ
ルアレイ55におけるデータの記憶状態を示している。な
お、第10図は第９図（ｃ）の場合と比べ、ドット数を増
加させて演算を実行したときに得られる高精細度文字パ
ターンの一例を示すものである。

［発明の効果］ 以上説明したようにこの発明の塗潰しパターン発生装置
によれば、大量の画素データの演算処理を高速に実行す
ることができ、アウトライン・フォントのような高精細
度文字パターンの発生を短時間で行なうことができるる

【図面の簡単な説明】

第１図はこの発明に係る塗潰しパターン発生装置で使用
されるメモリ装置の構成を示すブロック図、第２図は第
１図装置の具体的構成を示すブロック図、第３図は上記
第２図装置の動作を説明するための図、第４図は第１図
装置の他の具体的構成を示すブロック図、第５図は上記
第４図装置の動作を説明するための図、第６図はこの発
明の実施例に係る塗潰しパターン発生装置の構成を示す
ブロック図、第７図は第６図の実施例装置で使用される
塗潰し回路の詳細な構成を示す回路図、第８図は第６図
の実施例装置で使用される他の塗潰し回路の詳細な構成
を示す回路図、第９図は第６図の実施例装置におけるメ
モリセルアレイのデータ記憶状態を示す図、第10図は第
６図の実施例装置で得られる高精細度文字パターンの一
例を示す図、第11図は従来の処理装置のブロック図であ
る。 11……メモリ、12……演算器、21,31,34……メモリセル
アレイ、22,32,35……読み出し制御回路、23,27,33,40
……書き込み制御回路、24,36……論理演算回路、25,37
……排他的論理和回路、26,39……レジスタ、38……論
理和回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 内田 幸正 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (56)参考文献 特開 昭63−46581（ＪＰ，Ａ) 特開 昭61−29956（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】それぞれメモリセルがｍ行ｎ列に配列さ
   れ、アウトライン−ドット変換された量子化データを記
   憶するための第１、第２のメモリセルアレイと、 上記第１のメモリセルアレイの１行を選択してｎビット
   のデータを並列に読み出す制御を行なう読み出し制御手
   段と、 上記第２のメモリセルアレイの１行を選択してｎビット
   のデータを並列に読み出す制御を行なうと共に１行を選
   択してｎビットのデータを並列に書き込む制御を行なう
   読み出し／書き込み制御手段と、 ｎ個の排他的論理和回路を含み、上記読み出し制御手段
   の制御の下に上記第１のメモリセルアレイから読み出さ
   れたｎビットのデータのそれぞれと上記読み出し／書き
   込み制御手段の制御の下に上記第２のメモリセルアレイ
   から読み出されたｎビットのデータのそれぞれがｎ個の
   各排他的論理和回路に供給され、これらｎ個の各排他的
   論理和回路の出力が上記読み出し／書き込み制御手段に
   対して書き込み用データとして出力される論理演算手段
   とを同一集積回路内に設けたことを特徴とする塗潰しパ
   ターン発生装置。