JPH05242257A - 高速曲線描画用ビットマップ・メモリ - Google Patents
高速曲線描画用ビットマップ・メモリInfo
- Publication number
- JPH05242257A JPH05242257A JP4042827A JP4282792A JPH05242257A JP H05242257 A JPH05242257 A JP H05242257A JP 4042827 A JP4042827 A JP 4042827A JP 4282792 A JP4282792 A JP 4282792A JP H05242257 A JPH05242257 A JP H05242257A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- plotting
- high speed
- speed curve
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、高速かつ低消費電力に曲線を
描画する回路およびビットマップ・メモリを提供するこ
とにある。 【構成】ＸおよびＹアドレスを各々デコードするデコー
ダ９、１０とそれによって指示されるアドレスを記憶す
るシフトレジスタ１１、１２を設け、隣接描画アドレス
を直接シフト指示する描画回路３を設ける。また、描画
の制御手順は、順序回路化することによって達成され
る。 【効果】描画アドレスの増減計算とそのアドレスのデコ
ードが不要になり、また、描画制御のためのマイクロプ
ログラムが不要なため、高速かつ低消費電力な曲線描画
回路が実現できるという効果がある。
描画する回路およびビットマップ・メモリを提供するこ
とにある。 【構成】ＸおよびＹアドレスを各々デコードするデコー
ダ９、１０とそれによって指示されるアドレスを記憶す
るシフトレジスタ１１、１２を設け、隣接描画アドレス
を直接シフト指示する描画回路３を設ける。また、描画
の制御手順は、順序回路化することによって達成され
る。 【効果】描画アドレスの増減計算とそのアドレスのデコ
ードが不要になり、また、描画制御のためのマイクロプ
ログラムが不要なため、高速かつ低消費電力な曲線描画
回路が実現できるという効果がある。
Description
【０００１】
【産業上の利用分野】本発明は曲線描画用のビットマッ
プ・メモリに関し、特に高速かつ低消費電力の意味で効
率的な回路を設計・実現するのに好適な高速曲線描画用
ビットマップ・メモリに関する。
プ・メモリに関し、特に高速かつ低消費電力の意味で効
率的な回路を設計・実現するのに好適な高速曲線描画用
ビットマップ・メモリに関する。
【０００２】
【従来の技術】図形や文字をグラフィック画面上に描画
するために、ビットマップ・メモリが使われている。通
常、メモリのアクセス単位には、ｎビットで表現された
アドレス情報がそれぞれに割付けられており、２のｎ乗
個の異なる１次元のアクセス空間をもつことができる。
一方、メモリのアクセス単位には、８ビット単位のバイ
トが使われている。アクセスすべきメモリ位置は、アド
レス・デコーダを介して選択する。また、ビットマップ
・メモリとして使われる画像処理用のＶＲＡＭと呼ばれ
るメモリには、１ビット単位にシリアルにデータをアク
セスできるように、シフトレジスタが付加されており、
このシフトレジスタを介してデータのリード／ライトが
行われる。従って、ビットの論理演算や表示装置へシリ
アルにデータを転送するのに都合がよいようにできてい
る。ところが、直線などを描画しようとすると、２次元
空間に画素展開されるため、シリアル・アクセスはあま
り意味をなさない。すなわち、描画方向のｘまたはｙ座
標用のアドレス・カウンタの増減計算をし、ｘとｙ座標
値の２次元に画素展開されるものを１次元のものにアド
レス変換してからでないとアクセスできない。このよう
に、従来は、直線などを描画するためには、描画画素位
置決定後に、アドレスの増減計算、アドレス変換とアド
レス・デコードという処理が必要であった。これらの処
理のために、描画速度が遅くなり、余分な消費電力を消
費するという問題があった。また、描画速度を上げるた
めにパイプライン処理を導入するともっと余計に消費電
力を消費するという問題があった。従来、描画機能とメ
モリ機能はそれぞれ別モジュール（チップ）で構成され
ている。それはメモリの汎用性および高集積化が主な要
因である。モジュールのインタフェースとして、アドレ
スとデータ用に信号ピンを持たなければならないので、
メモリ容量が増加すると、このピン数が増加する。ピン
数の増加は、モジュールの実装および離着脱を困難なも
のにするという問題が有った。
するために、ビットマップ・メモリが使われている。通
常、メモリのアクセス単位には、ｎビットで表現された
アドレス情報がそれぞれに割付けられており、２のｎ乗
個の異なる１次元のアクセス空間をもつことができる。
一方、メモリのアクセス単位には、８ビット単位のバイ
トが使われている。アクセスすべきメモリ位置は、アド
レス・デコーダを介して選択する。また、ビットマップ
・メモリとして使われる画像処理用のＶＲＡＭと呼ばれ
るメモリには、１ビット単位にシリアルにデータをアク
セスできるように、シフトレジスタが付加されており、
このシフトレジスタを介してデータのリード／ライトが
行われる。従って、ビットの論理演算や表示装置へシリ
アルにデータを転送するのに都合がよいようにできてい
る。ところが、直線などを描画しようとすると、２次元
空間に画素展開されるため、シリアル・アクセスはあま
り意味をなさない。すなわち、描画方向のｘまたはｙ座
標用のアドレス・カウンタの増減計算をし、ｘとｙ座標
値の２次元に画素展開されるものを１次元のものにアド
レス変換してからでないとアクセスできない。このよう
に、従来は、直線などを描画するためには、描画画素位
置決定後に、アドレスの増減計算、アドレス変換とアド
レス・デコードという処理が必要であった。これらの処
理のために、描画速度が遅くなり、余分な消費電力を消
費するという問題があった。また、描画速度を上げるた
めにパイプライン処理を導入するともっと余計に消費電
力を消費するという問題があった。従来、描画機能とメ
モリ機能はそれぞれ別モジュール（チップ）で構成され
ている。それはメモリの汎用性および高集積化が主な要
因である。モジュールのインタフェースとして、アドレ
スとデータ用に信号ピンを持たなければならないので、
メモリ容量が増加すると、このピン数が増加する。ピン
数の増加は、モジュールの実装および離着脱を困難なも
のにするという問題が有った。
【０００３】
【発明が解決しようとする課題】そこで、本発明では、
直線などを描画しやすいように、２次元でも描画方向に
ビット単位のシリアル・アクセスができる手段を提供す
ることにある。また、モジュールのピン数を少なくする
ために、描画回路とメモリをオンチップ化する手段も提
供することにある。そして、描画速度の高速化と低消費
電力化のために、パイプライン処理を使わないで処理を
効率化する手段を提供することにある。
直線などを描画しやすいように、２次元でも描画方向に
ビット単位のシリアル・アクセスができる手段を提供す
ることにある。また、モジュールのピン数を少なくする
ために、描画回路とメモリをオンチップ化する手段も提
供することにある。そして、描画速度の高速化と低消費
電力化のために、パイプライン処理を使わないで処理を
効率化する手段を提供することにある。
【０００４】
【課題を解決するための手段】直線などの描画の効率性
は、従来のように、データの一部をシフトレジスタに取
り込むのではなく、２次元のｘとｙ座標のそれぞれのア
ドレス自身をシフトレジスタで指示する手段を設けるこ
とによって解決される。
は、従来のように、データの一部をシフトレジスタに取
り込むのではなく、２次元のｘとｙ座標のそれぞれのア
ドレス自身をシフトレジスタで指示する手段を設けるこ
とによって解決される。
【０００５】また、モジュールのピン数を少なくするこ
とは、高集積性を利用してメモリ・チップ上に描画回路
も設け、汎用性を犠牲にして専用機能化することによっ
て解決される。描画処理を効率化するために、描画回路
の制御は、順序回路化することによって解決される。
とは、高集積性を利用してメモリ・チップ上に描画回路
も設け、汎用性を犠牲にして専用機能化することによっ
て解決される。描画処理を効率化するために、描画回路
の制御は、順序回路化することによって解決される。
【０００６】
【作用】本発明によれば、ＸアドレスとＹアドレスとを
それぞれ指示するシフトレジスタが隣接画素のアドレス
信号を直接生成するために、曲線描画のように、次々と
連続して隣接アドレスを２次元状に生成する場合でも容
易に直接アクセスできる。また、直線などの曲線描画
は、表示処理には欠かせないものであるため、順序回路
化で効率化すれば、効果が大きい。本発明のその他の目
的と特徴は、以下の実施例から明らかとなろう。
それぞれ指示するシフトレジスタが隣接画素のアドレス
信号を直接生成するために、曲線描画のように、次々と
連続して隣接アドレスを２次元状に生成する場合でも容
易に直接アクセスできる。また、直線などの曲線描画
は、表示処理には欠かせないものであるため、順序回路
化で効率化すれば、効果が大きい。本発明のその他の目
的と特徴は、以下の実施例から明らかとなろう。
【０００７】
【実施例】図１は本発明の実施例による描画機能付きビ
ットマップ・メモリの構成を示すものであり、チップ１
上に、ビットマップ・メモリ２、曲線描画回路３、表示
プログラム格納用メモリ４、表示データ格納用メモリ
５、Ｘアドレス・レジスタ７、Ｙアドレス・レジスタ
８、Ｘアドレス・デコーダ９、Ｙアドレス・デコーダ１
０、Ｘアドレス・シフトレジスタ１１、Ｙアドレス・シ
フトレジスタ１２、シリアル・インタフェース線１３な
どが設けるている。以下に、直線描画の場合について本
実施例を説明する。直線描画に関しては、昔からブレゼ
ンハムのアルゴリズムというのがよく知られている。こ
れは、例えば、フォリー、ファンダム、ファイナー、ハ
ッゲス；コンピュータ・グラフィックス、第２版、７２
ページ〜７９ページ、アディソン・ウェスリー、１９９
０年に説明されている。本発明では、このアルゴリズム
にもとづいて従来から知られている実現方式よりもより
回路効率を考慮する方法を提案する。すなわち、描画制
御手順の順序回路化を行い、さらに描画アドレスの計算
とデコードを省略する方法を採用することである。本実
施例では、図１に示すようにビットマップ・メモリ２を
ｘとｙに２次元化し、さらに現在の描画位置Ｘ、Ｙをそ
れぞれ記憶するフリップ・フロップ（シフトレジスタ１
１、１２）を使って直接アドレスするＸアドレス・シフ
トレジスタ１１とＹアドレス・シフトレジスタ１２を設
ける。Ｘアドレス・レジスタ７、Ｙアドレス・レジスタ
８へのＸ、Ｙ座標値のアドレス設定およびＸアドレス・
デコーダ９、Ｙアドレス・デコーダ１０によるそれらの
アドレス・デコードは最初のみ行う。これによって以降
のビットマップ・アドレスの計算とそのデコードの処理
が省略できる。
ットマップ・メモリの構成を示すものであり、チップ１
上に、ビットマップ・メモリ２、曲線描画回路３、表示
プログラム格納用メモリ４、表示データ格納用メモリ
５、Ｘアドレス・レジスタ７、Ｙアドレス・レジスタ
８、Ｘアドレス・デコーダ９、Ｙアドレス・デコーダ１
０、Ｘアドレス・シフトレジスタ１１、Ｙアドレス・シ
フトレジスタ１２、シリアル・インタフェース線１３な
どが設けるている。以下に、直線描画の場合について本
実施例を説明する。直線描画に関しては、昔からブレゼ
ンハムのアルゴリズムというのがよく知られている。こ
れは、例えば、フォリー、ファンダム、ファイナー、ハ
ッゲス；コンピュータ・グラフィックス、第２版、７２
ページ〜７９ページ、アディソン・ウェスリー、１９９
０年に説明されている。本発明では、このアルゴリズム
にもとづいて従来から知られている実現方式よりもより
回路効率を考慮する方法を提案する。すなわち、描画制
御手順の順序回路化を行い、さらに描画アドレスの計算
とデコードを省略する方法を採用することである。本実
施例では、図１に示すようにビットマップ・メモリ２を
ｘとｙに２次元化し、さらに現在の描画位置Ｘ、Ｙをそ
れぞれ記憶するフリップ・フロップ（シフトレジスタ１
１、１２）を使って直接アドレスするＸアドレス・シフ
トレジスタ１１とＹアドレス・シフトレジスタ１２を設
ける。Ｘアドレス・レジスタ７、Ｙアドレス・レジスタ
８へのＸ、Ｙ座標値のアドレス設定およびＸアドレス・
デコーダ９、Ｙアドレス・デコーダ１０によるそれらの
アドレス・デコードは最初のみ行う。これによって以降
のビットマップ・アドレスの計算とそのデコードの処理
が省略できる。
【０００８】図２には図１の表示プログラム格納用メモ
リ４と表示データ格納用メモリ５の構造が示されてい
る。表示タイプが例えば直線であると解釈されると、ポ
インタ６によって、表示データ（ｘ０、ｙ０）、（ｘ
１、ｙ１）が２つの桁上げ先見付き加算器２０、２１の
専用レジスタ２２〜２５にそれぞれロードされる（状態
Ｓ0）。２つの加算器２０、２１は、まず、始点（ｘ
０、ｙ０）と終点（ｘ１、ｙ１）の座標値差をそれぞれ
Ｘ、Ｙアドレスについて同時に計算し、絶対値機能をも
たせてそれらの絶対値と符号をそれぞれ｛ｄｘ、ｓ
ｘ｝、｛ｄｙ、ｓｙ｝として求める（状態Ｓ1）。ｄｘ
は描画回数のカウントも兼ねている。このとき、アドレ
スＸ、Ｙの初期値として、（ｘ０、ｙ０）を設定し、そ
れぞれアドレス・デコードし、シフトレジスタ１１、１
２にセットする。次に、直線の傾きの大きさを調べ、４
５°以上ならば、ｘとｙ座標の役割をアルゴリズムの都
合上入れ替える（状態Ｓ2）。すなわち、ｄｘとｄｙを
入れ替える。入替えを示すビット２８を設ける。そし
て、Ｘ、Ｙのどちらのアドレスを１画素分増減させるの
かを決定するために、判定量とその増減量（ｅｘ、ｅｙ
に格納）の計算を同時に行う（状態Ｓ3）。ここで、判
定量の格納には、もとのｄｙは初期設定に使ったあとは
不要になるので、このレジスタｄｙを使用する。判定量
ｄｙの符号値によって状態はＳ4またはＳ5へ分岐し、そ
れぞれ判定量の増減計算と描画カウントｄｘの減算およ
びアドレス指示用のシフトレジスタ１１、１２の＋１前
進または−１後退を行う。＋１前進または−１後退は、
符号ビットｓｘ２６、ｓｙ２７を見て決定される。状態
Ｓ4では、ビット２８の内容によって、ＸとＹのどちら
をシフトさせるかが決定される。状態Ｓ4またはＳ5は、
描画カウンタｄｘが負になるまで繰り返され、負になっ
た時点で終了する（状態Ｓ6）。以上のように描画の順
序制御を順序回路化する方法により、常にＸ、Ｙアドレ
スの増減計算とそれらのデコードおよびプログラムの読
み出しとデコード処理が必要な従来方式に比べて、省略
できる分だけ消費電力が低減される。さらに、順序回路
化することと並列度が増加することによりゲート段数が
減り高速化される。
リ４と表示データ格納用メモリ５の構造が示されてい
る。表示タイプが例えば直線であると解釈されると、ポ
インタ６によって、表示データ（ｘ０、ｙ０）、（ｘ
１、ｙ１）が２つの桁上げ先見付き加算器２０、２１の
専用レジスタ２２〜２５にそれぞれロードされる（状態
Ｓ0）。２つの加算器２０、２１は、まず、始点（ｘ
０、ｙ０）と終点（ｘ１、ｙ１）の座標値差をそれぞれ
Ｘ、Ｙアドレスについて同時に計算し、絶対値機能をも
たせてそれらの絶対値と符号をそれぞれ｛ｄｘ、ｓ
ｘ｝、｛ｄｙ、ｓｙ｝として求める（状態Ｓ1）。ｄｘ
は描画回数のカウントも兼ねている。このとき、アドレ
スＸ、Ｙの初期値として、（ｘ０、ｙ０）を設定し、そ
れぞれアドレス・デコードし、シフトレジスタ１１、１
２にセットする。次に、直線の傾きの大きさを調べ、４
５°以上ならば、ｘとｙ座標の役割をアルゴリズムの都
合上入れ替える（状態Ｓ2）。すなわち、ｄｘとｄｙを
入れ替える。入替えを示すビット２８を設ける。そし
て、Ｘ、Ｙのどちらのアドレスを１画素分増減させるの
かを決定するために、判定量とその増減量（ｅｘ、ｅｙ
に格納）の計算を同時に行う（状態Ｓ3）。ここで、判
定量の格納には、もとのｄｙは初期設定に使ったあとは
不要になるので、このレジスタｄｙを使用する。判定量
ｄｙの符号値によって状態はＳ4またはＳ5へ分岐し、そ
れぞれ判定量の増減計算と描画カウントｄｘの減算およ
びアドレス指示用のシフトレジスタ１１、１２の＋１前
進または−１後退を行う。＋１前進または−１後退は、
符号ビットｓｘ２６、ｓｙ２７を見て決定される。状態
Ｓ4では、ビット２８の内容によって、ＸとＹのどちら
をシフトさせるかが決定される。状態Ｓ4またはＳ5は、
描画カウンタｄｘが負になるまで繰り返され、負になっ
た時点で終了する（状態Ｓ6）。以上のように描画の順
序制御を順序回路化する方法により、常にＸ、Ｙアドレ
スの増減計算とそれらのデコードおよびプログラムの読
み出しとデコード処理が必要な従来方式に比べて、省略
できる分だけ消費電力が低減される。さらに、順序回路
化することと並列度が増加することによりゲート段数が
減り高速化される。
【０００９】本実施例では、直線描画の場合のみを説明
したが、本発明方式は、円、パラメータ曲線、その他曲
線に容易に適用できるものである。また、図形の塗り潰
しなどにおいても適用できる。さらには、面の描画にも
有効である。したがって、一般には、グラフィック描画
回路に適用される。
したが、本発明方式は、円、パラメータ曲線、その他曲
線に容易に適用できるものである。また、図形の塗り潰
しなどにおいても適用できる。さらには、面の描画にも
有効である。したがって、一般には、グラフィック描画
回路に適用される。
【００１０】
【発明の効果】本発明によれば、従来のような描画アド
レスの増減計算とそのアドレスのデコードが不要にな
り、また、描画制御のためのマイクロプログラムが不要
なため、マイクロプログラムの読み出しとそのデコード
処理が不要になり、制御が直接的なためゲート段数が極
端に減るため、高速かつ低消費電力の意味で効率的な曲
線描画回路が実現できるという効果がある。メモリ・チ
ップとしては、インタフェース線がシリアルに構成でき
るためピン数が極端に減り、また、描画回路をオンチッ
プ化したため、描画計算のための外部アクセスがなくな
るので、高速かつ低消費電力の意味で効率的なビットマ
ップ・メモリが実現できるという効果がある。
レスの増減計算とそのアドレスのデコードが不要にな
り、また、描画制御のためのマイクロプログラムが不要
なため、マイクロプログラムの読み出しとそのデコード
処理が不要になり、制御が直接的なためゲート段数が極
端に減るため、高速かつ低消費電力の意味で効率的な曲
線描画回路が実現できるという効果がある。メモリ・チ
ップとしては、インタフェース線がシリアルに構成でき
るためピン数が極端に減り、また、描画回路をオンチッ
プ化したため、描画計算のための外部アクセスがなくな
るので、高速かつ低消費電力の意味で効率的なビットマ
ップ・メモリが実現できるという効果がある。
【図１】本発明の実施例による描画機能付きビットマッ
プ・メモリの構成図である。
プ・メモリの構成図である。
【図２】直線の場合について、図１の描画機能付きビッ
トマップ・メモリの回路構成と制御手順とを示す図であ
る。
トマップ・メモリの回路構成と制御手順とを示す図であ
る。
１…曲線描画機能付きビットマップ・メモリのチップ、
２…ビットマップ・メモリ、３…曲線描画回路、４…表
示プログラム、５…表示データ、６…表示データへのポ
インタ、７…Ｘアドレス・レジスタ、８…Ｙアドレス・
レジスタ、９…Ｘアドレス・デコーダ、１０…Ｙアドレ
ス・デコーダ、１１…Ｘアドレス・シフトレジスタ、１
２…Ｙアドレス・シフトレジスタ、１３…シリアル・イ
ンタフェース線、２０，２１…桁上げ先見付きおよび絶
対値機能付き加算器、２２〜２５…専用レジスタ、２６
…符号ビットｓｘ、２７…符号ビットｓｙ、２８…ｘ、
ｙ交換指示ビット、２９…状態Ｓ5へ分岐するのを判定
するゲート、３０…状態Ｓ4へ分岐するのを判定するゲ
ート。
２…ビットマップ・メモリ、３…曲線描画回路、４…表
示プログラム、５…表示データ、６…表示データへのポ
インタ、７…Ｘアドレス・レジスタ、８…Ｙアドレス・
レジスタ、９…Ｘアドレス・デコーダ、１０…Ｙアドレ
ス・デコーダ、１１…Ｘアドレス・シフトレジスタ、１
２…Ｙアドレス・シフトレジスタ、１３…シリアル・イ
ンタフェース線、２０，２１…桁上げ先見付きおよび絶
対値機能付き加算器、２２〜２５…専用レジスタ、２６
…符号ビットｓｘ、２７…符号ビットｓｙ、２８…ｘ、
ｙ交換指示ビット、２９…状態Ｓ5へ分岐するのを判定
するゲート、３０…状態Ｓ4へ分岐するのを判定するゲ
ート。
Claims (4)
- 【請求項１】ｎ次元のビットマップ・メモリにおいて、
各次元につきアドレス・デコーダを設け、またそれぞれ
該デコードされたアドレス指示信号を記憶するフリップ
・フロップ（シフトレジスタ）をすべてのアドレスにつ
いて設け、隣接アドレスにアクセスするときは、該フリ
ップ・フロップのアドレス指示信号記憶状態を隣接アド
レスのものにシフト指示によって遷移させることによっ
て、ｎ次元のシリアル・アクセスを容易にしたことを特
徴とする高速曲線描画用ビットマップ・メモリ。 - 【請求項２】グラフィック描画において、描画の各次元
について現在のアドレスに隣接するアドレスにアクセス
するときには、アドレス指示信号記憶用のフリップ・フ
ロップの記憶状態を隣接アドレスのものに直接シフト指
示することによって遷移させることを特徴とする請求項
１の高速曲線描画用ビットマップ・メモリ。 - 【請求項３】グラフィック描画回路とビットマップ・メ
モリをオンチップ化し、チップ外部とのアクセスをシリ
アルにしたことを特徴とする請求項１の高速曲線描画用
ビットマップ・メモリ。 - 【請求項４】グラフィック描画回路において、描画手順
を順序回路化によって効率的に実現することを特徴とす
る請求項１の高速曲線描画用ビットマップ・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042827A JPH05242257A (ja) | 1992-02-28 | 1992-02-28 | 高速曲線描画用ビットマップ・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042827A JPH05242257A (ja) | 1992-02-28 | 1992-02-28 | 高速曲線描画用ビットマップ・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242257A true JPH05242257A (ja) | 1993-09-21 |
Family
ID=12646798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042827A Pending JPH05242257A (ja) | 1992-02-28 | 1992-02-28 | 高速曲線描画用ビットマップ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242257A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997035316A1 (fr) * | 1996-03-21 | 1997-09-25 | Hitachi, Ltd. | Processeur a memoire dram integree |
| WO1997035317A1 (fr) * | 1996-03-21 | 1997-09-25 | Hitachi, Ltd. | Processeur a memoire dram integree |
| US6504548B2 (en) | 1998-09-18 | 2003-01-07 | Hitachi, Ltd. | Data processing apparatus having DRAM incorporated therein |
-
1992
- 1992-02-28 JP JP4042827A patent/JPH05242257A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997035316A1 (fr) * | 1996-03-21 | 1997-09-25 | Hitachi, Ltd. | Processeur a memoire dram integree |
| WO1997035317A1 (fr) * | 1996-03-21 | 1997-09-25 | Hitachi, Ltd. | Processeur a memoire dram integree |
| US6295074B1 (en) | 1996-03-21 | 2001-09-25 | Hitachi, Ltd. | Data processing apparatus having DRAM incorporated therein |
| US6496610B2 (en) | 1996-03-21 | 2002-12-17 | Hitachi, Ltd. | Data processing apparatus having DRAM incorporated therein |
| US6744437B2 (en) | 1996-03-21 | 2004-06-01 | Renesas Technology Corp. | Data processing apparatus having DRAM incorporated therein |
| US6504548B2 (en) | 1998-09-18 | 2003-01-07 | Hitachi, Ltd. | Data processing apparatus having DRAM incorporated therein |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100241049B1 (ko) | 벡터프로세서를 위한 요소선택 메카니즘 | |
| US5329617A (en) | Graphics processor nonconfined address calculation system | |
| US5973705A (en) | Geometry pipeline implemented on a SIMD machine | |
| US6784889B1 (en) | Memory system and method for improved utilization of read and write bandwidth of a graphics processing system | |
| EP0097834A2 (en) | Circuits for accessing a variable width data bus with a variable width data field | |
| US20060098021A1 (en) | Graphics system and memory device for three-dimensional graphics acceleration and method for three dimensional graphics processing | |
| EP0438038B1 (en) | Graphics processor | |
| US5737761A (en) | Memory control architecture for high-speed transfer operations | |
| JPH1079039A (ja) | コンピュータシステムにおける図形イメージ処理 | |
| JPH0682394B2 (ja) | ビデオ・アダプタ | |
| JPH05242257A (ja) | 高速曲線描画用ビットマップ・メモリ | |
| JPH0562348B2 (ja) | ||
| JPH0740242B2 (ja) | データ転送方法 | |
| US20030206168A1 (en) | Method and apparatus for filling an image on a display screen | |
| US20050134597A1 (en) | Hardware display rotation | |
| US6414692B1 (en) | Graphics processing apparatus and system | |
| JP3019906B2 (ja) | 画像処理装置 | |
| JP2771350B2 (ja) | 画像処理装置 | |
| US20040021649A1 (en) | Method and apparatus for translating X, Y coordinates for a linear memory system | |
| JP3403707B2 (ja) | 描画装置 | |
| FI107196B (fi) | Menetelmä ja laite kuvaelementtien käsittelemiseksi | |
| JP2005149199A (ja) | テクスチャ処理装置 | |
| JPH0340072A (ja) | アドレス制御機能を備えたメモリ装置 | |
| JP2000293144A (ja) | メモリ内蔵液晶駆動回路および液晶表示装置 | |
| KR100252648B1 (ko) | 그래픽스시스템및그래픽스드로잉방법 |