JP2000285671A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2000285671A JP2000285671A JP8762299A JP8762299A JP2000285671A JP 2000285671 A JP2000285671 A JP 2000285671A JP 8762299 A JP8762299 A JP 8762299A JP 8762299 A JP8762299 A JP 8762299A JP 2000285671 A JP2000285671 A JP 2000285671A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- memory cell
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000000034 method Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 241000725101 Clea Species 0.000 description 1
- 241001212789 Dynamis Species 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 描画データの書き込み速度を向上させ、プリ
ンタの印字速度を向上させることのできる半導体メモリ
を提供する。 【解決手段】 メモリセルアレイ１とデータ入力バッフ
ァ３及びデータ出力バッファ４の間には、メモリセルア
レイ１のメモリセルへの書き込みを制御する演算制御回
路２が設けられている。演算制御回路２は、リードサイ
クル時に、／ＯＲＥ信号又はＡＮＤＥ信号、ＷＥ信号の
各信号が活性化されているとき、メモリセルアレイ１の
書き込み対象のメモリセル内のデータと、書き込みデー
タとのＯＲ論理及びＡＮＤ論理をとり、その結果に基づ
いてデータ入力バッファ３ァからメモリセルアレイ１へ
のデータの書き込みを行う。
ンタの印字速度を向上させることのできる半導体メモリ
を提供する。 【解決手段】 メモリセルアレイ１とデータ入力バッフ
ァ３及びデータ出力バッファ４の間には、メモリセルア
レイ１のメモリセルへの書き込みを制御する演算制御回
路２が設けられている。演算制御回路２は、リードサイ
クル時に、／ＯＲＥ信号又はＡＮＤＥ信号、ＷＥ信号の
各信号が活性化されているとき、メモリセルアレイ１の
書き込み対象のメモリセル内のデータと、書き込みデー
タとのＯＲ論理及びＡＮＤ論理をとり、その結果に基づ
いてデータ入力バッファ３ァからメモリセルアレイ１へ
のデータの書き込みを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに関
し、特に、メモリセルからデータを読み出した後、読み
出し時のメモリのアドレスにクリアデータを書き込む機
能を備えた半導体メモリに関する。
し、特に、メモリセルからデータを読み出した後、読み
出し時のメモリのアドレスにクリアデータを書き込む機
能を備えた半導体メモリに関する。
【０００２】
【従来の技術】出力装置であるプリンタの描画データ
は、ページイメージメモリ(page imagememory) に蓄積
される。このページイメージメモリへの書き込み動作
は、パーソナルコンピュータ（ＰＣ）等のシステムから
送られる描画データに基づいて作成されたビットマップ
データ(bit map data)と、書き込み対象メモリのデータ
とのＯＲ演算やＡＮＤ演算を行った後、これを書き込み
対象のメモリセルへ書き込むという手順によって行われ
る。また、ページイメージメモリは、描画データの完成
後、印字エンジンにデータを出力すると、そのデータを
“０”あるいは“１”にクリアするクリア・アフター・
リードが行われる。
は、ページイメージメモリ(page imagememory) に蓄積
される。このページイメージメモリへの書き込み動作
は、パーソナルコンピュータ（ＰＣ）等のシステムから
送られる描画データに基づいて作成されたビットマップ
データ(bit map data)と、書き込み対象メモリのデータ
とのＯＲ演算やＡＮＤ演算を行った後、これを書き込み
対象のメモリセルへ書き込むという手順によって行われ
る。また、ページイメージメモリは、描画データの完成
後、印字エンジンにデータを出力すると、そのデータを
“０”あるいは“１”にクリアするクリア・アフター・
リードが行われる。
【０００３】ページイメージメモリにＤＲＡＭ（Dynami
c Random Access Memory）を用いた場合、その書き込み
は、書き込み対象のメモリ内のデータを一旦読み出し、
この読み出しデータに対し、外部の演算回路によってＯ
Ｒ（オア）演算あるいはＡＮＤ（アンド）演算を行い、
この結果を前記書き込み対象のメモリにデータを書き戻
すという方法で行われる。
c Random Access Memory）を用いた場合、その書き込み
は、書き込み対象のメモリ内のデータを一旦読み出し、
この読み出しデータに対し、外部の演算回路によってＯ
Ｒ（オア）演算あるいはＡＮＤ（アンド）演算を行い、
この結果を前記書き込み対象のメモリにデータを書き戻
すという方法で行われる。
【０００４】一般に、プリンタの印字速度は、描画デー
タを作成したり、ページイメージメモリに描画データを
蓄積する速度に大きく依存する。コンピュータの端末装
置の中ではプリンタの印字速度は遅い部類に属してお
り、その高速化が望まれている。印字速度を速める手段
の１つとして、描画データの作成過程の改善がある。こ
れに伴い、描画データの蓄積課程（メモリへの書き込
み）での改善も印字速度の向上に寄与するものと期待さ
れている。
タを作成したり、ページイメージメモリに描画データを
蓄積する速度に大きく依存する。コンピュータの端末装
置の中ではプリンタの印字速度は遅い部類に属してお
り、その高速化が望まれている。印字速度を速める手段
の１つとして、描画データの作成過程の改善がある。こ
れに伴い、描画データの蓄積課程（メモリへの書き込
み）での改善も印字速度の向上に寄与するものと期待さ
れている。
【０００５】
【発明が解決しようとする課題】しかし、従来の半導体
メモリによると、印字速度に対応した描画データの蓄積
課程における改善策は検討されておらず、メモリヘの書
き込み速度は遅いままであった。
メモリによると、印字速度に対応した描画データの蓄積
課程における改善策は検討されておらず、メモリヘの書
き込み速度は遅いままであった。
【０００６】したがって、本発明の目的は、描画データ
の書き込み速度を向上させ、もってプリンタの印字速度
を向上させることのできる半導体メモリを提供すること
にある。
の書き込み速度を向上させ、もってプリンタの印字速度
を向上させることのできる半導体メモリを提供すること
にある。
【０００７】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、所定数のメモリセルを備えて列方向及び
行方向のデコーダが行われるメモリセルアレイと、前記
メモリセルアレイに書き込まれるデータが一時的に記憶
されるデータ入力記憶手段と、前記メモリセルアレイの
書き込み対象のメモリセルから読み出したデータとデー
タの書き込みに関するイネーブル信号を参照し、これら
の信号状態に応じて前記書き込み対象のメモリセルにデ
ータの書き込みを行う演算制御手段を備えたことを特徴
とする半導体メモリを提供する。
達成するため、所定数のメモリセルを備えて列方向及び
行方向のデコーダが行われるメモリセルアレイと、前記
メモリセルアレイに書き込まれるデータが一時的に記憶
されるデータ入力記憶手段と、前記メモリセルアレイの
書き込み対象のメモリセルから読み出したデータとデー
タの書き込みに関するイネーブル信号を参照し、これら
の信号状態に応じて前記書き込み対象のメモリセルにデ
ータの書き込みを行う演算制御手段を備えたことを特徴
とする半導体メモリを提供する。
【０００８】この構成によれば、ライトイネーブル信号
等の書き込み関係のイネーブル信号とメモリセルアレイ
の書き込み対象のメモリセルのデータ内容とを参照し、
“１”，“０”（又は、“Ｈ”，“Ｌ”）の信号状態の
組み合わせによる結果、具体的には、ＯＲ論理、ＡＮＤ
論理の結果に応じてデータ入力記憶手段からメモリセル
アレイのメモリセルへの書き込みの可否が決定される。
これにより、メモリセルアレイへの書き込み時に、通常
のライトサイクルと同一タイミングにおいて、従来必要
としたＯＲ演算やＡＮＤ演算のための複雑な回路が不要
になり、メモリに内蔵させた簡単な回路によってＯＲ演
算及びＡＮＤ演算を行うのと同等の処理が可能になる。
また、メモリのクリアを行うためのクリア・アフタ・リ
ードが簡単な構成により実現できる。
等の書き込み関係のイネーブル信号とメモリセルアレイ
の書き込み対象のメモリセルのデータ内容とを参照し、
“１”，“０”（又は、“Ｈ”，“Ｌ”）の信号状態の
組み合わせによる結果、具体的には、ＯＲ論理、ＡＮＤ
論理の結果に応じてデータ入力記憶手段からメモリセル
アレイのメモリセルへの書き込みの可否が決定される。
これにより、メモリセルアレイへの書き込み時に、通常
のライトサイクルと同一タイミングにおいて、従来必要
としたＯＲ演算やＡＮＤ演算のための複雑な回路が不要
になり、メモリに内蔵させた簡単な回路によってＯＲ演
算及びＡＮＤ演算を行うのと同等の処理が可能になる。
また、メモリのクリアを行うためのクリア・アフタ・リ
ードが簡単な構成により実現できる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。図１は、本発明による半導体メ
モリを示す。行デコーダ(row decorder)１ａと列デコー
ダ(column decorder) １ｂを備えたメモリセルアレイ
（memory cell array)１には演算制御回路２が接続さ
れ、この演算制御回路２にはデータ入力バッファ(Din b
uffer)３及びデータ出力バッファ（Dout buffer)４が接
続されている。演算制御回路２及びデータ入力バッファ
（Din buffer) ３には、書き込みタイミング発生器（wr
iting timing generator）５からの制御信号５ａ，５ｂ
が入力される。書き込みタイミング発生器５には、ＲＡ
Ｓ (Row Address Strobe) タイミング発生器６及びＣＡ
Ｓ( Column AddressStrobe)タイミング発生器７の出力
部が接続されている。書き込みタイミング発生器５に
は、ＯＥ信号（出力イネーブル信号）、ＯＲＥ信号（Ｏ
Ｒ演算イネーブル信号）、ＡＮＤＥ信号（ＡＮＤ演算イ
ネーブル信号）、ＷＥ（ライトイネーブル信号）が入力
される。また、ＲＡＳタイミング発生器６にはＲＡＳ信
号が入力され、ＣＡＳタイミング発生器７にはＣＡＳ信
号が入力される。
て図面を基に説明する。図１は、本発明による半導体メ
モリを示す。行デコーダ(row decorder)１ａと列デコー
ダ(column decorder) １ｂを備えたメモリセルアレイ
（memory cell array)１には演算制御回路２が接続さ
れ、この演算制御回路２にはデータ入力バッファ(Din b
uffer)３及びデータ出力バッファ（Dout buffer)４が接
続されている。演算制御回路２及びデータ入力バッファ
（Din buffer) ３には、書き込みタイミング発生器（wr
iting timing generator）５からの制御信号５ａ，５ｂ
が入力される。書き込みタイミング発生器５には、ＲＡ
Ｓ (Row Address Strobe) タイミング発生器６及びＣＡ
Ｓ( Column AddressStrobe)タイミング発生器７の出力
部が接続されている。書き込みタイミング発生器５に
は、ＯＥ信号（出力イネーブル信号）、ＯＲＥ信号（Ｏ
Ｒ演算イネーブル信号）、ＡＮＤＥ信号（ＡＮＤ演算イ
ネーブル信号）、ＷＥ（ライトイネーブル信号）が入力
される。また、ＲＡＳタイミング発生器６にはＲＡＳ信
号が入力され、ＣＡＳタイミング発生器７にはＣＡＳ信
号が入力される。
【００１０】図１の構成において、ＲＡＳタイミング発
生器６は、外部からのＲＡＳ信号を取り込み、ＲＡＳア
ドレスをデコードすることにより決まるメモリセルアレ
イ１内のワード線につながるメモリセルアレイ１内のメ
モリセルのデータをメモリセルアレイ１内のセンスアン
プで増幅し、メモリセル内のデータをビット線上に読み
出す動作の開始信号を発生する。ＣＡＳタイミング発生
器７は、外部からのＣＡＳ信号を取り込み、ＣＡＳアド
レスのデコードにより決まるビット線上のデータ線をＩ
／Ｏ線上に出力するための開始信号を書き込みタイミン
グ発生器５へ出力する。
生器６は、外部からのＲＡＳ信号を取り込み、ＲＡＳア
ドレスをデコードすることにより決まるメモリセルアレ
イ１内のワード線につながるメモリセルアレイ１内のメ
モリセルのデータをメモリセルアレイ１内のセンスアン
プで増幅し、メモリセル内のデータをビット線上に読み
出す動作の開始信号を発生する。ＣＡＳタイミング発生
器７は、外部からのＣＡＳ信号を取り込み、ＣＡＳアド
レスのデコードにより決まるビット線上のデータ線をＩ
／Ｏ線上に出力するための開始信号を書き込みタイミン
グ発生器５へ出力する。
【００１１】書き込みタイミング発生器５は、外部から
のＷＥ信号を取り込み、ＲＡＳタイミング発生器６及び
ＣＡＳタイミング発生器７の出力信号に基づいて、デー
タ入力バッファ３に入力されるデータを取り込むための
制御信号５ａ，５ｂを生成するほか、クリア・アフター
・リード（ｃｌｅａｒ・ａｆｔｅｒ・ｒｅａｄ）動作時
にはクリアデータをメモリセルアレイ１内のメモリセル
に書き込むための内部用ＷＥ信号を生成する。ここで、
クリア・アフター・リード動作とは、メモリからデータ
を読み出すメモリ・リードの後、その同一アドレスにク
リアデータ時には、クリアデータ（“０”又は“１”の
データ）を書き込む機能をいう。
のＷＥ信号を取り込み、ＲＡＳタイミング発生器６及び
ＣＡＳタイミング発生器７の出力信号に基づいて、デー
タ入力バッファ３に入力されるデータを取り込むための
制御信号５ａ，５ｂを生成するほか、クリア・アフター
・リード（ｃｌｅａｒ・ａｆｔｅｒ・ｒｅａｄ）動作時
にはクリアデータをメモリセルアレイ１内のメモリセル
に書き込むための内部用ＷＥ信号を生成する。ここで、
クリア・アフター・リード動作とは、メモリからデータ
を読み出すメモリ・リードの後、その同一アドレスにク
リアデータ時には、クリアデータ（“０”又は“１”の
データ）を書き込む機能をいう。
【００１２】演算制御回路２の詳細については後述する
が、ＯＲライト、ＡＮＤライト、クリア・アフター・リ
ード時に対象のメモリ内のデータを参照しながら、メモ
リセルアレイ１にデータを書き込み、或いはデータ出力
バッファ４に読み出すための動作を行う。データ入力バ
ッファ３は入力データ（書き込みデータ）を一時的に記
憶し、データ出力バッファ４はメモリセルアレイ１から
読み出したデータを一時的に記憶する。
が、ＯＲライト、ＡＮＤライト、クリア・アフター・リ
ード時に対象のメモリ内のデータを参照しながら、メモ
リセルアレイ１にデータを書き込み、或いはデータ出力
バッファ４に読み出すための動作を行う。データ入力バ
ッファ３は入力データ（書き込みデータ）を一時的に記
憶し、データ出力バッファ４はメモリセルアレイ１から
読み出したデータを一時的に記憶する。
【００１３】図２は演算制御回路２の詳細を示す。演算
制御回路２には、クリア（ clear）信号、ＯＲＥ信号、
／ＷＢＥ（ＷＢＥバー：ライト・パー・ビット・イネー
ブル）信号、ＷＥ信号、／ＡＮＤ（アンドバー）信号、
データラッチイネーブル(data latch enable) 信号等が
印加され、書き込みデータがメモリセルアレイ１へ入・
出力線ＩＯｎを介して出力され、読み出しデータがデー
タ出力バッファ４へ出力される。ここで、／ＷＢＥ信号
は、Ｗ／ｂ（ライト・パー・ビット）機能を用いるとき
に発生する信号であり、指定の任意のビットにのみ書き
込みを行うためのバッファをオンにするために用いられ
るもので、本発明の動作においては、必ずしも必要では
ない。
制御回路２には、クリア（ clear）信号、ＯＲＥ信号、
／ＷＢＥ（ＷＢＥバー：ライト・パー・ビット・イネー
ブル）信号、ＷＥ信号、／ＡＮＤ（アンドバー）信号、
データラッチイネーブル(data latch enable) 信号等が
印加され、書き込みデータがメモリセルアレイ１へ入・
出力線ＩＯｎを介して出力され、読み出しデータがデー
タ出力バッファ４へ出力される。ここで、／ＷＢＥ信号
は、Ｗ／ｂ（ライト・パー・ビット）機能を用いるとき
に発生する信号であり、指定の任意のビットにのみ書き
込みを行うためのバッファをオンにするために用いられ
るもので、本発明の動作においては、必ずしも必要では
ない。
【００１４】演算制御回路２は、ＦＥＴ２１、３ステー
トバッファ２２、ＦＦ（フリップフロップ）回路２３、
差動増幅器２４、インバータ２５、ＯＲ回路２６，２
７、及びＡＮＤ回路２８を備えて構成されている。ＦＥ
Ｔ２１のゲートにはクリア信号が入力され、そのドレイ
ンは３ステートバッファ２２の出力端子に接続され、そ
のソースはＦＦ回路２３の／Ｑ（Ｑバー）端子に接続さ
れている。出力ラインＩＯｎ，／ＩＯｎ（ＩＯｎバー）
には差動増幅器２４の入力端子が接続され、その出力端
子はＦＦ回路２３のＤ端子に接続されている。入・出力
線ＩＯｎと／ＩＯｎの間には、インバータ２５が接続さ
れている。ＦＥＴ２１のドレイン及び／ＯＲＥ信号入力
端にはＯＲ回路２６の２つの入力端子が接続され、ＯＲ
回路２７の２つの入力端子には／ＡＮＤ信号及びＦＦ回
路２３のＱ端子の出力信号が印加される。ＡＮＤ回路２
８には、ＯＲ回路２６，２７の出力信号及び／ＷＢＥ、
／ＷＥの各信号が入力され、ＡＮＤ回路２８の出力端子
は３ステートバッファ２２の制御端子に接続される。
トバッファ２２、ＦＦ（フリップフロップ）回路２３、
差動増幅器２４、インバータ２５、ＯＲ回路２６，２
７、及びＡＮＤ回路２８を備えて構成されている。ＦＥ
Ｔ２１のゲートにはクリア信号が入力され、そのドレイ
ンは３ステートバッファ２２の出力端子に接続され、そ
のソースはＦＦ回路２３の／Ｑ（Ｑバー）端子に接続さ
れている。出力ラインＩＯｎ，／ＩＯｎ（ＩＯｎバー）
には差動増幅器２４の入力端子が接続され、その出力端
子はＦＦ回路２３のＤ端子に接続されている。入・出力
線ＩＯｎと／ＩＯｎの間には、インバータ２５が接続さ
れている。ＦＥＴ２１のドレイン及び／ＯＲＥ信号入力
端にはＯＲ回路２６の２つの入力端子が接続され、ＯＲ
回路２７の２つの入力端子には／ＡＮＤ信号及びＦＦ回
路２３のＱ端子の出力信号が印加される。ＡＮＤ回路２
８には、ＯＲ回路２６，２７の出力信号及び／ＷＢＥ、
／ＷＥの各信号が入力され、ＡＮＤ回路２８の出力端子
は３ステートバッファ２２の制御端子に接続される。
【００１５】図３は、図２の演算制御回路２の動作モー
ドを示す。図３の（ａ）は書き込みタイミング発生器５
に印加される４種の入力信号の組み合わせに基づく各ラ
イトモードにおける各部の動作及び書き込み後のメモリ
セルのデータ状態を示す。また、図３の（ｂ）は、０ク
リア・アフター・リード及び１クリア・アフター・リー
ドを実現する各部の動作及び書き込み後のメモリセルの
データ状態を示す。図中、Ａ出力、Ｂ出力、Ｃ出力、及
びＤ出力は、図２の３ステートバッファ２２、ＡＮＤ回
路２８、ＯＲ回路２７、及びＯＲ回路２６の各出力状態
を示している。また、ＥはＦＦ回路２３を示す。図３の
（ａ）より明らかなように、４種の入力信号（／ＯＲＥ
信号、／ＷＢＥ信号、ＷＥ信号、ＡＮＤＥバー信号）の
組み合わせにより、１６種類の書き込み状態（ＯＲライ
ト、ＡＮＤライト、ノーマルライト）を実現することが
できる。
ドを示す。図３の（ａ）は書き込みタイミング発生器５
に印加される４種の入力信号の組み合わせに基づく各ラ
イトモードにおける各部の動作及び書き込み後のメモリ
セルのデータ状態を示す。また、図３の（ｂ）は、０ク
リア・アフター・リード及び１クリア・アフター・リー
ドを実現する各部の動作及び書き込み後のメモリセルの
データ状態を示す。図中、Ａ出力、Ｂ出力、Ｃ出力、及
びＤ出力は、図２の３ステートバッファ２２、ＡＮＤ回
路２８、ＯＲ回路２７、及びＯＲ回路２６の各出力状態
を示している。また、ＥはＦＦ回路２３を示す。図３の
（ａ）より明らかなように、４種の入力信号（／ＯＲＥ
信号、／ＷＢＥ信号、ＷＥ信号、ＡＮＤＥバー信号）の
組み合わせにより、１６種類の書き込み状態（ＯＲライ
ト、ＡＮＤライト、ノーマルライト）を実現することが
できる。
【００１６】ここで、ＯＲライトとは、書き込み対象の
メモリセルの内容又はデータ入力バッファ３からのデー
タの一方が“１”のときに成立するＯＲ論理による書き
込み処理を言う。更に、ＡＮＤライトは、書き込み対象
のメモリセルの内容が“１”でデータ入力バッファ３か
らのデータが“１”のときに成立するＡＮＤ論理による
書き込み処理を言う。また、ノーマルライトは、ＯＲ及
びＡＮＤの処理を伴わない上書き処理を言う。
メモリセルの内容又はデータ入力バッファ３からのデー
タの一方が“１”のときに成立するＯＲ論理による書き
込み処理を言う。更に、ＡＮＤライトは、書き込み対象
のメモリセルの内容が“１”でデータ入力バッファ３か
らのデータが“１”のときに成立するＡＮＤ論理による
書き込み処理を言う。また、ノーマルライトは、ＯＲ及
びＡＮＤの処理を伴わない上書き処理を言う。
【００１７】次に、図２及び図３を参照して本発明の半
導体メモリの動作について説明する。図３から明らかな
ように、ＯＲライトの実行は、ライトサイクル時に／Ｏ
ＲＥ信号を活性化（“Ｌ”レベル）することにより行わ
れる。また、ＡＮＤライトの実行は、ライトサイクル時
に／ＡＮＤＥ信号を活性化（“Ｌ”レベル）することに
より行われる。また、ノーマルライトは、／ＯＲＥ信号
と／ＡＮＤＥ信号が共に非活性であるときに実行され
る。
導体メモリの動作について説明する。図３から明らかな
ように、ＯＲライトの実行は、ライトサイクル時に／Ｏ
ＲＥ信号を活性化（“Ｌ”レベル）することにより行わ
れる。また、ＡＮＤライトの実行は、ライトサイクル時
に／ＡＮＤＥ信号を活性化（“Ｌ”レベル）することに
より行われる。また、ノーマルライトは、／ＯＲＥ信号
と／ＡＮＤＥ信号が共に非活性であるときに実行され
る。
【００１８】図２において、／ＯＲＥ信号が発生し、か
つ、入力データが“１”であれば、ＯＲ回路２６の動作
によるＯＲ論理が成立する。また、／ＡＮＤＥ信号及び
ＦＦ回路２３のＱ端子に同時に信号が発生すると、ＯＲ
回路２７の動作によるＯＲ論理が成立する。このとき、
／ＷＢＥとＷＥ信号が活性化してライトサイクルになっ
ていれば、ＡＮＤ回路２８のＡＮＤ論理が成立し、ＡＮ
Ｄ回路２８には出力信号が発生する。この結果、３ステ
ートバッファ２２が動作し、データ入力バッファ３から
のデータが３ステートバッファ２２及び入・出力線ＩＯ
ｎを介してメモリセルアレイ１に書き込まれる。また、
ＡＮＤライトを行う場合、書き込み対象のメモリセルの
データが“０”のときには、このメモリセルの内容を変
える必要がない。そこで、書き込み対象のメモリセルの
データが“１”のときにだけ、書き込みデータを書き込
み対象のメモリセルに書き込みを行い、書き込み対象の
メモリセルの内容を変更する。
つ、入力データが“１”であれば、ＯＲ回路２６の動作
によるＯＲ論理が成立する。また、／ＡＮＤＥ信号及び
ＦＦ回路２３のＱ端子に同時に信号が発生すると、ＯＲ
回路２７の動作によるＯＲ論理が成立する。このとき、
／ＷＢＥとＷＥ信号が活性化してライトサイクルになっ
ていれば、ＡＮＤ回路２８のＡＮＤ論理が成立し、ＡＮ
Ｄ回路２８には出力信号が発生する。この結果、３ステ
ートバッファ２２が動作し、データ入力バッファ３から
のデータが３ステートバッファ２２及び入・出力線ＩＯ
ｎを介してメモリセルアレイ１に書き込まれる。また、
ＡＮＤライトを行う場合、書き込み対象のメモリセルの
データが“０”のときには、このメモリセルの内容を変
える必要がない。そこで、書き込み対象のメモリセルの
データが“１”のときにだけ、書き込みデータを書き込
み対象のメモリセルに書き込みを行い、書き込み対象の
メモリセルの内容を変更する。
【００１９】例えば、図３の（ａ）のＡＮＤライト
（４）の場合を例に説明する。／ＡＮＤＥ信号が“Ｌ”
レベル、ＦＦ回路２３のＱ出力が“Ｈ”レベルであるた
めにＯＲ回路２７のＣ出力が“Ｈ”レベルになる。ま
た、／ＯＲＥ信号が“Ｈ”レベルであるためにＯＲ回路
２６のＤ出力が“Ｈ”レベルになる。／ＷＢＥ信号とＷ
Ｅ信号が“Ｈ”レベルであるため、ＡＮＤ回路２８の入
力は全て“Ｈ”レベルになる。したがって、ＡＮＤ回路
２８のＢ出力は“Ｈ”レベルになり、３ステートバッフ
ァ２２は活性化し、Ａ出力は“Ｈ”レベルになり、入・
出力線ＩＯｎに“１”のデータが出力され、メモリセル
アレイ１の書き込み対象のメモリセルにデータが書き込
まれる。
（４）の場合を例に説明する。／ＡＮＤＥ信号が“Ｌ”
レベル、ＦＦ回路２３のＱ出力が“Ｈ”レベルであるた
めにＯＲ回路２７のＣ出力が“Ｈ”レベルになる。ま
た、／ＯＲＥ信号が“Ｈ”レベルであるためにＯＲ回路
２６のＤ出力が“Ｈ”レベルになる。／ＷＢＥ信号とＷ
Ｅ信号が“Ｈ”レベルであるため、ＡＮＤ回路２８の入
力は全て“Ｈ”レベルになる。したがって、ＡＮＤ回路
２８のＢ出力は“Ｈ”レベルになり、３ステートバッフ
ァ２２は活性化し、Ａ出力は“Ｈ”レベルになり、入・
出力線ＩＯｎに“１”のデータが出力され、メモリセル
アレイ１の書き込み対象のメモリセルにデータが書き込
まれる。
【００２０】次に、図３の（ａ）のノーマルライト
（４）の場合について説明する。データ入力バッファ３
からのデータ（“Ｈ”レベル）が入力され、／ＯＲＥ信
号、／ＷＢＥ信号、及びＷＥ信号が共に“Ｈ”レベル、
／ＡＮＤＥ信号が“Ｌ”レベルである場合、ＯＲ回路２
６には共に“Ｈ”レベルの信号が入力され、ＯＲ回路２
６の出力（Ｄ出力）からは“Ｈ”レベルの信号が出力さ
れる。また、ＯＲ回路２７には、“Ｈ”レベルの信号が
入力されるため、ＦＦ回路２３の出力状態にかかわらず
ＯＲ回路２７の出力信号（Ｃ出力）は“Ｈ”レベルにな
る。ＯＲ回路２６とＯＲ回路２７の出力信号、ＷＢＥバ
ー信号、ＷＥ信号の全てが“Ｈ”レベルであるため、Ａ
ＮＤ回路２８の出力（Ｂ出力）は“Ｈ”レベルになる。
ＡＮＤ回路２８の出力信号（“Ｈ”レベル）をコントロ
ール入力とする３ステートバッファ２２は、データ入力
バッファ３からの“Ｈ”レベルの信号を出力する。この
３ステートバッファ２２の出力（出力Ａ）は、入・出力
線ＩＯｎに“Ｈ”レベルの信号を出力する。したがっ
て、メモリセルアレイ１に書き込み後のメモリセルのデ
ータは“Ｈ”レベルになる。他の書き込み処理について
も、各信号の組み合わせに応じて、図３の（ａ）に示す
ように動作する。
（４）の場合について説明する。データ入力バッファ３
からのデータ（“Ｈ”レベル）が入力され、／ＯＲＥ信
号、／ＷＢＥ信号、及びＷＥ信号が共に“Ｈ”レベル、
／ＡＮＤＥ信号が“Ｌ”レベルである場合、ＯＲ回路２
６には共に“Ｈ”レベルの信号が入力され、ＯＲ回路２
６の出力（Ｄ出力）からは“Ｈ”レベルの信号が出力さ
れる。また、ＯＲ回路２７には、“Ｈ”レベルの信号が
入力されるため、ＦＦ回路２３の出力状態にかかわらず
ＯＲ回路２７の出力信号（Ｃ出力）は“Ｈ”レベルにな
る。ＯＲ回路２６とＯＲ回路２７の出力信号、ＷＢＥバ
ー信号、ＷＥ信号の全てが“Ｈ”レベルであるため、Ａ
ＮＤ回路２８の出力（Ｂ出力）は“Ｈ”レベルになる。
ＡＮＤ回路２８の出力信号（“Ｈ”レベル）をコントロ
ール入力とする３ステートバッファ２２は、データ入力
バッファ３からの“Ｈ”レベルの信号を出力する。この
３ステートバッファ２２の出力（出力Ａ）は、入・出力
線ＩＯｎに“Ｈ”レベルの信号を出力する。したがっ
て、メモリセルアレイ１に書き込み後のメモリセルのデ
ータは“Ｈ”レベルになる。他の書き込み処理について
も、各信号の組み合わせに応じて、図３の（ａ）に示す
ように動作する。
【００２１】図４は、クリア・アフター・リード（clea
r after read）時における／ＯＲＥ信号、／ＷＢＥ信
号、ＷＥ信号、ＯＥ信号、／ＡＮＤＥ信号のタイミング
チャートを示す。
r after read）時における／ＯＲＥ信号、／ＷＢＥ信
号、ＷＥ信号、ＯＥ信号、／ＡＮＤＥ信号のタイミング
チャートを示す。
【００２２】クリア・アフター・リードにおいては、図
４に示すように、リードサイクルにおいて、／ＲＡＳ信
号が発生すると、行アドレス(row address) がアクセス
され、ついで／ＣＡＳ信号が発生すると、桁アドレス(c
olumn address)がアクセスされる。この過程において、
／ＯＲＥ信号又は／ＡＮＤＥ信号のいずれかが先に活性
化し、さらに、／ＯＥ信号が発生した時点でクリア信号
が発生する。この後、ＷＥ信号が発生すると、ライトサ
イクルが設定される。ライトサイクルにおいて、ＯＲラ
イト時に入力データが“１”のとき、及びＡＮＤライト
時に書き込み先のメモリセルのデータが“１”のときに
のみ、３ステートバッファ２２にＡＮＤ回路２８から出
力信号が発生する。これにより、３ステートバッファ２
２から“Ｈ”レベルの信号が入・出力線ＩＯｎに出力さ
れる。
４に示すように、リードサイクルにおいて、／ＲＡＳ信
号が発生すると、行アドレス(row address) がアクセス
され、ついで／ＣＡＳ信号が発生すると、桁アドレス(c
olumn address)がアクセスされる。この過程において、
／ＯＲＥ信号又は／ＡＮＤＥ信号のいずれかが先に活性
化し、さらに、／ＯＥ信号が発生した時点でクリア信号
が発生する。この後、ＷＥ信号が発生すると、ライトサ
イクルが設定される。ライトサイクルにおいて、ＯＲラ
イト時に入力データが“１”のとき、及びＡＮＤライト
時に書き込み先のメモリセルのデータが“１”のときに
のみ、３ステートバッファ２２にＡＮＤ回路２８から出
力信号が発生する。これにより、３ステートバッファ２
２から“Ｈ”レベルの信号が入・出力線ＩＯｎに出力さ
れる。
【００２３】また、リードサイクルにおいて、／ＯＲＥ
信号又は／ＡＮＤＥ信号が活性化すると、リード動作の
終了後、ＣＬＥＡＲ信号とＷＥ信号が演算制御回路２に
印加される。演算制御回路２は、クリア・アフター・リ
ードを行うときには、メモリセルアレイ１の“１クリ
ア”或いは“０クリア”を実行する。メモリセルアレイ
１の“０クリア”を行うときには、メモリセルデータが
“１”のセルにだけ“０”のデータが書き込まれる。ま
た、“０クリア”後のリード（０クリア・アフター・リ
ード）を行うときには、読み出し対象セルの読み出し
後、ＷＥ信号を発生してＡＮＤ回路２８を活性化する。
これにより、書き込みデータは、読み出し信号の反転デ
ータを使用してＡＮＤ回路２８によって書き込まれる。
信号又は／ＡＮＤＥ信号が活性化すると、リード動作の
終了後、ＣＬＥＡＲ信号とＷＥ信号が演算制御回路２に
印加される。演算制御回路２は、クリア・アフター・リ
ードを行うときには、メモリセルアレイ１の“１クリ
ア”或いは“０クリア”を実行する。メモリセルアレイ
１の“０クリア”を行うときには、メモリセルデータが
“１”のセルにだけ“０”のデータが書き込まれる。ま
た、“０クリア”後のリード（０クリア・アフター・リ
ード）を行うときには、読み出し対象セルの読み出し
後、ＷＥ信号を発生してＡＮＤ回路２８を活性化する。
これにより、書き込みデータは、読み出し信号の反転デ
ータを使用してＡＮＤ回路２８によって書き込まれる。
【００２４】また、メモリセルアレイ１の“１クリア”
を行う場合は、メモリセルデータが“０”のところだけ
“１”のデータを書き込む。この書き込みは、ＯＲ論理
部を使って行われる。“１クリア”の後に１クリア・ア
フター・リードを行う場合、読み出し対象セルからの読
み出しを行った後、ＷＥ信号を発生し、ＯＲ論理部を活
性化し、読み出し信号の反転データを使用して、ＯＲ論
理により書き込みデータの書き込みを行う。
を行う場合は、メモリセルデータが“０”のところだけ
“１”のデータを書き込む。この書き込みは、ＯＲ論理
部を使って行われる。“１クリア”の後に１クリア・ア
フター・リードを行う場合、読み出し対象セルからの読
み出しを行った後、ＷＥ信号を発生し、ＯＲ論理部を活
性化し、読み出し信号の反転データを使用して、ＯＲ論
理により書き込みデータの書き込みを行う。
【００２５】すなわち、リードモードにおいて／ＯＲＥ
信号又は／ＡＮＤＥ信号が入力された場合、読み出し動
作終了後、／ＣＡＳ信号又は／ＯＥ信号のどちらか一方
が非活性になったときに、読み出しデータの反転データ
を書き込み、データ出力バッファ４をオンにするための
ＣＬＥＡＲ信号とＷＥ信号を出力する。これにより、読
み出しデータの反転データを書き込みデータとするＯＲ
論理あるいはＡＮＤ論理による書き込みが自動的に実行
される。ＯＲライトを行う場合、書き込みデータが
“１”の場合、／ＯＲＥ信号が成立していれば、そのま
ま書き込みが行われ、メモリセルアレイ１の書き込み対
象のメモリセル（書き込み先のメモリセル）に書き込み
が行われる。また、書き込みデータが“０”の場合は、
書き込み対象のメモリセルの書き換えは行わない。
信号又は／ＡＮＤＥ信号が入力された場合、読み出し動
作終了後、／ＣＡＳ信号又は／ＯＥ信号のどちらか一方
が非活性になったときに、読み出しデータの反転データ
を書き込み、データ出力バッファ４をオンにするための
ＣＬＥＡＲ信号とＷＥ信号を出力する。これにより、読
み出しデータの反転データを書き込みデータとするＯＲ
論理あるいはＡＮＤ論理による書き込みが自動的に実行
される。ＯＲライトを行う場合、書き込みデータが
“１”の場合、／ＯＲＥ信号が成立していれば、そのま
ま書き込みが行われ、メモリセルアレイ１の書き込み対
象のメモリセル（書き込み先のメモリセル）に書き込み
が行われる。また、書き込みデータが“０”の場合は、
書き込み対象のメモリセルの書き換えは行わない。
【００２６】具体例として、図３の（ｂ）の１クリア・
アフター・リードの動作を説明すれば、以下の如くであ
る。／ＯＲＥ信号とＦＦ回路２３の／Ｑ出力信号が共に
“Ｌ”レベル、／ＷＢＥ信号、ＷＥ信号、／ＡＮＤＥ信
号が共に“Ｈ”レベルである場合、ＯＲ回路２６には２
つの“Ｌ”レベルが入力されるので、ＯＲ回路２６の出
力（Ｄ信号）は“Ｌ”レベルになる。また、ＯＲ回路２
７にはＦＦ回路２３のＱ出力からの“Ｌ”レベルと
“Ｈ”レベルの／ＡＮＤＥ信号が入力されるので、ＯＲ
回路２７の出力（Ｃ出力）は“Ｈ”レベルとなる。ＡＮ
Ｄ回路２８には、共に“Ｈ”レベルの／ＷＢＥ信号とＷ
Ｅ信号、及びＯＲ回路２７の“Ｈ”レベル出力とＯＲ回
路２６の“Ｌ”レベル出力が入力されるため、ＡＮＤ回
路２８の出力（Ｂ出力）は“Ｌ”レベルになる。したが
って、３ステートバッファ２２の出力はハイインピーダ
ンス状態になり、入力データが“１”であってもＡ出力
は発生しない。
アフター・リードの動作を説明すれば、以下の如くであ
る。／ＯＲＥ信号とＦＦ回路２３の／Ｑ出力信号が共に
“Ｌ”レベル、／ＷＢＥ信号、ＷＥ信号、／ＡＮＤＥ信
号が共に“Ｈ”レベルである場合、ＯＲ回路２６には２
つの“Ｌ”レベルが入力されるので、ＯＲ回路２６の出
力（Ｄ信号）は“Ｌ”レベルになる。また、ＯＲ回路２
７にはＦＦ回路２３のＱ出力からの“Ｌ”レベルと
“Ｈ”レベルの／ＡＮＤＥ信号が入力されるので、ＯＲ
回路２７の出力（Ｃ出力）は“Ｈ”レベルとなる。ＡＮ
Ｄ回路２８には、共に“Ｈ”レベルの／ＷＢＥ信号とＷ
Ｅ信号、及びＯＲ回路２７の“Ｈ”レベル出力とＯＲ回
路２６の“Ｌ”レベル出力が入力されるため、ＡＮＤ回
路２８の出力（Ｂ出力）は“Ｌ”レベルになる。したが
って、３ステートバッファ２２の出力はハイインピーダ
ンス状態になり、入力データが“１”であってもＡ出力
は発生しない。
【００２７】また、上記の１クリア・アフター・リード
において、ＦＦ回路２３の出力が反転している場合につ
いて説明する。ＦＦ回路２３の／Ｑ出力が“Ｈ”レベル
で、Ｑ出力が“Ｌ”レベルであるため、ＯＲ回路２７に
は、共に“Ｈ”レベルの／Ｑ出力と／ＡＮＤＥ信号が入
力され、その出力（Ｃ出力）は“Ｈ”レベルになる。ま
た、ＯＲ回路２６には、“Ｌ”レベルの／ＯＲＥ信号と
ＦＥＴ２１を介して“Ｈ”レベルの／Ｑ出力が入力され
るため、ＯＲ回路２６の出力（Ｄ出力）は“Ｈ”レベル
になる。ＡＮＤ回路２８には、“Ｈ”レベルのＣ出力、
Ｄ出力、／ＷＢＥ信号、及びＷＥ信号が入力されるた
め、ＡＮＤ回路２８の出力（Ｂ出力）は“Ｈ”レベルに
なる。したがって、３ステートバッファ２２は活性化
し、その出力（Ａ出力）は入力データ“１”を通過させ
た“Ｈ”レベルになる。このとき、書き込み後のメモリ
セルのデータは“Ｈ”レベルになる。
において、ＦＦ回路２３の出力が反転している場合につ
いて説明する。ＦＦ回路２３の／Ｑ出力が“Ｈ”レベル
で、Ｑ出力が“Ｌ”レベルであるため、ＯＲ回路２７に
は、共に“Ｈ”レベルの／Ｑ出力と／ＡＮＤＥ信号が入
力され、その出力（Ｃ出力）は“Ｈ”レベルになる。ま
た、ＯＲ回路２６には、“Ｌ”レベルの／ＯＲＥ信号と
ＦＥＴ２１を介して“Ｈ”レベルの／Ｑ出力が入力され
るため、ＯＲ回路２６の出力（Ｄ出力）は“Ｈ”レベル
になる。ＡＮＤ回路２８には、“Ｈ”レベルのＣ出力、
Ｄ出力、／ＷＢＥ信号、及びＷＥ信号が入力されるた
め、ＡＮＤ回路２８の出力（Ｂ出力）は“Ｈ”レベルに
なる。したがって、３ステートバッファ２２は活性化
し、その出力（Ａ出力）は入力データ“１”を通過させ
た“Ｈ”レベルになる。このとき、書き込み後のメモリ
セルのデータは“Ｈ”レベルになる。
【００２８】次に、図３の（ｂ）に示す０クリア・アフ
ター・リードについて説明する。この場合、ＦＦ回路２
３の／Ｑ出力が“Ｈ”レベルであるため、ＯＲ回路２７
には、Ｑ出力の“Ｈ”レベルと“Ｌ”レベルの／ＡＮＤ
Ｅ信号が入力され、その出力（Ｃ出力）は“Ｌ”レベル
になる。また、ＯＲ回路２６には、“Ｈ”レベルの／Ｏ
ＲＥ信号とＦＥＴ２１を介して“Ｈ”レベルの／Ｑ出力
が入力されるため、ＯＲ回路２６の出力（Ｄ出力）は
“Ｈ”レベルになる。ＡＮＤ回路２８には、“Ｈ”レベ
ルのＤ出力、／ＷＢＥ信号、及びＷＥ信号と、“Ｌ”レ
ベルのＣ出力が入力されるため、ＡＮＤ回路２８の出力
（Ｂ出力）は“Ｌ”レベルになる。このとき、３ステー
トバッファ２２の入力データが“０”であるため、３ス
テートバッファ２２の出力（Ａ出力）は出力無しとな
る。このとき、書き込み後のメモリセルのデータは
“Ｌ”レベルになる。
ター・リードについて説明する。この場合、ＦＦ回路２
３の／Ｑ出力が“Ｈ”レベルであるため、ＯＲ回路２７
には、Ｑ出力の“Ｈ”レベルと“Ｌ”レベルの／ＡＮＤ
Ｅ信号が入力され、その出力（Ｃ出力）は“Ｌ”レベル
になる。また、ＯＲ回路２６には、“Ｈ”レベルの／Ｏ
ＲＥ信号とＦＥＴ２１を介して“Ｈ”レベルの／Ｑ出力
が入力されるため、ＯＲ回路２６の出力（Ｄ出力）は
“Ｈ”レベルになる。ＡＮＤ回路２８には、“Ｈ”レベ
ルのＤ出力、／ＷＢＥ信号、及びＷＥ信号と、“Ｌ”レ
ベルのＣ出力が入力されるため、ＡＮＤ回路２８の出力
（Ｂ出力）は“Ｌ”レベルになる。このとき、３ステー
トバッファ２２の入力データが“０”であるため、３ス
テートバッファ２２の出力（Ａ出力）は出力無しとな
る。このとき、書き込み後のメモリセルのデータは
“Ｌ”レベルになる。
【００２９】更に、上記の０クリア・アフター・リード
においてＦＦ回路２３の出力が反転している場合につい
て説明する。この場合、ＦＦ回路２３の／Ｑ出力が
“Ｌ”レベルであるため、ＯＲ回路２７には、Ｑ出力の
“Ｈ”レベル“Ｈ”レベルと“Ｌ”レベルの／ＡＮＤＥ
信号が入力され、その出力（Ｃ出力）は“Ｈ”レベルに
なる。また、ＯＲ回路２６には、“Ｈ”レベルの／ＯＲ
Ｅ信号と３ステートバッファ２２を介して“Ｈ”レベル
の／Ｑ出力が入力されるため、ＯＲ回路２６の出力（Ｄ
出力）は“Ｈ”レベルになる。ＡＮＤ回路２８には、Ｃ
出力、Ｄ出力、／ＷＢＥ信号、及びＷＥ信号の全てが
“Ｈ”レベルで入力されるため、ＡＮＤ回路２８の出力
（Ｂ出力）は“Ｈ”レベルになる。しかし、データ入力
バッファ３からのデータが“０”であるため、３ステー
トバッファ２２の出力（Ａ出力）は“Ｌ”レベルにな
る。このとき、書き込み後のメモリセルのデータは
“Ｌ”レベルになる。
においてＦＦ回路２３の出力が反転している場合につい
て説明する。この場合、ＦＦ回路２３の／Ｑ出力が
“Ｌ”レベルであるため、ＯＲ回路２７には、Ｑ出力の
“Ｈ”レベル“Ｈ”レベルと“Ｌ”レベルの／ＡＮＤＥ
信号が入力され、その出力（Ｃ出力）は“Ｈ”レベルに
なる。また、ＯＲ回路２６には、“Ｈ”レベルの／ＯＲ
Ｅ信号と３ステートバッファ２２を介して“Ｈ”レベル
の／Ｑ出力が入力されるため、ＯＲ回路２６の出力（Ｄ
出力）は“Ｈ”レベルになる。ＡＮＤ回路２８には、Ｃ
出力、Ｄ出力、／ＷＢＥ信号、及びＷＥ信号の全てが
“Ｈ”レベルで入力されるため、ＡＮＤ回路２８の出力
（Ｂ出力）は“Ｈ”レベルになる。しかし、データ入力
バッファ３からのデータが“０”であるため、３ステー
トバッファ２２の出力（Ａ出力）は“Ｌ”レベルにな
る。このとき、書き込み後のメモリセルのデータは
“Ｌ”レベルになる。
【００３０】上記した実施の形態によれば、印字エンジ
ンヘデータを出力するとき、リードモディファィライト
サイクルを使用することなくクリア・アフター・リード
機能を行うことが可能になる。具体的には、ページイメ
ージメモリへの書き込み時間が平均で２００％程度短縮
できるようになり、リード→演算→再書き込みが、１度
の書き込みのみで終了できるようになる。また、ＯＲ、
ＡＮＤ、置き換え（上書き）の各演算のための回路、及
びクリア・アフター・リードのための回路を設けない構
成の半導体メモリ（ＤＲＡＭ）にすることができる。
ンヘデータを出力するとき、リードモディファィライト
サイクルを使用することなくクリア・アフター・リード
機能を行うことが可能になる。具体的には、ページイメ
ージメモリへの書き込み時間が平均で２００％程度短縮
できるようになり、リード→演算→再書き込みが、１度
の書き込みのみで終了できるようになる。また、ＯＲ、
ＡＮＤ、置き換え（上書き）の各演算のための回路、及
びクリア・アフター・リードのための回路を設けない構
成の半導体メモリ（ＤＲＡＭ）にすることができる。
【００３１】
【発明の効果】以上より明らかなように、本発明の半導
体メモリによれば、メモリセルアレイの書き込み対象の
メモリセルから読み出したデータとデータの書き込みに
関するイネーブル信号を参照し、これらの信号状態に応
じて前記書き込み対象のメモリセルにデータの書き込み
を行う演算制御手段を設けたことにより、従来必要とし
たＯＲ演算やＡＮＤ演算のための複雑な回路が不要にな
り、メモリに内蔵させた簡単な回路によって従来のＯＲ
演算及びＡＮＤ演算を施したのと同等の書き込み処理が
可能になる。更に、外部に付加回路を設けることなく、
印字エンジンにデータを出力しながら、メモリのクリア
を行うためのクリア・アフタ・リードが可能になる。
体メモリによれば、メモリセルアレイの書き込み対象の
メモリセルから読み出したデータとデータの書き込みに
関するイネーブル信号を参照し、これらの信号状態に応
じて前記書き込み対象のメモリセルにデータの書き込み
を行う演算制御手段を設けたことにより、従来必要とし
たＯＲ演算やＡＮＤ演算のための複雑な回路が不要にな
り、メモリに内蔵させた簡単な回路によって従来のＯＲ
演算及びＡＮＤ演算を施したのと同等の書き込み処理が
可能になる。更に、外部に付加回路を設けることなく、
印字エンジンにデータを出力しながら、メモリのクリア
を行うためのクリア・アフタ・リードが可能になる。
【図１】本発明による半導体メモリを示すブロック図で
ある。
ある。
【図２】図１に示した演算制御回路の詳細構成を示す回
路図である。
路図である。
【図３】図２の演算制御回路の各動作モードに対応した
各部の動作を示す説明図である。
各部の動作を示す説明図である。
【図４】クリア・アフター・リード時における各信号の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
１ メモリセルアレイ １ａ 行デコーダ １ｂ 列デコーダ ２ 演算制御回路 ３ データ入力バッファ ４ データ出力バッファ ５ 書き込みタイミング発生器 ５ａ，５ｂ 制御信号 ６ ＲＡＳタイミング発生器 ７ ＣＡＳタイミング発生器 ２１ ＦＥＴ ２２ ３ステートバッファ ２３ ＦＦ回路 ２４ 差動増幅器 ２５ インバータ ２６，２７ ＯＲ回路 ２８ ＡＮＤ回路
Claims (4)
- 【請求項１】 所定数のメモリセルを備えて列方向及び
行方向のデコーダが行われるメモリセルアレイと、 前記メモリセルアレイに書き込まれるデータが一時的に
記憶されるデータ入力記憶手段と、 前記メモリセルアレイの書き込み対象のメモリセルから
読み出したデータとデータの書き込みに関するイネーブ
ル信号を参照し、これらの信号状態に応じて前記書き込
み対象のメモリセルにデータの書き込みを行う演算制御
手段を備えたことを特徴とする半導体メモリ。 - 【請求項２】 前記演算制御手段は、ＯＲ演算イネーブ
ル（ＯＲＥ）信号又はＡＮＤ演算イネーブル（ＡＮＤ
Ｅ）信号とライトイネーブル（ＷＥ）信号がライトサイ
クルにおいて活性化し、かつ、前記メモリセルアレイの
書き込み対象のメモリセルから読み出したデータと前記
書き込み対象のメモリセルに書き込むデータとのＯＲ論
理及びＡＮＤ論理をとり、前記ＡＮＤ論理が成立したと
きに前記データ入力バッファから前記書き込み対象のメ
モリセルへのデータの書き込みを行うことを特徴とする
請求項１記載の半導体メモリ。 - 【請求項３】 前記演算制御手段は、前記メモリセルア
レイから読み出しデータ及び前記ＡＮＤ演算イネーブル
（ＡＮＤＥ）信号が入力される第１のＯＲ回路と、 前記データ入力記憶手段からのデータ又は前記メモリセ
ルアレイから読み出したデータと前記ＯＲ演算イネーブ
ル（ＯＲＥ）信号が入力される第２のＯＲ回路と、 前記第１及び第２のＯＲ回路の出力信号及び前記ライト
イネーブル（ＷＥ）信号が入力されるＡＮＤ回路と、 前記ＡＮＤ回路の出力信号をコントロール信号として前
記データ入力バッファからのデータの前記メモリセルア
レイへの出力のオン／オフを制御するスリーステートバ
ッファと、 クリア信号が入力されたときに前記メモリセルアレイか
ら読み出しデータを前記スリーステートバッファに印加
するスイッチ手段とを備えることを特徴とする請求項１
記載の半導体メモリ。 - 【請求項４】 前記第１のＯＲ回路は、前記ＡＮＤイネ
ーブル（ＡＮＤＥ）信号と前記メモリセルアレイからの
読み出しデータが同時に活性化したときにＯＲ論理が成
立し、 前記第２のＯＲ回路は、前記ＯＲ演算イネーブル（ＯＲ
Ｅ）信号が活性化し、かつ前記データ入力記憶手段から
のデータ又は前記メモリセルアレイからのデータが活性
化しているときにＯＲ論理が成立し、 前記ＡＮＤ回路は、前記第１及び第２のＯＲ回路の出
力、ライトイネーブル（ＷＥ）信号が同時に活性化した
ときにＡＮＤ論理が成立することを特徴とする請求項３
記載の半導体メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8762299A JP2000285671A (ja) | 1999-03-30 | 1999-03-30 | 半導体メモリ |
| EP00106119A EP1041570A1 (en) | 1999-03-30 | 2000-03-21 | Semiconductor memory |
| US09/534,256 US6292404B1 (en) | 1999-03-30 | 2000-03-24 | Semiconductor memory |
| KR10-2000-0015722A KR100374367B1 (ko) | 1999-03-30 | 2000-03-28 | 반도체 메모리 |
| CNB001055879A CN1135557C (zh) | 1999-03-30 | 2000-03-29 | 半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8762299A JP2000285671A (ja) | 1999-03-30 | 1999-03-30 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000285671A true JP2000285671A (ja) | 2000-10-13 |
Family
ID=13920083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8762299A Pending JP2000285671A (ja) | 1999-03-30 | 1999-03-30 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6292404B1 (ja) |
| EP (1) | EP1041570A1 (ja) |
| JP (1) | JP2000285671A (ja) |
| KR (1) | KR100374367B1 (ja) |
| CN (1) | CN1135557C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102280138A (zh) * | 2011-03-31 | 2011-12-14 | 西安华芯半导体有限公司 | 具有累积写入特征的存储方法、存储器和存储系统 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1244304B1 (en) * | 2001-03-19 | 2009-01-21 | Texas Instruments Incorporated | Control timing for spatial light modulator |
| US7889571B2 (en) * | 2008-01-09 | 2011-02-15 | Unity Semiconductor Corporation | Buffering systems methods for accessing multiple layers of memory in integrated circuits |
| WO2013078235A1 (en) | 2011-11-23 | 2013-05-30 | Broncus Medical Inc | Methods and devices for diagnosing, monitoring, or treating medical conditions through an opening through an airway wall |
| CN110136769B (zh) * | 2019-04-16 | 2020-11-24 | 珠海市杰理科技股份有限公司 | Otp寄存器数据修正方法、装置、计算机设备和存储介质 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444665A (en) * | 1985-06-17 | 1995-08-22 | Hitachi, Ltd. | Semiconductor memory device |
| JPH0736163B2 (ja) * | 1988-08-26 | 1995-04-19 | 株式会社東芝 | 塗潰しパターン発生装置 |
| US5777608A (en) * | 1989-03-10 | 1998-07-07 | Board Of Regents, The University Of Texas System | Apparatus and method for in-parallel scan-line graphics rendering using content-searchable memories |
| US5214777A (en) * | 1989-03-27 | 1993-05-25 | Ncr Corporation | High speed read/modify/write memory system and method |
| US5432743A (en) * | 1992-06-30 | 1995-07-11 | Nec Corporation | Semiconductor dynamic RAM for image processing |
| TW330265B (en) * | 1994-11-22 | 1998-04-21 | Hitachi Ltd | Semiconductor apparatus |
| US5732024A (en) * | 1995-04-19 | 1998-03-24 | Cirrus Logic, Inc. | Circuits, systems and methods for modifying data stored in a memory using logic operations |
-
1999
- 1999-03-30 JP JP8762299A patent/JP2000285671A/ja active Pending
-
2000
- 2000-03-21 EP EP00106119A patent/EP1041570A1/en not_active Withdrawn
- 2000-03-24 US US09/534,256 patent/US6292404B1/en not_active Expired - Lifetime
- 2000-03-28 KR KR10-2000-0015722A patent/KR100374367B1/ko not_active IP Right Cessation
- 2000-03-29 CN CNB001055879A patent/CN1135557C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102280138A (zh) * | 2011-03-31 | 2011-12-14 | 西安华芯半导体有限公司 | 具有累积写入特征的存储方法、存储器和存储系统 |
| CN102280138B (zh) * | 2011-03-31 | 2013-07-24 | 西安华芯半导体有限公司 | 具有累积写入特征的存储方法、存储器和存储系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100374367B1 (ko) | 2003-03-04 |
| CN1135557C (zh) | 2004-01-21 |
| KR20000071496A (ko) | 2000-11-25 |
| CN1268437A (zh) | 2000-10-04 |
| EP1041570A1 (en) | 2000-10-04 |
| US6292404B1 (en) | 2001-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100391730B1 (ko) | 캐시의 사용이 선택될 수 있는 반도체 메모리 디바이스와, 반도체 메모리 디바이스 액세스 방법, 및 데이터 처리 시스템 | |
| JP2001052479A (ja) | メモリ装置 | |
| JPH1031886A (ja) | ランダムアクセスメモリ | |
| JP2004342244A (ja) | 半導体メモリ装置および電子機器 | |
| JP2832693B2 (ja) | 出力制御回路を備えたｄｒａｍ | |
| US6484244B1 (en) | Method and system for storing and processing multiple memory commands | |
| JP2000285671A (ja) | 半導体メモリ | |
| JPS6128198B2 (ja) | ||
| JPH09106670A (ja) | 半導体メモリ装置とそのカラムデコーダ回路 | |
| US5909401A (en) | Sensing circuitry with boolean logic | |
| JPH10241360A (ja) | 半導体記憶装置 | |
| US20070094460A1 (en) | DRAM control circuit | |
| JPH10134565A (ja) | 半導体記憶装置 | |
| JPH0329187A (ja) | マルチポートｓｒａｍ | |
| JPH0514359B2 (ja) | ||
| JP2005149547A (ja) | メモリ制御装置及び集積回路 | |
| JP2582300B2 (ja) | メモリアクセス回路 | |
| JP3152345B2 (ja) | キャッシュメモリ | |
| JPH05210981A (ja) | 半導体記憶装置 | |
| JP2001043671A (ja) | 半導体装置 | |
| JP2000187614A (ja) | メモリ装置 | |
| JP2915707B2 (ja) | ダイナミックｒａｍ | |
| JPH05101650A (ja) | ダイナミツクメモリのリフレツシユ方式 | |
| JP2004014119A (ja) | 半導体記憶装置 | |
| JP2002208284A (ja) | 半導体記憶装置 |