JP2000187614A - メモリ装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ＣＰＵのデータのバス幅に比べ広いバス幅の
ＤＲＡＭを該ＣＰＵのデ−タバスにてアクセス可とす
る。狭いバス幅のＣＰＵに拡いバス幅のＤＲＡＭを簡易
に組合せる。 【解決手段】 ＣＰＵがアクセスする３２ビット幅のデ
−タバスＭＤ＝Ｄ[31:0])に、６４ビット幅の第１のＳ
ＤＲＡＭ ２０４の下位０〜３１ビットＤ[31:0]のデ−
タ端子を接続し、かつ、第１のＳＤＲＡＭ ２０４の残
りの３２〜６３ビットＤ[63:32]の各デ−タ端子を、デ
−タバスＭＤ＝Ｄ[31:0])の、それぞれ下位０〜３１ビ
ットＤ[31:0]の各デ−タ端子が接続したラインに、ワイ
ヤ−ドオア接続し、しかも、デ−タバスＭＤ＝Ｄ[31:0]
に、３２ビット幅の第２のＳＤＲＡＭ ２０５を接続し
た。
ＤＲＡＭを該ＣＰＵのデ−タバスにてアクセス可とす
る。狭いバス幅のＣＰＵに拡いバス幅のＤＲＡＭを簡易
に組合せる。 【解決手段】 ＣＰＵがアクセスする３２ビット幅のデ
−タバスＭＤ＝Ｄ[31:0])に、６４ビット幅の第１のＳ
ＤＲＡＭ ２０４の下位０〜３１ビットＤ[31:0]のデ−
タ端子を接続し、かつ、第１のＳＤＲＡＭ ２０４の残
りの３２〜６３ビットＤ[63:32]の各デ−タ端子を、デ
−タバスＭＤ＝Ｄ[31:0])の、それぞれ下位０〜３１ビ
ットＤ[31:0]の各デ−タ端子が接続したラインに、ワイ
ヤ−ドオア接続し、しかも、デ−タバスＭＤ＝Ｄ[31:0]
に、３２ビット幅の第２のＳＤＲＡＭ ２０５を接続し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵがアクセス
するＤＲＡＭメモリ装置に関し、特に、これに限定する
意図ではないが、ＣＰＵのデ−タバスのビット幅に対し
てビット幅が大きいシンクロナスＤＲＡＭが混在するＤ
ＲＡＭメモリ装置に関する。
するＤＲＡＭメモリ装置に関し、特に、これに限定する
意図ではないが、ＣＰＵのデ−タバスのビット幅に対し
てビット幅が大きいシンクロナスＤＲＡＭが混在するＤ
ＲＡＭメモリ装置に関する。
【０００２】
【従来の技術】特開平８−７７０９７号公報には、ＣＰ
Ｕのデ−タバス幅（ビット幅）の増大に適応しうる、シ
ンクロナスＤＲＡＭのビット幅に対してＣＰＵのビット
幅が広いメモリシステムが提示されている。
Ｕのデ−タバス幅（ビット幅）の増大に適応しうる、シ
ンクロナスＤＲＡＭのビット幅に対してＣＰＵのビット
幅が広いメモリシステムが提示されている。
【０００３】
【発明が解決しようとする課題】ＣＰＵのアクセススピ
−ドを向上するためデ−タバス幅が拡がる傾向にあり、
これに合わせてシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の
ビット幅も拡がる傾向があるが、一方で、機構制御など
では、ＣＰＵがアクセスする小規模のメモリ装置の必要
性も高い。例えば画像デ−タ処理では高精細化（高ＤＰ
Ｉ）の要求に伴って、６４ビット幅のＣＰＵとそれがア
クセスする６４ビット幅のＳＤＲＡＭとを組合せるメモ
リシステムなど、メモリ装置が高容量化して行く一方
で、機構制御あるいは簡易デ−タ処理では、３２ビット
あるいはそれ以下のビット数のＣＰＵにてデ−タの読み
書きをする比較的に小容量のメモリシステムの需要が根
強い。この小容量メモリシステムでも、高速処理が可能
なＳＤＲＡＭを用いようとすると、ＣＰＵのビット幅に
対してＳＤＲＡＭのビット幅が拡いという組合せを採用
せざるを得ない場合があり、その組合せの実現が望まれ
る。
−ドを向上するためデ−タバス幅が拡がる傾向にあり、
これに合わせてシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の
ビット幅も拡がる傾向があるが、一方で、機構制御など
では、ＣＰＵがアクセスする小規模のメモリ装置の必要
性も高い。例えば画像デ−タ処理では高精細化（高ＤＰ
Ｉ）の要求に伴って、６４ビット幅のＣＰＵとそれがア
クセスする６４ビット幅のＳＤＲＡＭとを組合せるメモ
リシステムなど、メモリ装置が高容量化して行く一方
で、機構制御あるいは簡易デ−タ処理では、３２ビット
あるいはそれ以下のビット数のＣＰＵにてデ−タの読み
書きをする比較的に小容量のメモリシステムの需要が根
強い。この小容量メモリシステムでも、高速処理が可能
なＳＤＲＡＭを用いようとすると、ＣＰＵのビット幅に
対してＳＤＲＡＭのビット幅が拡いという組合せを採用
せざるを得ない場合があり、その組合せの実現が望まれ
る。
【０００４】本発明は、ＣＰＵのデータのバス幅に比べ
広いバス幅のＤＲＡＭを該ＣＰＵのデ−タバスに接続し
たメモリ装置を提供することを第１の目的とする。狭い
バス幅のＣＰＵに拡いバス幅のＤＲＡＭを簡易に組合せ
ることを第２の目的とする。
広いバス幅のＤＲＡＭを該ＣＰＵのデ−タバスに接続し
たメモリ装置を提供することを第１の目的とする。狭い
バス幅のＣＰＵに拡いバス幅のＤＲＡＭを簡易に組合せ
ることを第２の目的とする。
【０００５】
【課題を解決するための手段】（１）ＣＰＵ(101)がア
クセスする８×ａビット幅(32ビット幅)のデ−タバス(M
D＝Ｄ[31:0])に、８×ｂ，ｂ＞ａなるビット幅(64ビッ
ト幅)のＤＲＡＭ(204)の下位０〜〔８×ａ−１〕ビット
(0〜31＝Ｄ[31:0]）のデ−タ端子を接続し、かつ、該Ｄ
ＲＡＭ(204)の残りの８×ａ〜〔８×ｂ−１〕ビット(32
〜63＝Ｄ[63:32])の各デ−タ端子を、前記デ−タバス(M
D＝Ｄ[31:0])の、それぞれ下位０〜〔８×ａ−１〕ビッ
ト(0〜31＝Ｄ[31:0]）のデ−タ端子が接続したラインに
接続したことを特徴とする。なお、理解を容易にするた
めにカッコ内には、図面に示し後述する実施例の対応要
素の符号又は対応事項を、参考までに付記した。以下も
同様である。
クセスする８×ａビット幅(32ビット幅)のデ−タバス(M
D＝Ｄ[31:0])に、８×ｂ，ｂ＞ａなるビット幅(64ビッ
ト幅)のＤＲＡＭ(204)の下位０〜〔８×ａ−１〕ビット
(0〜31＝Ｄ[31:0]）のデ−タ端子を接続し、かつ、該Ｄ
ＲＡＭ(204)の残りの８×ａ〜〔８×ｂ−１〕ビット(32
〜63＝Ｄ[63:32])の各デ−タ端子を、前記デ−タバス(M
D＝Ｄ[31:0])の、それぞれ下位０〜〔８×ａ−１〕ビッ
ト(0〜31＝Ｄ[31:0]）のデ−タ端子が接続したラインに
接続したことを特徴とする。なお、理解を容易にするた
めにカッコ内には、図面に示し後述する実施例の対応要
素の符号又は対応事項を、参考までに付記した。以下も
同様である。
【０００６】これによれば、マスク信号(DQM)にてＤＲ
ＡＭ(204)の８×ａビット〜〔８×ｂ−１〕ビット(32〜
63＝Ｄ[63:32])のデ−タ端子をマスクすることにより、
３２ビット幅のアクセスにてＤＲＡＭ(204)を読み書き
することができる。ＤＲＡＭ(204)の６４ビットデ−タ
から下位３２ビットのデ−タのみを摘出するセレクタや
マルチプレクサ等のデバイスを要しないので、低コスト
のメモリ装置が得られる。
ＡＭ(204)の８×ａビット〜〔８×ｂ−１〕ビット(32〜
63＝Ｄ[63:32])のデ−タ端子をマスクすることにより、
３２ビット幅のアクセスにてＤＲＡＭ(204)を読み書き
することができる。ＤＲＡＭ(204)の６４ビットデ−タ
から下位３２ビットのデ−タのみを摘出するセレクタや
マルチプレクサ等のデバイスを要しないので、低コスト
のメモリ装置が得られる。
【０００７】
【発明の実施の形態】（２）ＣＰＵがアクセスする８×
ａビット幅のデ−タバス(MD＝Ｄ[31:0])に、８×ｂ，ｂ
＞ａなるビット幅の第１のＤＲＡＭ(204)の下位０〜
〔８×ａ−１〕ビット(0〜31＝Ｄ[31:0]）のデ−タ端子
を接続し、かつ、第１のＤＲＡＭの残りの８×ａ〜〔８
×ｂ−１〕ビット８×ａ〜〔８×ｂ−１〕ビット(32〜6
3＝Ｄ[63:32])の各デ−タ端子を、前記デ−タバスの、
それぞれ下位０〜〔８×ａ−１〕ビットの各デ−タ端子
が接続したラインに接続し、しかも、前記デ−タバス(M
D＝Ｄ[31:0])に、８×ａビット幅の第２のＤＲＡＭ(20
5)を接続した、ことを特徴とするメモリ装置。 （３）ＤＲＡＭ(204,205)に対する前記ＣＰＵ(101)のア
クセスを表わすデ−タ(ADDR,DATA,他)をデコ−ドしてア
クセス先のＤＲＡＭ(204/205)にアクセスするメモリ制
御回路(105)であって、アクセス先のＤＲＡＭ(204/205)
が８×ｂビット幅か８×ａビット幅かに対応した、ＤＲ
ＡＭの下位０〜〔８×ａ−１〕ビットのデ−タ端子のマ
スクを指示する信号(DQM[3:0])および８×ａ〜〔８×ｂ
−１〕ビットのデ−タ端子のマスクを指示する信号(DQM
[7:4])を発生してＤＲＡＭ(204/205)に与えるメモリ制
御回路(105)、を備える。 （４）メモリ制御回路(105)は、第１および第２のＤＲ
ＡＭ(204,205)のそれぞれに宛てた、それぞれが８×ｂ
ビット幅か８×ａビット幅かを示す情報(A5)を格納する
レジスタ(320)を含み、アクセスされるＤＲＡＭ(204/20
5)に宛てられた該情報(A5)をレジスタ(320)から読出し
て、該情報(A5)に対応した、ＤＲＡＭ(204/205)の下位
０〜〔８×ａ−１〕ビットのデ−タ端子のマスクを指示
する信号(DQM[3:0])および８×ａ〜〔８×ｂ−１〕ビッ
トのデ−タ端子のマスクを指示する信号(DQM[7:4])を発
生してＤＲＡＭに与える。 （５）前記ＣＰＵ(101)は、各ＤＲＡＭ(204,205)に対
し、ＤＲＡＭ(204,205)宛ての前記いずれのビット幅か
を示す情報(A5)を８×ｂビット幅(64ビット)を示すもの
としてデ−タ書込みを行ない、次に読出しを行なって書
込デ−タと読出しデ−タが一致すると８×ｂビット幅を
示す情報を、不一致であると８×ａビット幅を示す情報
を、前記レジスタ(320)にＤＲＡＭ(204,205)宛てに書込
む。
ａビット幅のデ−タバス(MD＝Ｄ[31:0])に、８×ｂ，ｂ
＞ａなるビット幅の第１のＤＲＡＭ(204)の下位０〜
〔８×ａ−１〕ビット(0〜31＝Ｄ[31:0]）のデ−タ端子
を接続し、かつ、第１のＤＲＡＭの残りの８×ａ〜〔８
×ｂ−１〕ビット８×ａ〜〔８×ｂ−１〕ビット(32〜6
3＝Ｄ[63:32])の各デ−タ端子を、前記デ−タバスの、
それぞれ下位０〜〔８×ａ−１〕ビットの各デ−タ端子
が接続したラインに接続し、しかも、前記デ−タバス(M
D＝Ｄ[31:0])に、８×ａビット幅の第２のＤＲＡＭ(20
5)を接続した、ことを特徴とするメモリ装置。 （３）ＤＲＡＭ(204,205)に対する前記ＣＰＵ(101)のア
クセスを表わすデ−タ(ADDR,DATA,他)をデコ−ドしてア
クセス先のＤＲＡＭ(204/205)にアクセスするメモリ制
御回路(105)であって、アクセス先のＤＲＡＭ(204/205)
が８×ｂビット幅か８×ａビット幅かに対応した、ＤＲ
ＡＭの下位０〜〔８×ａ−１〕ビットのデ−タ端子のマ
スクを指示する信号(DQM[3:0])および８×ａ〜〔８×ｂ
−１〕ビットのデ−タ端子のマスクを指示する信号(DQM
[7:4])を発生してＤＲＡＭ(204/205)に与えるメモリ制
御回路(105)、を備える。 （４）メモリ制御回路(105)は、第１および第２のＤＲ
ＡＭ(204,205)のそれぞれに宛てた、それぞれが８×ｂ
ビット幅か８×ａビット幅かを示す情報(A5)を格納する
レジスタ(320)を含み、アクセスされるＤＲＡＭ(204/20
5)に宛てられた該情報(A5)をレジスタ(320)から読出し
て、該情報(A5)に対応した、ＤＲＡＭ(204/205)の下位
０〜〔８×ａ−１〕ビットのデ−タ端子のマスクを指示
する信号(DQM[3:0])および８×ａ〜〔８×ｂ−１〕ビッ
トのデ−タ端子のマスクを指示する信号(DQM[7:4])を発
生してＤＲＡＭに与える。 （５）前記ＣＰＵ(101)は、各ＤＲＡＭ(204,205)に対
し、ＤＲＡＭ(204,205)宛ての前記いずれのビット幅か
を示す情報(A5)を８×ｂビット幅(64ビット)を示すもの
としてデ−タ書込みを行ない、次に読出しを行なって書
込デ−タと読出しデ−タが一致すると８×ｂビット幅を
示す情報を、不一致であると８×ａビット幅を示す情報
を、前記レジスタ(320)にＤＲＡＭ(204,205)宛てに書込
む。
【０００８】これによれば、ＤＲＡＭ(204,205)ごと
に、あらかじめビット幅を知る必要はなく、簡単にビッ
ト幅が検知できる。 （６）ａ＝４，ｂ＝８であって、ＤＲＡＭ(204,205)は
シンクロナスＤＲＡＭである。
に、あらかじめビット幅を知る必要はなく、簡単にビッ
ト幅が検知できる。 （６）ａ＝４，ｂ＝８であって、ＤＲＡＭ(204,205)は
シンクロナスＤＲＡＭである。
【０００９】本発明の他の目的および特徴は、図面を参
照した以下の実施例の説明より明らかになろう。
照した以下の実施例の説明より明らかになろう。
【００１０】
【実施例】図５に、本発明の一実施例のメモリ装置１０
５を用いたメモリシステムを示す。図５において、１０
１はＣＰＵであり、内部にインストラクションとデータ
のキャッシュ・メモリを持っており、外部アクセスは、
シングル・リードまたはライト、バースト・リードまた
はライトにて行う。１０２はシンクロナスＤＲＡＭ（以
下、ＳＤＲＡＭと呼ぶ時がある）モジュールとの間のイ
ンターフェースであり、制御ＡＳＩＣ １０３にて制御
される。制御ＡＳＩＣ １０３は、ＣＰＵ１０１からの
外部アクセス要求に対する制御を行っているＡＳＩＣで
ある。１０４はＲＯＭ等の低速Ｉ／Ｏであり、制御ＡＳ
ＩＣ １０３を介してＣＰＵ １０１にデータを渡す。
１０５から１０８はＳＤＲＡＭモジュール（以下、ＳＤ
ＲＡＭＭと呼ぶ時がある）であり、ＳＤＲＡＭモジュ−
ル１０５が本発明の実施例である。
５を用いたメモリシステムを示す。図５において、１０
１はＣＰＵであり、内部にインストラクションとデータ
のキャッシュ・メモリを持っており、外部アクセスは、
シングル・リードまたはライト、バースト・リードまた
はライトにて行う。１０２はシンクロナスＤＲＡＭ（以
下、ＳＤＲＡＭと呼ぶ時がある）モジュールとの間のイ
ンターフェースであり、制御ＡＳＩＣ １０３にて制御
される。制御ＡＳＩＣ １０３は、ＣＰＵ１０１からの
外部アクセス要求に対する制御を行っているＡＳＩＣで
ある。１０４はＲＯＭ等の低速Ｉ／Ｏであり、制御ＡＳ
ＩＣ １０３を介してＣＰＵ １０１にデータを渡す。
１０５から１０８はＳＤＲＡＭモジュール（以下、ＳＤ
ＲＡＭＭと呼ぶ時がある）であり、ＳＤＲＡＭモジュ−
ル１０５が本発明の実施例である。
【００１１】図６に、ＳＤＲＡＭモジュ−ル１０５の構
成を示す。ＳＤＲＡＭモジュール１０５は、ＳＤＲＡＭ
制御回路２０１、水晶発振器２０２、ＳＤＲＡＭ２０３
〜２０６にて構成されている。ＳＤＲＡＭ２０３と２０
４は、下位０〜６３ビット（以下これを［６３：０］と
記す）の６４ビット幅、ＳＤＲＡＭ２０５と２０６は、
デ−タバスＭＤのビット幅［３１：０］と同一のビット
幅である。そこでＳＤＲＡＭ２０３と２０４を、簡易に
［３１：０］のビット幅で使用しうるように、ＤＲＡＭ
２０３と２０４のビット［６３：３２］のデ−タ端子Ｄ
［６３：３２］のそれぞれを、デ−タ端子Ｄ［３１：
０］のそれぞれが接続したデ−タバスラインＭＤ［３
１：０］に、ワイヤ−ドオア接続している。つまり、例
えば、ＤＲＡＭ２０３および２０４のそれぞれの、デ−
タ端子Ｄ［０：０］とＤ［３２：３２］がデ−タバスＤ
Ｍ［０：０］に共通接続している。
成を示す。ＳＤＲＡＭモジュール１０５は、ＳＤＲＡＭ
制御回路２０１、水晶発振器２０２、ＳＤＲＡＭ２０３
〜２０６にて構成されている。ＳＤＲＡＭ２０３と２０
４は、下位０〜６３ビット（以下これを［６３：０］と
記す）の６４ビット幅、ＳＤＲＡＭ２０５と２０６は、
デ−タバスＭＤのビット幅［３１：０］と同一のビット
幅である。そこでＳＤＲＡＭ２０３と２０４を、簡易に
［３１：０］のビット幅で使用しうるように、ＤＲＡＭ
２０３と２０４のビット［６３：３２］のデ−タ端子Ｄ
［６３：３２］のそれぞれを、デ−タ端子Ｄ［３１：
０］のそれぞれが接続したデ−タバスラインＭＤ［３
１：０］に、ワイヤ−ドオア接続している。つまり、例
えば、ＤＲＡＭ２０３および２０４のそれぞれの、デ−
タ端子Ｄ［０：０］とＤ［３２：３２］がデ−タバスＤ
Ｍ［０：０］に共通接続している。
【００１２】ＳＤＲＡＭ制御回路２０１は、このモジュ
ール１０５の全体を制御しており、図５のＩ／Ｆ ＡＳ
ＩＣ １０２との間で、ＡＤＤＲ、ＤＡＴＡ、Ｒ＿ＡＤ
ＤＲ、Ｗ＿ＡＤＤＲ、ＣＭＤ、ＳＴＡＲＴ、ＨＩＧＨ、
ＮＥＸＴ＿ＯＫの信号を使用してインタフェースしてい
る。
ール１０５の全体を制御しており、図５のＩ／Ｆ ＡＳ
ＩＣ １０２との間で、ＡＤＤＲ、ＤＡＴＡ、Ｒ＿ＡＤ
ＤＲ、Ｗ＿ＡＤＤＲ、ＣＭＤ、ＳＴＡＲＴ、ＨＩＧＨ、
ＮＥＸＴ＿ＯＫの信号を使用してインタフェースしてい
る。
【００１３】ＡＤＤＲは、アクセス・リクエストのアド
レスを示し、ＤＡＴＡは、ライト時には、このバスを通
してライト・データを受取り、リード時には、このバス
を通してリード・データを送る，Ｒ＿ＡＤＤＲは、リー
ド時にＤＡＴＡバスに何番目のデータを送り出している
かを示し、Ｗ＿ＡＤＤＲは、ライト時にＤＡＴＡバスに
何番目のライト・データが転送されているかを示す，Ｃ
ＭＤは、アクセス要求の種類を示し、リード／ライト、
シングル／バースト（４ワード、８ワード）等を示す，
ＳＴＡＲＴは、リクエストを発行したことを示す信号
で、一定期間アサートする，ＨＩＧＨは、現在ＡＤＤＲ
に示されている内容が上位ビット側なのか、下位ビット
側なのかを示す信号である，ＮＥＸＴ＿ＯＫはリード・
バッファ・メモリの容量以上のデータのリードを行う時
に使用する信号で、リード・バッファ・メモリに新しい
リード・データを上書きしても良いことを示す信号であ
る。
レスを示し、ＤＡＴＡは、ライト時には、このバスを通
してライト・データを受取り、リード時には、このバス
を通してリード・データを送る，Ｒ＿ＡＤＤＲは、リー
ド時にＤＡＴＡバスに何番目のデータを送り出している
かを示し、Ｗ＿ＡＤＤＲは、ライト時にＤＡＴＡバスに
何番目のライト・データが転送されているかを示す，Ｃ
ＭＤは、アクセス要求の種類を示し、リード／ライト、
シングル／バースト（４ワード、８ワード）等を示す，
ＳＴＡＲＴは、リクエストを発行したことを示す信号
で、一定期間アサートする，ＨＩＧＨは、現在ＡＤＤＲ
に示されている内容が上位ビット側なのか、下位ビット
側なのかを示す信号である，ＮＥＸＴ＿ＯＫはリード・
バッファ・メモリの容量以上のデータのリードを行う時
に使用する信号で、リード・バッファ・メモリに新しい
リード・データを上書きしても良いことを示す信号であ
る。
【００１４】ＳＤＲＡＭ制御回路２０１はまた、ＳＤＲ
ＡＭ２０３〜２０６のとの間でＲＡ、ＭＤ、ＣＯＮＴ信
号を介してインタフェースしている。
ＡＭ２０３〜２０６のとの間でＲＡ、ＭＤ、ＣＯＮＴ信
号を介してインタフェースしている。
【００１５】ＲＡは、ＳＤＲＡＭ２０３〜２０６に与え
るアドレスのバス、ＭＤは、ＳＤＲＡＭ２０３〜２０６
との間のデータ・バス、ＣＯＮＴは、ＲＡＳ、ＣＡＳ、
ＷＥ、ＣＫＥ、ＣＳ、ＤＱＭなどを含む、ＳＤＲＡＭ２
０３〜２０６の制御信号のバスである。なお、ＣＯＮＴ
１は、全制御信号（ＣＯＮＴ）から、マスク信号ＤＱ
Ｍを除外した残りの制御信号を意味する。
るアドレスのバス、ＭＤは、ＳＤＲＡＭ２０３〜２０６
との間のデータ・バス、ＣＯＮＴは、ＲＡＳ、ＣＡＳ、
ＷＥ、ＣＫＥ、ＣＳ、ＤＱＭなどを含む、ＳＤＲＡＭ２
０３〜２０６の制御信号のバスである。なお、ＣＯＮＴ
１は、全制御信号（ＣＯＮＴ）から、マスク信号ＤＱ
Ｍを除外した残りの制御信号を意味する。
【００１６】水晶発振器２０２は、ＳＤＲＡＭＭ １０
５内でのみ使用されるクロック信号を供給しており、Ｓ
ＤＲＡＭ２０３〜２０６もこのクロック信号で動作して
いる。
５内でのみ使用されるクロック信号を供給しており、Ｓ
ＤＲＡＭ２０３〜２０６もこのクロック信号で動作して
いる。
【００１７】図７に、ＳＤＲＡＭ制御回路２０１の構成
を示す。ＳＤＲＡＭ制御回路２０１は、シーケンサ３０
１、４ワード分のライト・レジスタ３０２〜３０５、こ
れらのレジスタ３０２〜３０５の内のＳＤＲＡＭに供給
するハーフ・ワード分のライト・データを選択するのセ
レクタ１ ３０６、該ＳＤＲＡＭからのリ−ド・デ−タ
もしくはライト・レジスタ３０２〜３０５の１つを選択
してリ−ド・レジスタ３０８に供給するセレクタ２ ３
０７、ハーフ・ワード分のリード・データをも受け，必
要な場合には２回のリード・データからワードのリード
・データを作り出しまたリード・データの送り出しタイ
ミングを決定するためのリード・レジスタ３０８、およ
び、バッファ３０９〜３１２により構成されている。セ
レクタ２３０７は、ＳＤＲＡＭ ２０３〜２０６からの
リ−ド・デ−タ又はライト・レジスタ３０２〜３０５の
内のいずれか１つデ−タをリ−ド・レジスタ３０８に供
給できる構成となっており、ライト・レジスタ３０２〜
３０５に記憶されているデ−タを、ＳＤＲＡＭ２０３〜
２０６のアクセスを行うことなくリ−ド・デ−タとして
供給することができる。
を示す。ＳＤＲＡＭ制御回路２０１は、シーケンサ３０
１、４ワード分のライト・レジスタ３０２〜３０５、こ
れらのレジスタ３０２〜３０５の内のＳＤＲＡＭに供給
するハーフ・ワード分のライト・データを選択するのセ
レクタ１ ３０６、該ＳＤＲＡＭからのリ−ド・デ−タ
もしくはライト・レジスタ３０２〜３０５の１つを選択
してリ−ド・レジスタ３０８に供給するセレクタ２ ３
０７、ハーフ・ワード分のリード・データをも受け，必
要な場合には２回のリード・データからワードのリード
・データを作り出しまたリード・データの送り出しタイ
ミングを決定するためのリード・レジスタ３０８、およ
び、バッファ３０９〜３１２により構成されている。セ
レクタ２３０７は、ＳＤＲＡＭ ２０３〜２０６からの
リ−ド・デ−タ又はライト・レジスタ３０２〜３０５の
内のいずれか１つデ−タをリ−ド・レジスタ３０８に供
給できる構成となっており、ライト・レジスタ３０２〜
３０５に記憶されているデ−タを、ＳＤＲＡＭ２０３〜
２０６のアクセスを行うことなくリ−ド・デ−タとして
供給することができる。
【００１８】本発明を実施するためにＳＤＲＡＭ制御回
路２０１には、レジスタ３２０と、レジスタ３２０から
読み出すデ−タに対応したＤＱＭを発生するデコ−ダ３
２１が備わっている。
路２０１には、レジスタ３２０と、レジスタ３２０から
読み出すデ−タに対応したＤＱＭを発生するデコ−ダ３
２１が備わっている。
【００１９】図８に、図５に示すＩ／Ｆ ＡＳＩＣ １
０２の構成を示す。このインタ−フェ−ス１０２は、シ
ーケンサ４０１、４ワード分のリード・レジスタ４０２
〜４０５、これらのレジスタ４０２〜４０５の内のＣＰ
Ｕに供給するリード・データを選択するセレクタ４０
６、ＣＰＵ １０１からのライト・データを一時記憶す
るライト・レジスタ４０７、および、バッファ４０８〜
４１１から構成される。
０２の構成を示す。このインタ−フェ−ス１０２は、シ
ーケンサ４０１、４ワード分のリード・レジスタ４０２
〜４０５、これらのレジスタ４０２〜４０５の内のＣＰ
Ｕに供給するリード・データを選択するセレクタ４０
６、ＣＰＵ １０１からのライト・データを一時記憶す
るライト・レジスタ４０７、および、バッファ４０８〜
４１１から構成される。
【００２０】図１に、ＳＤＲＡＭ制御回路２０１と、Ｓ
ＤＲＡＭ２０４，２０５との組合せ部を抜粋して示す。
ＳＤＲＡＭ ２０４は、ＤＩＭＭ（ＲＡＭモジュ−ル）
で構成され６４ｂｉｔデータバス幅であり、ＳＤＲＡＭ
２０５は、チップで構成され３２ｂｉｔのデータバス
幅である。ＳＤＲＡＭ ２０４，２０５それぞれにＣＳ
が割り与えられ、マスクＤＱＭは、ＳＤＲＡＭ ２０５
にはＤＱＭ［３：０］の４本、ＳＤＲＡＭ ２０４には
ＤＱＭ［７：０］の７本が接続される。ＤＱＭ０はＤ
［７：０］宛て、ＤＱＭ１はＤ［１５：８］宛て、ＤＱ
Ｍ２はＤ［２３：１６］宛て、ＤＱＭ３はＤ［３１：２
４］宛て、ＤＱＭ４はＤ［３９：３２］宛て、ＤＱＭ５
はＤ［４７：４０］宛て、ＤＱＭ６はＤ［５５：４８］
宛て、ＤＱＭ７はＤ［６３：５６］宛て、である。例え
ば、ＤＱＭ０に「１」を立てれば、ＳＤＲＡＭはそれに
対応した８本のデ−タ端子Ｄ［７：０］に対し、Ｒead
ならＨｉ Ｚを、Writeなら書き込み禁止を指定する。
ＤＲＡＭ２０４，２０５との組合せ部を抜粋して示す。
ＳＤＲＡＭ ２０４は、ＤＩＭＭ（ＲＡＭモジュ−ル）
で構成され６４ｂｉｔデータバス幅であり、ＳＤＲＡＭ
２０５は、チップで構成され３２ｂｉｔのデータバス
幅である。ＳＤＲＡＭ ２０４，２０５それぞれにＣＳ
が割り与えられ、マスクＤＱＭは、ＳＤＲＡＭ ２０５
にはＤＱＭ［３：０］の４本、ＳＤＲＡＭ ２０４には
ＤＱＭ［７：０］の７本が接続される。ＤＱＭ０はＤ
［７：０］宛て、ＤＱＭ１はＤ［１５：８］宛て、ＤＱ
Ｍ２はＤ［２３：１６］宛て、ＤＱＭ３はＤ［３１：２
４］宛て、ＤＱＭ４はＤ［３９：３２］宛て、ＤＱＭ５
はＤ［４７：４０］宛て、ＤＱＭ６はＤ［５５：４８］
宛て、ＤＱＭ７はＤ［６３：５６］宛て、である。例え
ば、ＤＱＭ０に「１」を立てれば、ＳＤＲＡＭはそれに
対応した８本のデ−タ端子Ｄ［７：０］に対し、Ｒead
ならＨｉ Ｚを、Writeなら書き込み禁止を指定する。
【００２１】制御回路２０１の３２ｂｉｔデータバスＭ
Ｄ［３１：０］とＳＤＲＡＭ ２０４との接続は、Ｄ
［７：０］とＤ［３９：３２］、Ｄ［１５：８］とＤ
［４７：４０］、Ｄ［２３：１６］とＤ［５５：４
８］、Ｄ［３１：２４］とＤ［６３：５６］をワイヤー
ドオアして接続している。
Ｄ［３１：０］とＳＤＲＡＭ ２０４との接続は、Ｄ
［７：０］とＤ［３９：３２］、Ｄ［１５：８］とＤ
［４７：４０］、Ｄ［２３：１６］とＤ［５５：４
８］、Ｄ［３１：２４］とＤ［６３：５６］をワイヤー
ドオアして接続している。
【００２２】図２は、ＣＰＵ１０１よりメモリシステム
へのアクセス対象となる物理アドレスと、Ｒowアドレ
ス、Ｃolumnアドレス、Ｂankアドレスとの関係を示し、
図３は、物理アドレスＡ５に書込むデ−タと、該デ−タ
値に対応して発生するＤＱＭ［７：０］の関係を示す。
ここで注目すべきことは、物理アドレスＡ５が３２ｂｉ
ｔと６４ｂｉｔバス幅によって割り当てられているとこ
ろが相違しており、６４ｂｉｔバス幅においてはＤＱＭ
の有効部分に割り当てられている。なお、３２ｂｉｔと
６４ｂｉｔバス幅のどちらの割り当てを選ぶかは、レジ
スタ３２０への書込みによってプログラマブルに設定可
能である。
へのアクセス対象となる物理アドレスと、Ｒowアドレ
ス、Ｃolumnアドレス、Ｂankアドレスとの関係を示し、
図３は、物理アドレスＡ５に書込むデ−タと、該デ−タ
値に対応して発生するＤＱＭ［７：０］の関係を示す。
ここで注目すべきことは、物理アドレスＡ５が３２ｂｉ
ｔと６４ｂｉｔバス幅によって割り当てられているとこ
ろが相違しており、６４ｂｉｔバス幅においてはＤＱＭ
の有効部分に割り当てられている。なお、３２ｂｉｔと
６４ｂｉｔバス幅のどちらの割り当てを選ぶかは、レジ
スタ３２０への書込みによってプログラマブルに設定可
能である。
【００２３】図４は、ＣＰＵ１０１が、ＳＤＲＡＭＭ０
１０５の各ＳＤＲＡＭ ２０３〜２０６が、６４ｂｉ
ｔバス幅か３２ｂｉｔバス幅かを検知するフローを示
す。ＣＰＵ１０１は、全てのＳＤＲＡＭ ２０３〜２
０６に対し、レジスタ３２０に６４ｂｉｔバス幅を意味
するＡ５＝１を設定する。すなわちレジスタ３２０の、
各ＳＤＲＡＭ宛てのデ−タＡ５を１とする（図４のステ
ップ１）。これにより、各ＳＤＲＡＭ２０３〜２０６に
アクセスするとき、図３の「Ａ５＝１」の欄のＤＱＭが
発生する。
１０５の各ＳＤＲＡＭ ２０３〜２０６が、６４ｂｉ
ｔバス幅か３２ｂｉｔバス幅かを検知するフローを示
す。ＣＰＵ１０１は、全てのＳＤＲＡＭ ２０３〜２
０６に対し、レジスタ３２０に６４ｂｉｔバス幅を意味
するＡ５＝１を設定する。すなわちレジスタ３２０の、
各ＳＤＲＡＭ宛てのデ−タＡ５を１とする（図４のステ
ップ１）。これにより、各ＳＤＲＡＭ２０３〜２０６に
アクセスするとき、図３の「Ａ５＝１」の欄のＤＱＭが
発生する。
【００２４】各ＳＤＲＡＭ ２０３〜２０６に対し
て、ステップ３〜８を実施して、各ＳＤＲＡＭ ２０３
〜２０６が、６４ｂｉｔバス幅か３２ｂｉｔバス幅かを
検知する。検知に応じて、レジスタ３２０に、該当ＳＤ
ＲＡＭ宛てに６４ｂｉｔバス幅か３２ｂｉｔバス幅かを
示すデ−タ（情報）を書込む；すなわち、ステップ３の
ＣＳベースアドレス＋０ｘ２０とは、物理アドレスＡ５
に１がたつアドレスであることを示す。ステップ４で
は、上記アドレスに値Ｂを書き込む。Ａ５＝１であり、
６４ｂｉｔバス幅設定であるので図３よりＤＱＭはＤＱ
Ｍ［７：４］が有効である。よってメモリシステムが３
２ｂｉｔバス幅である場合、ＤＱＭ［３：０］が「１」
に固定であるため（マスクされているため）何も書き込
まれない。ステップ５では上記アドレスのデ−タを読出
す。そしてステップ６では書き込んだ値と読出した値を
比較し、等しければステップ７にてテスト中のＳＤＲＡ
Ｍは６４ｂｉｔバス幅と判断し、違っていれば（何も書
き込まれていないために相違する）、ステップ８にて、
テスト中のＳＤＲＡＭは３２ｂｉｔバス幅であると判断
する。
て、ステップ３〜８を実施して、各ＳＤＲＡＭ ２０３
〜２０６が、６４ｂｉｔバス幅か３２ｂｉｔバス幅かを
検知する。検知に応じて、レジスタ３２０に、該当ＳＤ
ＲＡＭ宛てに６４ｂｉｔバス幅か３２ｂｉｔバス幅かを
示すデ−タ（情報）を書込む；すなわち、ステップ３の
ＣＳベースアドレス＋０ｘ２０とは、物理アドレスＡ５
に１がたつアドレスであることを示す。ステップ４で
は、上記アドレスに値Ｂを書き込む。Ａ５＝１であり、
６４ｂｉｔバス幅設定であるので図３よりＤＱＭはＤＱ
Ｍ［７：４］が有効である。よってメモリシステムが３
２ｂｉｔバス幅である場合、ＤＱＭ［３：０］が「１」
に固定であるため（マスクされているため）何も書き込
まれない。ステップ５では上記アドレスのデ−タを読出
す。そしてステップ６では書き込んだ値と読出した値を
比較し、等しければステップ７にてテスト中のＳＤＲＡ
Ｍは６４ｂｉｔバス幅と判断し、違っていれば（何も書
き込まれていないために相違する）、ステップ８にて、
テスト中のＳＤＲＡＭは３２ｂｉｔバス幅であると判断
する。
【図１】 図５に示すメモリシステムの、ＳＤＲＡＭモ
ジュ−ル１０５の内部の一部分の概要を示すブロック図
である。
ジュ−ル１０５の内部の一部分の概要を示すブロック図
である。
【図２】 図５に示すＣＰＵ１０１よりメモリシステム
へのアクセス対象となる物理アドレスと、Ｒowアドレ
ス，ＣolumnアドレスおよびＢankアドレスとの関係を示
す図表である。
へのアクセス対象となる物理アドレスと、Ｒowアドレ
ス，ＣolumnアドレスおよびＢankアドレスとの関係を示
す図表である。
【図３】 図２に示すアドレスＡ５のデ−タ０，１対応
のマスク信号ＤＱＭを示す図表である。
のマスク信号ＤＱＭを示す図表である。
【図４】 図５に示すＣＰＵ１０１の、図６に示すＳＤ
ＲＡＭ２０３〜２０６が６４ビット幅か３２ビット幅か
を検出するためのデ−タ読み書き処理を示すフロ−チャ
−トである。
ＲＡＭ２０３〜２０６が６４ビット幅か３２ビット幅か
を検出するためのデ−タ読み書き処理を示すフロ−チャ
−トである。
【図５】 ＳＤＲＡＭモジュ−ル１０５を装備したメモ
リシステムの概要を示すブロック図である。
リシステムの概要を示すブロック図である。
【図６】 図５に示す本発明の一実施例のＳＤＲＡＭモ
ジュ−ル１０５の構成を示すブロック図である。
ジュ−ル１０５の構成を示すブロック図である。
【図７】 図６に示す制御回路２０１の構成を示すブロ
ック図である。
ック図である。
【図８】 図５に示すＩ／Ｆ ＡＳＩＣ １０２の構成
を示すブロック図である。
を示すブロック図である。
３０１：シ−ケンサ ３０２〜３０５：ラ
イト・レジスタ ３０６：セレクタ１ ３０７：セレクタ２ ３０８：リ−ド・レジスタ ３０９〜３１２：バ
ッファ ３２０：レジスタ ３２１：デコ−ダ ４０１：シ−ケンサ ４０２〜４０５：リ
−ド・レジスタ ４０６：セレクタ１ ４０７：セレクタ２ ４０８：ライト・レジスタ ４０９〜４１２：バ
ッファ
イト・レジスタ ３０６：セレクタ１ ３０７：セレクタ２ ３０８：リ−ド・レジスタ ３０９〜３１２：バ
ッファ ３２０：レジスタ ３２１：デコ−ダ ４０１：シ−ケンサ ４０２〜４０５：リ
−ド・レジスタ ４０６：セレクタ１ ４０７：セレクタ２ ４０８：ライト・レジスタ ４０９〜４１２：バ
ッファ
Claims (6)
- 【請求項１】ＣＰＵがアクセスする８×ａビット幅のデ
−タバスに、８×ｂ，ｂ＞ａなるビット幅のＤＲＡＭの
下位０〜〔８×ａ−１〕ビットのデ−タ端子を接続し、
かつ、該ＤＲＡＭ(204)の残りの８×ａ〜〔８×ｂ−
１〕ビットの各デ−タ端子を、前記デ−タバスの、それ
ぞれ下位０〜〔８×ａ−１〕ビットのデ−タ端子が接続
したラインに接続したことを特徴とするメモリ装置。 - 【請求項２】ＣＰＵがアクセスする８×ａビット幅のデ
−タバスに、８×ｂ，ｂ＞ａなるビット幅の第１のＤＲ
ＡＭの下位０〜〔８×ａ−１〕ビットのデ−タ端子を接
続し、かつ、第１のＤＲＡＭの残りの８×ａ〜〔８×ｂ
−１〕ビットの各デ−タ端子を、前記デ−タバスの、そ
れぞれ下位０〜〔８×ａ−１〕ビットの各デ−タ端子が
接続したラインに接続し、しかも、前記デ−タバスに、
８×ａビット幅の第２のＤＲＡＭを接続した、ことを特
徴とするメモリ装置。 - 【請求項３】ＤＲＡＭに対する前記ＣＰＵのアクセスを
表わすデ−タをデコ−ドしてアクセス先のＤＲＡＭにア
クセスするメモリ制御回路であって、アクセス先のＤＲ
ＡＭが８×ｂビット幅か８×ａビット幅かに対応した、
ＤＲＡＭの下位０〜〔８×ａ−１〕ビットのデ−タ端子
のマスクを指示する信号および８×ａ〜〔８×ｂ−１〕
ビットのデ−タ端子のマスクを指示する信号を発生して
ＤＲＡＭに与えるメモリ制御回路、を備える、請求項２
記載のメモリ装置。 - 【請求項４】メモリ制御回路は、第１および第２のＤＲ
ＡＭのそれぞれに宛てた、それぞれが８×ｂビット幅か
８×ａビット幅かを示す情報を格納するレジスタを含
み、アクセスされるＤＲＡＭに宛てられた該情報をレジ
スタから読出して、該情報に対応した、ＤＲＡＭの下位
０〜〔８×ａ−１〕ビットのデ−タ端子のマスクを指示
する信号および８×ａ〜〔８×ｂ−１〕ビットのデ−タ
端子のマスクを指示する信号を発生してＤＲＡＭに与え
る、請求項３記載のメモリ装置。 - 【請求項５】前記ＣＰＵは、各ＤＲＡＭに対し、ＤＲＡ
Ｍ宛ての前記いずれのビット幅かを示す情報を８×ｂビ
ット幅を示すものとしてデ−タ書込みを行ない、次に読
出しを行なって書込デ−タと読出しデ−タが一致すると
８×ｂビット幅を示す情報を、不一致であると８×ａビ
ット幅を示す情報を、前記レジスタにＤＲＡＭ宛てに書
込む、請求項４記載のメモリ装置。 - 【請求項６】ａ＝４，ｂ＝８であって、ＤＲＡＭはシン
クロナスＤＲＡＭである、請求項１，請求項２，請求項
３，請求項４又は請求項５記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36327698A JP3719633B2 (ja) | 1998-12-21 | 1998-12-21 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36327698A JP3719633B2 (ja) | 1998-12-21 | 1998-12-21 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000187614A true JP2000187614A (ja) | 2000-07-04 |
| JP3719633B2 JP3719633B2 (ja) | 2005-11-24 |
Family
ID=18478932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36327698A Expired - Fee Related JP3719633B2 (ja) | 1998-12-21 | 1998-12-21 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3719633B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6951998B2 (en) | 2000-04-14 | 2005-10-04 | Omron Corporation | Controller, temperature regulator and heat treatment apparatus |
| JP2008129616A (ja) * | 2006-11-16 | 2008-06-05 | Canon Inc | メモリ装置 |
| US8938600B2 (en) | 2011-05-31 | 2015-01-20 | Ricoh Company, Ltd. | Memory system, memory control method, and recording medium storing memory control program |
-
1998
- 1998-12-21 JP JP36327698A patent/JP3719633B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6951998B2 (en) | 2000-04-14 | 2005-10-04 | Omron Corporation | Controller, temperature regulator and heat treatment apparatus |
| JP2008129616A (ja) * | 2006-11-16 | 2008-06-05 | Canon Inc | メモリ装置 |
| US8938600B2 (en) | 2011-05-31 | 2015-01-20 | Ricoh Company, Ltd. | Memory system, memory control method, and recording medium storing memory control program |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3719633B2 (ja) | 2005-11-24 |
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