JPS5848293A - メモリのリフレツシユ装置 - Google Patents
メモリのリフレツシユ装置Info
- Publication number
- JPS5848293A JPS5848293A JP56144570A JP14457081A JPS5848293A JP S5848293 A JPS5848293 A JP S5848293A JP 56144570 A JP56144570 A JP 56144570A JP 14457081 A JP14457081 A JP 14457081A JP S5848293 A JPS5848293 A JP S5848293A
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- JP
- Japan
- Prior art keywords
- signal
- refresh
- period
- system clock
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリのリフレッシュ装置、特１−ダイチミッ
クＲＡＭ ｌ−記憶されている情報を継続的Ｃ−再生し
てリフレッシュを行なうメモリのリフレッシュ装置ζ−
間する。
クＲＡＭ ｌ−記憶されている情報を継続的Ｃ−再生し
てリフレッシュを行なうメモリのリフレッシュ装置ζ−
間する。
従来、ダイナミックＲＡＭは情報の蓄積手段としてコン
デンサを利用し、このコンデンサの電荷の衰隼ｒ；対応
させて情報を記憶させているが、コンデンサ６二貯えら
れている情報は徐々：；リーク電流（−より失われるた
め、情報を周期的じ再生し、いわゆるリフレッシュを行
なう必要性がある。このようなリフレッシュ方法として
、リフレッシュ周期を設け、このリフレッシュ周期にま
とめてリフ・レッシュを行なうか、あるいはｌマシンサ
イクルを少し延ばしてその延長されたサイクル６二おい
−てリフレッシュを行なう方法が行なわれているが、こ
れらの方式では特定のリフレッシュ期間が必要となるの
でＣＰＵ （中央処理装置）の処理速度が低下するなど
問題があった。
デンサを利用し、このコンデンサの電荷の衰隼ｒ；対応
させて情報を記憶させているが、コンデンサ６二貯えら
れている情報は徐々：；リーク電流（−より失われるた
め、情報を周期的じ再生し、いわゆるリフレッシュを行
なう必要性がある。このようなリフレッシュ方法として
、リフレッシュ周期を設け、このリフレッシュ周期にま
とめてリフ・レッシュを行なうか、あるいはｌマシンサ
イクルを少し延ばしてその延長されたサイクル６二おい
−てリフレッシュを行なう方法が行なわれているが、こ
れらの方式では特定のリフレッシュ期間が必要となるの
でＣＰＵ （中央処理装置）の処理速度が低下するなど
問題があった。
したがって本発明はこのような従来の欠点を除去し、Ｃ
ＰＵの処理速度を減少させることなくメモリのリフレッ
シュを行なうことができるメモリのリフレッシュ装置を
提供することを目的としている。
ＰＵの処理速度を減少させることなくメモリのリフレッ
シュを行なうことができるメモリのリフレッシュ装置を
提供することを目的としている。
本発明は、この目的を達成するため０第１の期間と第２
の期間を繰り返すシステムクロックの第１の期間に同期
して第１の期間内（−９フレッシュすべきダイナミック
ＲＡＭへの制御信号を発生し、この制御信号に基づいて
ダイナミックＲＡＭへのリフレッシュを行なう、構成が
用いられている。
の期間を繰り返すシステムクロックの第１の期間に同期
して第１の期間内（−９フレッシュすべきダイナミック
ＲＡＭへの制御信号を発生し、この制御信号に基づいて
ダイナミックＲＡＭへのリフレッシュを行なう、構成が
用いられている。
以下、図面に示す実施例５二基づいて本発明の詳細な説
明する。
明する。
第１−図（二はダイナミックＲＡＭのリフレッシュ回路
が図示されており、同図Ｃ；おいて信号線’１ ａ（−
は第２図（Ａｌｌ＝図示したようなシステムクロックＥ
が現われる。このシステムクロックＥは期間Ｔ。
が図示されており、同図Ｃ；おいて信号線’１ ａ（−
は第２図（Ａｌｌ＝図示したようなシステムクロックＥ
が現われる。このシステムクロックＥは期間Ｔ。
とＴ２からなる１マシンサイクルを周期とするクロック
信号であり、ＣＰＵはＭＣ６８０９を想定しているので
半マシンサイクルを５０ｏｎ（６）（１マシンサイクル
では１０００ ｎ５ｅｃ）として構成しているが、シス
テムクロックと同期をとりな′がら波形を作っているの
で１マシンサイクル５００ｎ（６）位から任意の周波数
のＣＰＵ （−用いることができる。
信号であり、ＣＰＵはＭＣ６８０９を想定しているので
半マシンサイクルを５０ｏｎ（６）（１マシンサイクル
では１０００ ｎ５ｅｃ）として構成しているが、シス
テムクロックと同期をとりな′がら波形を作っているの
で１マシンサイクル５００ｎ（６）位から任意の周波数
のＣＰＵ （−用いることができる。
この信号線１ａは２つのＣＭＯＳ ２０．２１からなる
遅延回路（二人力され、その出力とシステムクロックＥ
との排他的論理和かエクスクル−シブＯＲゲート２２１
：より取られ、そのゲートの出力信号線３ａｉ−ＲＡＳ
信号が得られ、これがリフレッシュすべきダイナミック
ＲＡＭのラスタ（行）アドレスストローブ信号として用
いられる。ダイナミックＲＡＭはたとえば６４にバイト
のメモリである。又、システムクロックは信号線１ａを
介してアンドゲート２４の一方の入力端子に接続され、
このアンドゲート１４の他方の入力は遅延回路としての
ＴＴＬ （）ランジスタトランジスタロジッ。
遅延回路（二人力され、その出力とシステムクロックＥ
との排他的論理和かエクスクル−シブＯＲゲート２２１
：より取られ、そのゲートの出力信号線３ａｉ−ＲＡＳ
信号が得られ、これがリフレッシュすべきダイナミック
ＲＡＭのラスタ（行）アドレスストローブ信号として用
いられる。ダイナミックＲＡＭはたとえば６４にバイト
のメモリである。又、システムクロックは信号線１ａを
介してアンドゲート２４の一方の入力端子に接続され、
このアンドゲート１４の他方の入力は遅延回路としての
ＴＴＬ （）ランジスタトランジスタロジッ。
り）２３の出力信号線４ａと接続され、アンドゲート２
４の出力線５ａＣはローアドレス信号が現われる。この
信号線５ａはデータセレクタ２５のセレクト端子（−接
続され、ローアドレス信号がハイ（ＨＩ ＧＨ）の時は
データセレクタのＡ０〜Ａ、が選又 択されごローアドレス信号がロー（ｔＯＷ）の時はＡ８
〜Ａｌｌ１がデータセレクタの出力ＩＹ−ＥＩＹｃ選択
されて出力される。又１システムクロツクＥはＣＭＯＳ
２６，２７．ＴＴＬ２８，２９ ｃより遅延された信
号との排他的論理和かエクスクル−シブＯＲゲート３０
ζ−より取られ、ナントゲート３１を介して信号ｍ８
ａＣＣＡＳ信号が発生する。このＣＡＳ 信号はリフレ
ッシュ（−用いるカラム（列）アドレス矧−ブ信号であ
る。またシステムクロックＥはリフレッシュカウンタ３
２のクロック人力Ｃ−接続され、このリフレッシュカウ
ンタ３２めカウント出力は３ズテートバツファ３４：；
入力されそれぞれリフレッシュすべきメモリのリフレッ
シュアドレスが発生し、これがメモリアドレス３５Ｃ；
現われる。 又、データセレクタ２５の出力も３スチー
トバツフア３６に接続され、その出力はそれぞれメモリ
アドレス線３５となる。これらの３ステートバッファ３
４．３６はそれぞれシステムクロック１とＥ（−よりそ
の状態が制御される。
４の出力線５ａＣはローアドレス信号が現われる。この
信号線５ａはデータセレクタ２５のセレクト端子（−接
続され、ローアドレス信号がハイ（ＨＩ ＧＨ）の時は
データセレクタのＡ０〜Ａ、が選又 択されごローアドレス信号がロー（ｔＯＷ）の時はＡ８
〜Ａｌｌ１がデータセレクタの出力ＩＹ−ＥＩＹｃ選択
されて出力される。又１システムクロツクＥはＣＭＯＳ
２６，２７．ＴＴＬ２８，２９ ｃより遅延された信
号との排他的論理和かエクスクル−シブＯＲゲート３０
ζ−より取られ、ナントゲート３１を介して信号ｍ８
ａＣＣＡＳ信号が発生する。このＣＡＳ 信号はリフレ
ッシュ（−用いるカラム（列）アドレス矧−ブ信号であ
る。またシステムクロックＥはリフレッシュカウンタ３
２のクロック人力Ｃ−接続され、このリフレッシュカウ
ンタ３２めカウント出力は３ズテートバツファ３４：；
入力されそれぞれリフレッシュすべきメモリのリフレッ
シュアドレスが発生し、これがメモリアドレス３５Ｃ；
現われる。 又、データセレクタ２５の出力も３スチー
トバツフア３６に接続され、その出力はそれぞれメモリ
アドレス線３５となる。これらの３ステートバッファ３
４．３６はそれぞれシステムクロック１とＥ（−よりそ
の状態が制御される。
次（二、この上うＣ−構成されたメモリのリフレッシュ
装置の動作を、第２図を参照しながら説明する。ま、ず
、第２図囚のシステムクロックＥは２つのＣＭＯＳ ２
０． ２１１ニーより第２図（Ｂ）ｌ：、図示したよう
Ｃ二１１０ｎｓｅｃ遅らされて信号線２ａｉ：現われる
。
装置の動作を、第２図を参照しながら説明する。ま、ず
、第２図囚のシステムクロックＥは２つのＣＭＯＳ ２
０． ２１１ニーより第２図（Ｂ）ｌ：、図示したよう
Ｃ二１１０ｎｓｅｃ遅らされて信号線２ａｉ：現われる
。
この信号はゲート２２によりシステムクロックＥとの排
他的論理和かとられ、第２図（Ｃ）１−図示したダイナ
ミックＲＡＭ ＋−人力される。このＲＡＳ信号はＴＴ
Ｌ２３で少し遅延され（第２図（Ｄ）参照）、さらにア
ンドゲート２４（二よりシステムクロックＥとの論理積
がとられ、第２図ニ）（−図示されたよう６；ローアド
レス信号が信号線５ａ上Ｃ−得られる。
他的論理和かとられ、第２図（Ｃ）１−図示したダイナ
ミックＲＡＭ ＋−人力される。このＲＡＳ信号はＴＴ
Ｌ２３で少し遅延され（第２図（Ｄ）参照）、さらにア
ンドゲート２４（二よりシステムクロックＥとの論理積
がとられ、第２図ニ）（−図示されたよう６；ローアド
レス信号が信号線５ａ上Ｃ−得られる。
このローアドレス信号はデータセレクタ２５のセレクト
信号Ｃ一つなかれており、この信号がローのときＣ−は
Ａ８〜Ａ１５が選択されてデータセレクタ２５の出力Ｃ
−現われる。一方ローアドレス信号がハイの時はＡ０〜
Ａ、が選ばれ、データセレクタ２５から出力される。
信号Ｃ一つなかれており、この信号がローのときＣ−は
Ａ８〜Ａ１５が選択されてデータセレクタ２５の出力Ｃ
−現われる。一方ローアドレス信号がハイの時はＡ０〜
Ａ、が選ばれ、データセレクタ２５から出力される。
また、システムクロックＥは２つのＣＭＯ３２６゜２７
及びＴＴＬ２８，２９１−より１６０ ｎ５ｅｐ遅らさ
れて、これとシステムクロックＥとの排他的論理和かゲ
ート３０によりとられ、第２図４Ｇ）−二図示されたよ
うな信号が得られ、これとシステムクロックがナンドゲ
−１−３１ｉ：、より処理され、第２図用シ二図示され
たようなＣＡＳ信号が得られる。この０１信号も同様（
；ダイナミックＲＡＭへ入力される。
及びＴＴＬ２８，２９１−より１６０ ｎ５ｅｐ遅らさ
れて、これとシステムクロックＥとの排他的論理和かゲ
ート３０によりとられ、第２図４Ｇ）−二図示されたよ
うな信号が得られ、これとシステムクロックがナンドゲ
−１−３１ｉ：、より処理され、第２図用シ二図示され
たようなＣＡＳ信号が得られる。この０１信号も同様（
；ダイナミックＲＡＭへ入力される。
この上う（二して１マシンサイクルの前半Ｔ、＋−おい
ては３ステートバツフア３４が働き、リフレッシュカウ
ンタ３２の出力がメモリアドレス３５に現れる。このリ
フレッシュカウンタの出力は、リフレッシュすべきＲＡ
Ｍのアドレスを指定しており、それ（；よりリフレッシ
ュすべきＲＡＭの所定・木 番地に記載された情報のリフレッシュが行ナワレる。こ
の場合ＲＡＳ信号はマシンサイクルの前半Ｔ、、Ｔ２の
いずれ１；も現れるので前半Ｔ、ではりフレッシュ−カ
ウンタ３２の出力とＲＡＳ信号砿；よりＲＡＳオンリー
リフレッシュが行なわれる。
ては３ステートバツフア３４が働き、リフレッシュカウ
ンタ３２の出力がメモリアドレス３５に現れる。このリ
フレッシュカウンタの出力は、リフレッシュすべきＲＡ
Ｍのアドレスを指定しており、それ（；よりリフレッシ
ュすべきＲＡＭの所定・木 番地に記載された情報のリフレッシュが行ナワレる。こ
の場合ＲＡＳ信号はマシンサイクルの前半Ｔ、、Ｔ２の
いずれ１；も現れるので前半Ｔ、ではりフレッシュ−カ
ウンタ３２の出力とＲＡＳ信号砿；よりＲＡＳオンリー
リフレッシュが行なわれる。
一方、後半Ｔ２では、３ステートバツフア３６が作動し
、データセレクタ２５の出力がメモリアドレス線３５檻
二現われる。第２図（Ｅ）に図示したよう（−１後半の
期間Ｔ２の初めの部分ではローアドレス信号がハイレベ
ルＣ−なるのでＡｏ−Ａ、までのアドレスがメモリアド
レス線３５（−出て、これがＲＡＳ信号でダイナ−ミッ
クＲＡＭの行アドレスバツフアζ−格納される。一方、
ローアドレス信号が続いてローレヘルｃ−すった時（二
は、Ａ８〜ＡＩ！Ｉｑハイアドレスが選択され、これが
メモリアドレス線３５（−現れ、第２図（社）に図示さ
れた画信号でダイナミックＲＡＭ’の列アドレスバッフ
ァ（二格納される。この行アドレス、列アドレスの両方
によりダイナミックＲＡＭのマトリックス中の１ビツト
が選択され、ここＣ；読み書きが行なわれる。
、データセレクタ２５の出力がメモリアドレス線３５檻
二現われる。第２図（Ｅ）に図示したよう（−１後半の
期間Ｔ２の初めの部分ではローアドレス信号がハイレベ
ルＣ−なるのでＡｏ−Ａ、までのアドレスがメモリアド
レス線３５（−出て、これがＲＡＳ信号でダイナ−ミッ
クＲＡＭの行アドレスバツフアζ−格納される。一方、
ローアドレス信号が続いてローレヘルｃ−すった時（二
は、Ａ８〜ＡＩ！Ｉｑハイアドレスが選択され、これが
メモリアドレス線３５（−現れ、第２図（社）に図示さ
れた画信号でダイナミックＲＡＭ’の列アドレスバッフ
ァ（二格納される。この行アドレス、列アドレスの両方
によりダイナミックＲＡＭのマトリックス中の１ビツト
が選択され、ここＣ；読み書きが行なわれる。
以上説明したよう（−１本発明（−よるメモリのリフレ
ッシュ装置では、システムクロックの前半の一期間（−
同期してその期間内にリフレッシュすべきダイナミック
ＲＡＭへの制御信号を発生させ、この制御信号に基づい
てダイナミックＲＡＭのリフレッシュを行なうようｃ−
シているので、すべての信号が完全ζ；システムクロッ
クと同期しており、システムクロックを１波長５００
ｎ５ｅｅ以上の任意の値幅−設定することができる。ま
た、リフレッシュすべきメモリのビットは正確（二１マ
シンサイクル中Ｃ−行なわれるので、特別（；リフレッ
シュ期間を設けたり、或いはシステムクロックを延長す
るような−ことがないので、ＣＰＵの処理速度は低下す
ることがない。また、すべての信号がシステムクロック
と同期しているので、回路変更することなく種々のＣＰ
Ｕ≦−用いることができ、ＣＰＵ側からみるとダイナミ
ックＲＡＭをまったく意識せず６二用いることができ、
スタティックＲＡＭと同様な使い方ができるなど、種々
の利点が得られる。
ッシュ装置では、システムクロックの前半の一期間（−
同期してその期間内にリフレッシュすべきダイナミック
ＲＡＭへの制御信号を発生させ、この制御信号に基づい
てダイナミックＲＡＭのリフレッシュを行なうようｃ−
シているので、すべての信号が完全ζ；システムクロッ
クと同期しており、システムクロックを１波長５００
ｎ５ｅｅ以上の任意の値幅−設定することができる。ま
た、リフレッシュすべきメモリのビットは正確（二１マ
シンサイクル中Ｃ−行なわれるので、特別（；リフレッ
シュ期間を設けたり、或いはシステムクロックを延長す
るような−ことがないので、ＣＰＵの処理速度は低下す
ることがない。また、すべての信号がシステムクロック
と同期しているので、回路変更することなく種々のＣＰ
Ｕ≦−用いることができ、ＣＰＵ側からみるとダイナミ
ックＲＡＭをまったく意識せず６二用いることができ、
スタティックＲＡＭと同様な使い方ができるなど、種々
の利点が得られる。
第１図は、本発明（−よるメモリのリフレッシュ装置の
構成を示した回路図、第２図（Ａ）〜（［（）は、第１
図の装置の動作を説明する信号波形図である。 ２５・・・データセレクタ ３２・・・リフレッシュ
カウンタ３４．３６・・・３ステートバツフア ３５・・・メモリアドレス線 Ｅ・・・システムクロッ
クＲＡＳ・・・ラスタ（行）アドレスストローブ信号Ｃ
ＡＳ・・・カラム（りＩＤアドレスストローブ信号。 、−６１−
構成を示した回路図、第２図（Ａ）〜（［（）は、第１
図の装置の動作を説明する信号波形図である。 ２５・・・データセレクタ ３２・・・リフレッシュ
カウンタ３４．３６・・・３ステートバツフア ３５・・・メモリアドレス線 Ｅ・・・システムクロッ
クＲＡＳ・・・ラスタ（行）アドレスストローブ信号Ｃ
ＡＳ・・・カラム（りＩＤアドレスストローブ信号。 、−６１−
Claims (1)
- ダイナミックＲＡＭに記憶されている情報を継続的Ｃ−
再生し記憶情報のリフレッシュを行なうメモリのリフレ
ッシュ装置（−おいて、第１と第°２の期間を繰り返す
システムクロックの第１の期間（−同期してその第１の
期間内６；リフレッシュすべきダイナミックＲＡＭへの
制御信号を発生する手段を設け、この制御信号に基づい
てダイナミックＲＡＭのリフレッシュを行なうことを特
徴とするメモリのリフレッシュ装ｆｔ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144570A JPS5848293A (ja) | 1981-09-16 | 1981-09-16 | メモリのリフレツシユ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56144570A JPS5848293A (ja) | 1981-09-16 | 1981-09-16 | メモリのリフレツシユ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848293A true JPS5848293A (ja) | 1983-03-22 |
Family
ID=15365276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56144570A Pending JPS5848293A (ja) | 1981-09-16 | 1981-09-16 | メモリのリフレツシユ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848293A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975491A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | メモリ制御回路、並びにそれを内蔵したマイクロプロセッサ、ｃｒｔ制御装置及び集積回路装置 |
| JPS6231090A (ja) * | 1985-07-31 | 1987-02-10 | Tokyo Juki Ind Co Ltd | ダイナミツクｒａｍのリフレツシユ方式 |
| US5486194A (en) * | 1992-12-04 | 1996-01-23 | Sumitomo Rubber Industries, Ltd. | Compressive hemostatic belt |
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| US6747906B2 (en) | 2000-04-28 | 2004-06-08 | Fujitsu Limited | Memory circuit with automatic precharge function, and integrated circuit device with automatic internal command function |
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| US6898140B2 (en) | 1998-10-01 | 2005-05-24 | Monolithic System Technology, Inc. | Method and apparatus for temperature adaptive refresh in 1T-SRAM compatible memory using the subthreshold characteristics of MOSFET transistors |
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Citations (1)
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|---|---|---|---|---|
| JPS5514530A (en) * | 1978-07-17 | 1980-02-01 | Casio Comput Co Ltd | Refresh control unit |
-
1981
- 1981-09-16 JP JP56144570A patent/JPS5848293A/ja active Pending
Patent Citations (1)
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| US7064997B2 (en) | 2000-04-28 | 2006-06-20 | Fujitsu Limited | Memory circuit with automatic precharge function, and integrated circuit device with automatic internal command function |
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