JPH0198083A - フレーム・バッファ並列処理制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 従来のグラフィック・コントローラは、ビット・ビルト
・プロセッサあるいは直線発生器（以下描画プロセッサ
と云う）とフレーム・バッファを主体に構成されている
。その多くは１組の描画プロセッサと複数のフレーム・
バッファ（プレーンとも云う）を論理的に分割したマル
チ・ビット・プレーン構造から成り立っており、これら
はシークエンシャルな処理でそれぞれのフレーム・バッ
ファに対して書き込みと読み出しが行なわれている。

本発明は複数の描画プロセッサと複数のフレーム・バッ
ファとを対応させ、これらの制御を並列に実行する方式
に関するもので、従来の低速処理に対して描画のための
高速並列処理を行なうものである。

以下本発明の詳細な説明を行なう。

第１図は１本発明に関する回路ブロック図である０図中
の１ａ〜１ｎはそれぞれ描画プロセッサを、２８〜２ｎ
は分割されたフレーム・バッファを、３は前記描画プロ
セッサとフレーム・バッファの制御回路を示す、第１図
で、描画プロセッサ１８〜１ｎは、それぞれ信号３８〜
３ｎを制御回路３に出力する。この信号はフレーム・バ
ッファ２８〜２ｎへの書き込み要求信号で、描画プロセ
ッサの所定のタイミ・ングで、ビクセルに展開された画
素データはフレーム・バッファに書き込まれてゆく、制
御回路３はこの信号を受けると、それぞれのフレーム・
バッフ７に対して、必要なアドレス制御信号、データ書
き込み信号等のタイミング・パターン４ａ〜４ｎを生成
してフレーム・バッファに出力する。フレーム・バッフ
ァはこの信号によってデータの書き込みと読み出しを行
なう。

第２図は、本発明に関する制御回路３の詳細なブロック
図を示すものである。信号３８〜３ｎは第１図と同じで
、各々の描画プロセッサ１８〜１ｎからの書き込み要求
信号である。この信号はゲート４でＯＲされ、前記のア
ドレス制御信号、例えばダイナミックＲＡＭでフレーム
・バッファを構成する場合は、ＲＡＳやＣＡＳ信号、デ
ータ・ライト・ストローブ信号等を発生するためのマト
リックス回路の入力となる。これは、通常ＲＯＭ（読み
出し専用メモリー）で構成される。マトリックス回路５
は、それぞれの描画プロセッサからの信号３８〜３ｎ以
外にもハードウェア制御用のタイミング・パターンを構
成するためのカウンター分周タイミング信号Ａを１組の
描画プロセッサから受信している。このようにして５回
路５は描画プロセッサのそれぞれの状況路じて、必要な
制御用タイムミング・パターンを生成する９回路５の出
力信号はパイプライン・レジスタ６で波形が成形される
。近年では回路５がＲＯＭの場合、レジスタ内蔵型が市
販されており、５および６は同一のＩＣとなる場合があ
る。７はセレクト回路を示し、書き込み要求の可否によ
って描画プロセッサとそのフレーム・バッファに対し、
該当する所定のタイミング信号を分配するセレクト回路
である。

第２図においてマトリックス回路５を大容量のＲＯＭを
用いれば、それぞれの信号３８〜３ｎは直接ＲＯＭのア
ドレスとして接続できるため、この場合ＯＲゲート４と
セレクタ７は不用となる。すなわち。

ＲＯＭ自体にそれぞれの描画プロセッサからの要求信号
をすべてアドレス入力とし、またそれぞれのフレーム・
バッファに対してすべての制御信号を出力できる端子を
もち、タイミング・パターンを記憶すればよい。

本発明は以上のような並列描画プロセス構造において、
書き込みをそれぞれの間で独立して実行する一方１表示
のための読み出しはすべてのフレーム・バッファで同一
タイミング・パターンで制御するための回路に関するも
のである。

第１図において、複数の描画プロセッサのうち。

１組のブａセッサ１ａから図中の信号Ａを受信し、これ
をマトリックス回路５に入力して、すべてのフレーム・
バッファに共通のフレーム・バッファ・データ読み出し
用アドレス制御信号を生成する。

もし、マトリックス回路のそれぞれがフレーム・バッフ
ァ毎に独立しており、書き込みだけでなく、読み出しも
独立して実行された場合、ビデオ周期期がそれぞれ異る
結果となり、それぞれのフレーム・バッファがもつ映像
の適切な重ね合せ表示ができない、そこで、読み出しだ
けはすべてのフレーム・バッファが同じタイミングで第
２図に示すように、１組の描画プロセッサ１ａからカウ
ンタ出力分局タイミング信号Ａを用いることによって、
マトリックス回路をこのタイミングで基本動作をさせ、
読み出しタイミング・パターンを生成することができる
。このタイミングで生成される、他の信号Ｂを描画プロ
セッサ１８〜１ｎのそれぞれに与えることによって、描
画プロセッサからの要求信号と制御回路の基本タイミン
グ・パターンの同期を得ることができる。すなわち、各
々の描画プロセッサ１ａ〜１ｎはそれぞれが独立して計
算処理を行なうと同時にフレーム・バッファの書き込み
は共通タイミングからなる制御＜３号で同期された後、
暑き込み要求のあるフレーム・バッファに対してのみ個
別に暑き込みを行なうことができる。

よって、映像が影響されることなく、それぞれのフレー
ム・バッファ間では、あるものは書き込み動作中、ある
ものは無実行などの独立した並列処理ができる。すなわ
ち、それぞれの描画プロセッサからのフレーム・バッフ
ァへの書き込み要求信号と、１つの描画プロセッサから
のタイミング（３号とで読み出しタイミングをすべての
フレーム・バッファに対して同じくする一方、書き込み
はそれぞれ独立して行なうようにした制御回路ができる
。

以りの結果、読み出しタイミングが共通であっても、描
画プロセッサの並列書き込み動作の効率を低下すること
なく、フレーム・バッファとのインターフェイスを行な
うことができる。

【図面の簡単な説明】

７１図は本発明に係わるグラフィック・コントローラ回
路ブロック図を示す。 第２図は本発明に係わるグラフィック・コントローラ制
御回路を示す。 図中のそれぞれの場数は以下の通りである。 ｌａ〜Ｉｎ、　　　描画プロセッサ ２８〜２ｎ、　　　フレーム・バッファ３、　　　　　
制御回路 ４、　　　　　ＯＲゲート ５、　　　　　マトリックス回路 ６、　　　　　パイプライン・レジスタ７、　　　　　
セレクタ回路

Claims (1)

【特許請求の範囲】
1. 直線発生器およびビット・ビルト回路から成る複数の描
   画プロセッサと、複数のそれぞれ独立したフレーム・バ
   ッファで構成する並列処理グラフィック・コントローラ
   回路において、前記描画プロセッサで計算されたデータ
   を前記フレーム・バッファに書き込む際に、それぞれの
   描画プロセッサから出力される複数のフレーム・バッフ
   ァ書き込み要求信号とともに、１組のカウンタ分周タイ
   ミング信号を入力情報として、それぞれのフレーム・バ
   ッファに対して、それぞれのアドレス制御信号および書
   き込み信号を生成するマトリックス回路をもつ第１の手
   段と、それぞれの描画プロセッサからの非同期なデータ
   書き込み要求に対して、前記マトリックス回路で作られ
   るタイミングに同期して書き込み処理を行なわせるため
   の同期信号をそれぞれの描画プロセッサに与える第２の
   手段を持ち、フレーム・バッファからの表示用データの
   読み出しは、カウンタ分周タイミング信号によってすべ
   てのフレーム・バッファに対して同一のタイミングで行
   なう一方、書き込みは描画プロセッサとフレーム・バッ
   ファの対で、それぞれが独立して動作するようにしたフ
   レーム・バッファ並列処理制御回路。