JP2853601B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理装置に関し、特
にフレームバッファメモリに格納されている画像（ディ
スティネーションデータ）と新たな画像（ソースデー
タ）との論理演算を行いながら現在表示されている画面
上に新たな図形を描画する手法の高速化に関する。

【０００２】

【従来の技術】従来、画像処理装置においては、フレー
ムバッファメモリに格納されている画像（ディスティネ
ーションデータ）と新たな画像（ソースデータ）との論
理演算を行いながら現在表示されている画面上に新たな
図形を描画する際に、フレームバッファメモリに格納さ
れている画像の読出しと、フレームバッファメモリに格
納されている画像と新たな画像との論理演算と、その演
算結果のフレームバッファメモリへの書込みとを１画素
毎に行っている。

【０００３】すなわち、図４に示すように、フレームバ
ッファメモリへのＲＡＳ（ローアドレスストローブ）を
有効にしてから、表示装置の三原色であるＲ，Ｇ，Ｂ各
々のＣＡＳ（カラムアドレスストローブ）（Ｒ），ＣＡ
Ｓ（Ｇ），ＣＡＳ（Ｂ）を有効とすることで、フレーム
バッファメモリからの読出しとフレームバッファメモリ
への書込みとを１画素毎に行っている。

【０００４】この場合、フレームバッファメモリへのＲ
ＡＳを有効にしてから、ＣＡＳ（Ｒ）とＯＥ（アウトプ
ットイネーブル）とを有効にしてＲ（赤）プレーンの画
像（ｒｒ１）をフレームバッファメモリから読出す。そ
の後に、ＣＡＳ（Ｒ）とＷＥ（ライトイネーブル）とを
有効にしてＲプレーンの画像（ｒｗ１）をフレームバッ
ファメモリに書込む。

【０００５】続いて、ＣＡＳ（Ｇ）とＯＥとを有効にし
てＧ（緑）プレーンの画像（ｇｒ１）をフレームバッフ
ァメモリから読出す。その後に、ＣＡＳ（Ｇ）とＷＥと
を有効にしてＧプレーンの画像（ｇｗ１）をフレームバ
ッファメモリに書込む。

【０００６】さらに、ＣＡＳ（Ｂ）とＯＥとを有効にし
てＢ（青）プレーンの画像（ｂｒ１）をフレームバッフ
ァメモリから読出す。その後に、ＣＡＳ（Ｂ）とＷＥと
を有効にしてＢプレーンの画像（ｂｗ１）をフレームバ
ッファメモリに書込む。

【０００７】同様にして、次の画素のＲプレーンの画像
（ｒｒ２）とＧプレーンの画像（ｇｒ２）とＢプレーン
の画像（ｂｒ２）とをフレームバッファメモリから読出
し、Ｒプレーンの画像（ｒｗ２）とＧプレーンの画像
（ｇｗ２）とＢプレーンの画像（ｂｗ２）とをフレーム
バッファメモリに書込む。

【０００８】この場合、フレームバッファメモリに対す
る１画素毎の読出し及び書込みが行われる間、フレーム
バッファメモリへのアドレスはカラムアドレスｃｏｌ
１，ｃｏｌ２に夫々固定されている。

【０００９】

【発明が解決しようとする課題】上述した従来の画像処
理装置では、フレームバッファメモリに対する読出し及
び書込みを１画素毎に行い、フレームバッファメモリに
接続されたデータバスの転送方向を頻繁に切替えている
ので、つまり読出しの方向と書込みの方向とに頻繁に切
替えているので、フレームバッファメモリに格納されて
いる画像に対して論理演算を行いながら新たな画像を描
画する性能が低くなってしまう。

【００１０】そこで、本発明の目的は上記の問題点を解
消し、論理演算を伴う新たな図形の描画を高速化するこ
とができる画像処理装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明による画像処理装
置は、表示すべき画像データを格納するフレームバッフ
ァメモリと、前記フレームバッファメモリにバスを介し
て接続されかつ前記画像データを処理する処理装置とを
含む画像処理装置であって、前記フレームバッファメモ
リに対して新たに書込む図形の始点アドレスと次のアド
レスを計算するために必要な誤差関数の初期値とを一時
記憶するアドレス記憶手段と、前記アドレス記憶手段に
記憶された前記始点アドレス及び誤差関数の初期値に基
づき複数のアドレスを連続して生成させるアドレス発生
手段と、プレーンソースデータの初期値及び一画素ずれ
た時の差分を一時記憶する色値記憶手段と、前記アドレ
ス発生手段で生成されたアドレスに対応する前記図形の
色値を前記色値記憶手段に記憶されたプレーンソースデ
ータの初期値及びこの初期値との差分に基づき計算する
ソースデータ計算手段と、前記アドレス発生手段で生成
されたアドレスを前記フレームバッファメモリのアドレ
スに変換してそのアドレスを基に前記フレームバッファ
メモリに対する読出し及び書込みを夫々複数画素分連続
して行うメモリ制御手段と、前記ソースデータ計算手段
で計算された色値と前記メモリ制御手段の制御で前記フ
レームバッファメモリから連続して読出されたデータと
の演算を画素毎に行う色値演算手段と、前記色値演算手
段で演算された色値を前記メモリ制御手段の制御で複数
画素分連続して前記フレームバッファメモリに書込む書
込み手段とを含むことを特徴とする。

【００１２】本発明による他の画像処理装置は、上記の
構成のほかに、前記アドレス発生手段で生成されたアド
レスを一時記憶するアドレス記憶手段を具備し、前記ア
ドレス記憶手段の内容を基に表示装置の三原色の各色素
毎に前記アドレス発生手段で前記図形の少なくとも同一
アドレス及び次アドレスを連続して生成するようにして
いる。

【００１３】

【作用】図形のアドレスを図形アドレス記憶部に一時的
に記憶させておき、この図形アドレス記憶部の内容に基
づいて図形を構成する画素のアドレスをＲ，Ｇ，Ｂ毎に
夫々繰返し計算し、フレームバッファメモリに対して
Ｒ，Ｇ，Ｂ毎に複数の画素の連続的な読出し及び書込み
を繰返し行う。

【００１４】これによって、データバスの入出力を切替
えることなく、フレームバッファメモリに対して複数の
画素の連続的な読出し及び書込みが行えるので、論理演
算を伴う新たな図形の描画が高速化する。

【００１５】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【００１６】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、画像処理ＬＳＩ１はフレー
ムバッファメモリ（ＦＲＢ）制御部１０と、ソースデー
タ記憶部１１と、ソースデータ発生部１２と、論理演算
部１３と、ライトデータ記憶部１４と、図形アドレス記
憶部１５と、図形アドレス発生部１６とから構成されて
いる。

【００１７】フレームバッファメモリ制御部１０はフレ
ームバッファメモリ制御信号発生部（以下、制御信号発
生部とする）１０１と、双方向バッファ１０２と、ラッ
チ回路１０３とから構成されている。

【００１８】ソースデータ記憶部１１はＲ（赤）プレー
ンの画像を記憶するＲデータ記憶部１１１と、Ｇ（緑）
プレーンの画像を記憶するＧデータ記憶部１１２と、Ｂ
（青）プレーンの画像を記憶するＢデータ記憶部１１３
とから構成されている。

【００１９】ソースデータ発生部１２はソースデータ計
算部１２１とタイミング調整部１２２とから構成され、
ライトデータ記憶部１４はピクセルバッファ１４０とラ
イトポインタ１４１とリードポインタ１４２とから構成
されている。

【００２０】フレームバッファメモリ２は画像処理ＬＳ
Ｉ１に接続され、画像処理ＬＳＩ１の制御によって画像
の読出し及び書込みが行われる。また、フレームバッフ
ァメモリ２はＲプレーンの画像を格納するＶＲＡＭ（ビ
デオランダムアクセスメモリ）（Ｒ）２１と、Ｇプレー
ンの画像を格納するＶＲＡＭ（Ｇ）２２と、Ｂプレーン
の画像を格納するＶＲＡＭ（Ｂ）２３とから構成されて
いる。

【００２１】画像処理ＬＳＩ１にはＣＡＳ（カラムアド
レスストローブ）ピンが３本設けられており、ＣＡＳ
（Ｒ）ピンをＶＲＡＭ（Ｒ）２１に、ＣＡＳ（Ｇ）ピン
をＶＲＡＭ（Ｇ）２２に、ＣＡＳ（Ｂ）ピンをＶＲＡＭ
（Ｂ）２３に夫々接続し、フレームバッファメモリ２の
３つのＶＲＡＭ、つまりＶＲＡＭ（Ｒ）２１とＶＲＡＭ
（Ｇ）２２とＶＲＡＭ（Ｂ）２３とを夫々別々に動作可
能としている。

【００２２】また、画像処理ＬＳＩ１にはＲＡＳ（ロー
アドレスストローブ）ピンと、ＯＥ（アウトプットイネ
ーブル）ピンと、ＷＥ（ライトイネーブル）ピンと、ア
ドレス（ＡＤＤＲＥＳＳ）ピンと、データ（ＤＡＴＡ）
ピンとが設けられているが、これらのピンはフレームバ
ッファメモリ２の３つのＶＲＡＭ、つまりＶＲＡＭ
（Ｒ）２１とＶＲＡＭ（Ｇ）２２とＶＲＡＭ（Ｂ）２３
とに夫々共通に使用されている。

【００２３】ここで、データピンは画像処理ＬＳＩ１と
ＶＲＡＭ（Ｒ）２１とＶＲＡＭ（Ｇ）２２とＶＲＡＭ
（Ｂ）２３とにおいて入出力制御され、双方向のバスで
あるフレームバッファメモリデータバス（以下、データ
バスとする）３に接続されている。

【００２４】画像処理ＬＳＩ１内部において、図形アド
レス発生部１６は図形を構成する画素のアドレスを計算
する部分で、図形アドレス発生部１６が計算したアドレ
スは図形アドレス記憶部１５に一時的に記憶される。

【００２５】また、図形アドレス発生部１６で計算した
アドレスはソースデータ発生部１２のソースデータ計算
部１２１に出力され、そのアドレスに対応する画素の色
値がソースデータ計算部１２１で計算される。

【００２６】ソースデータ計算部１２１で計算されたソ
ースデータ、つまりＲプレーンの画像がＲデータ記憶部
１１１に、Ｇプレーンの画像がＧデータ記憶部１１２
に、Ｂプレーンの画像がＢデータ記憶部１１３に夫々一
時的に記憶される。

【００２７】フレームバッファメモリ制御部１０の制御
信号発生部１０１は図形アドレス発生部１６からＸＹア
ドレスとプレーン選択信号とリード・ライトリクエスト
とを受取ると、フレームバッファメモリ２への制御信号
（ＣＡＳ、ＲＡＳ、ＯＥ、ＷＥ）とアドレスとを夫々発
生する。また、制御信号発生部１０１はデータの入出力
のタイミングに合せて双方向バッファ１０２の出力制御
も行っている。

【００２８】フレームバッファメモリ２に対して読出し
を行うと、フレームバッファメモリ２からディスティネ
ーションデータがデータバス３上に出力される。このデ
ータバス３上のディスティネーションデータは双方向バ
ッファ１０２を通ってラッチ回路１０３に取込まれる。

【００２９】タイミング調整部１２２はソースデータ計
算部１２１で計算された複数のソースデータを内部の保
持部（図示せず）に保持し、その保持したソースデータ
を論理演算部１３に出力する。このソースデータは論理
演算部１３で同一画素のソースデータとディスティネー
ションデータとの論理演算を行うため、ディスティネー
ションデータがラッチ回路１０３に取込まれるタイミン
グに合せて論理演算部１３に出力される。

【００３０】ピクセルバッファ１４０は複数の画素のデ
ータを記憶できる領域を有しており、ライトポインタ１
４１で示される領域に論理演算部１３の演算結果を記憶
し、リードポインタ１４２で示される領域のデータを双
方向バッファ１０２に出力する。この場合、双方向バッ
ファ１０２に出力されたデータはデータバス３を通っ
て、フレームバッファメモリ２に書込まれる。

【００３１】図２は本発明の一実施例によるライン描画
を行った場合の表示画面を示す図である。これら図１及
び図２を用いて本発明の一実施例による画像処理の動作
について説明する。ここではブレゼンハムアルゴリズム
によってライン描画を行う場合の動作について述べる。

【００３２】図２において、点線で区切られた領域各々
は画素を表し、実線はフレームバッファメモリ２を構成
するＶＲＡＭ２１〜２３のｒｏｗアドレスが同じ領域、
つまりページサイクルによってアクセスできる領域を表
している。

【００３３】また、図２に示すように、Ｐ１を始点と
し、Ｐｎを終点としてＰ１〜Ｐｎの画素で示される線分
を描画する場合、プロセッサ（図示せず）から画像処理
ＬＳＩ１内部の図形アドレス記憶部１５に始点Ｐ１のＸ
Ｙアドレスと、ブレセンハムアルゴリズムによって次の
アドレスを計算するために必要な誤差関数の初期値とが
セットされる。

【００３４】また、Ｒデータ記憶部１１１にＲのソース
データの初期値と一画素ずれた時の差分ΔＲとが、Ｇデ
ータ記憶部１１２にＧのソースデータの初期値と一画素
ずれた時の差分ΔＧとが、Ｂデータ記憶部１１３にＢの
ソースデータの初期値と一画素ずれた時の差分ΔＢとが
夫々セットされる。

【００３５】プロセッサから描画の起動がかかると、図
形アドレス発生部１６は図形データ記憶部１５から始点
Ｐ１のＸＹアドレスと誤差関数の初期値とを取込み、Ｒ
プレーンのリードのリクエストを制御信号発生部１０１
に出力するとともに、Ｐ１，Ｐ２，Ｐ３，……，Ｐｉの
ＸＹアドレスを夫々順番に計算して制御信号発生部１０
１に出力する。

【００３６】そのとき、ソースデータ計算部１２１にも
図形アドレス発生部１６からＸＹアドレスが出力される
ので、ソースデータ計算部１２１はＲデータ記憶部１１
１からＲのソースデータの初期値と差分ΔＲとを取込
み、Ｐ１，Ｐ２，Ｐ３，……，ＰｉのＸＹアドレスに対
応するＲのソースデータを順番に計算してタイミング調
整部１２２に出力する。

【００３７】その後に、ソースデータ計算部１２１はＰ
ｉ＋１に対応するＲのソースデータを計算し、そのＰｉ
＋１に対応するＲのソースデータでＲデータ記憶部１１
１内のＲのソースデータの初期値を更新する。

【００３８】制御信号発生部１０１はＲプレーンのリー
ドのリクエストを受けると、ＶＲＡＭのリードサイクル
を起こし、つまりＯＥを有効にして３本のＣＡＳのうち
ＣＡＳ（Ｒ）のみを動かしてＶＲＡＭ（Ｒ）２１からＰ
１，Ｐ２，Ｐ３，……，ＰｉのＸＹアドレスに対応する
ディスティネーションデータを順番に読出す。

【００３９】同時に、制御信号発生部１０１は双方向バ
ッファ１０２を入力側に切替え、ＶＲＡＭ（Ｒ）２１か
ら読出されてデータバス３に出力されたディスティネー
ションデータを画像処理ＬＳＩ１内に取込む。

【００４０】画像処理ＬＳＩ１内に取込まれたＲのディ
スティネーションデータはラッチ回路１０３にＰ１，Ｐ
２，Ｐ３，……，Ｐｉの順序で１画素ずつラッチされる
が、タイミング調整部１２２はラッチ回路１０３にラッ
チされた画素に対応するソースデータを出力するので、
論理演算部１３でＰ１，Ｐ２，Ｐ３，……，ＰｉのＸＹ
アドレスに対応するＲのソースデータとＰ１，Ｐ２，Ｐ
３，……，ＰｉのＸＹアドレスに対応するＲのディステ
ィネーションデータとが１画素ずつ論理演算される。

【００４１】論理演算部１３で１画素ずつ論理演算され
た結果であるＰ１，Ｐ２，Ｐ３，……，ＰｉのＸＹアド
レスに対応するＲのライトデータはライトポインタ１４
１によって順番にピクセルバッファ１４０に記憶され
る。

【００４２】図形アドレス発生部１６はＲプレーンのリ
ードのリクエストを出力しながらＰｉのアドレスまで計
算し終わると、再度図形アドレス記憶部１５に記憶して
ある始点Ｐ１のＸＹアドレスと誤差関数の初期値とを取
込んでＲプレーンのライトのリクエストを出力しなが
ら、Ｒプレーンのリードの場合と同様に、Ｐ１，Ｐ２，
Ｐ３，……，ＰｉのＸＹアドレスを夫々順番に計算して
制御信号発生部１０１に出力する。

【００４３】制御信号発生部１０１はＲプレーンのライ
トのリクエストを受けると、ＶＲＡＭのライトサイクル
を起こし、つまりＷＥを有効にして３本のＣＡＳのうち
ＣＡＳ（Ｒ）のみを動かしてＶＲＡＭ（Ｒ）２１のＰ
１，Ｐ２，Ｐ３，……，ＰｉのＸＹアドレスにデータを
書込む。

【００４４】このとき、ピクセルバッファ１４０に記憶
しておいたＲのライトデータがリードポインタ１４２に
よってＰ１，Ｐ２，Ｐ３，……，Ｐｉの順序で１画素ず
つ出力され、双方向バッファ１０２が出力側に切替えら
れることで、ライトデータがデータバス３に出力されて
ＶＲＡＭ（Ｒ）２１に書込まれる。

【００４５】上述した画像処理によって、Ｒプレーンに
おいてＰ１〜Ｐｉの処理が終了すると、Ｇプレーンに対
してもＲプレーンと同様にして画像処理が行われる。

【００４６】すなわち、図形アドレス発生部１６は図形
データ記憶部１５から始点Ｐ１のＸＹアドレスと誤差関
数の初期値とを取込み、Ｇプレーンのリードのリクエス
トを制御信号発生部１０１に出力するとともに、Ｐ１，
Ｐ２，Ｐ３，……，ＰｉのＸＹアドレスを夫々順番に計
算して制御信号発生部１０１に出力する。

【００４７】そのとき、ソースデータ計算部１２１にも
図形アドレス発生部１６からＸＹアドレスが出力される
ので、ソースデータ計算部１２１はＧデータ記憶部１１
２からＧのソースデータの初期値と差分ΔＧとを取込
み、Ｐ１，Ｐ２，Ｐ３，……，ＰｉのＸＹアドレスに対
応するＧのソースデータを順番に計算してタイミング調
整部１２２に出力する。

【００４８】その後に、ソースデータ計算部１２１はＰ
ｉ＋１に対応するＧのソースデータを計算し、そのＰｉ
＋１に対応するＧのソースデータでＧデータ記憶部１１
２内のＧのソースデータの初期値を更新する。

【００４９】制御信号発生部１０１はＧプレーンのリー
ドのリクエストを受けると、ＶＲＡＭのリードサイクル
を起こし、つまりＯＥを有効にして３本のＣＡＳのうち
ＣＡＳ（Ｇ）のみを動かしてＶＲＡＭ（Ｇ）２２からＰ
１，Ｐ２，Ｐ３，……，ＰｉのＸＹアドレスに対応する
ディスティネーションデータを順番に読出す。

【００５０】同時に、制御信号発生部１０１は双方向バ
ッファ１０２を入力側に切替え、ＶＲＡＭ（Ｇ）２２か
ら読出されてデータバス３に出力されたディスティネー
ションデータを画像処理ＬＳＩ１内に取込む。

【００５１】画像処理ＬＳＩ１内に取込まれたＧのディ
スティネーションデータはラッチ回路１０３にＰ１，Ｐ
２，Ｐ３，……，Ｐｉの順序で１画素ずつラッチされる
が、タイミング調整部１２２はラッチ回路１０３にラッ
チされた画素に対応するソースデータを出力するので、
論理演算部１３でＰ１，Ｐ２，Ｐ３，……，ＰｉのＸＹ
アドレスに対応するＧのソースデータとＰ１，Ｐ２，Ｐ
３，……，ＰｉのＸＹアドレスに対応するＧのディステ
ィネーションデータとが１画素ずつ論理演算される。

【００５２】論理演算部１３で１画素ずつ論理演算され
た結果であるＰ１，Ｐ２，Ｐ３，……，ＰｉのＸＹアド
レスに対応するＧのライトデータはライトポインタ１４
１によって順番にピクセルバッファ１４０に記憶され
る。

【００５３】図形アドレス発生部１６はＧプレーンのリ
ードのリクエストを出力しながらＰｉのアドレスまで計
算し終わると、再度図形アドレス記憶部１５に記憶して
ある始点Ｐ１のＸＹアドレスと誤差関数の初期値とを取
込んでＧプレーンのライトのリクエストを出力しなが
ら、Ｇプレーンのリードの場合と同様に、Ｐ１，Ｐ２，
Ｐ３，……，ＰｉのＸＹアドレスを夫々順番に計算して
制御信号発生部１０１に出力する。

【００５４】制御信号発生部１０１はＧプレーンのライ
トのリクエストを受けると、ＶＲＡＭのライトサイクル
を起こし、つまりＷＥを有効にして３本のＣＡＳのうち
ＣＡＳ（Ｇ）のみを動かしてＶＲＡＭ（Ｇ）２２のＰ
１，Ｐ２，Ｐ３，……，ＰｉのＸＹアドレスにデータを
書込む。

【００５５】このとき、ピクセルバッファ１４０に記憶
しておいたＧのライトデータがリードポインタ１４２に
よってＰ１，Ｐ２，Ｐ３，……，Ｐｉの順序で１画素ず
つ出力され、双方向バッファ１０２が出力側に切替えら
れることで、ライトデータがデータバス３に出力されて
ＶＲＡＭ（Ｇ）２２に書込まれる。

【００５６】上述した画像処理によって、Ｒプレーン及
びＧプレーンにおいてＰ１〜Ｐｉの処理が夫々終了する
と、Ｂプレーンに対してもＲプレーン及びＧプレーンと
同様にして画像処理が行われる。

【００５７】すなわち、図形アドレス発生部１６は図形
データ記憶部１５から始点Ｐ１のＸＹアドレスと誤差関
数の初期値とを取込み、Ｂプレーンのリードのリクエス
トを制御信号発生部１０１に出力するとともに、Ｐ１，
Ｐ２，Ｐ３，……，ＰｉのＸＹアドレスを夫々順番に計
算して制御信号発生部１０１に出力する。

【００５８】そのとき、ソースデータ計算部１２１にも
図形アドレス発生部１６からＸＹアドレスが出力される
ので、ソースデータ計算部１２１はＢデータ記憶部１１
３からＢのソースデータの初期値と差分ΔＢとを取込
み、Ｐ１，Ｐ２，Ｐ３，……，ＰｉのＸＹアドレスに対
応するＢのソースデータを順番に計算してタイミング調
整部１２２に出力する。

【００５９】その後に、ソースデータ計算部１２１はＰ
ｉ＋１に対応するＢのソースデータを計算し、そのＰｉ
＋１に対応するＢのソースデータでＢデータ記憶部１１
３内のＢのソースデータの初期値を更新する。

【００６０】制御信号発生部１０１はＢプレーンのリー
ドのリクエストを受けると、ＶＲＡＭのリードサイクル
を起こし、つまりＯＥを有効にして３本のＣＡＳのうち
ＣＡＳ（Ｂ）のみを動かしてＶＲＡＭ（Ｂ）２３からＰ
１，Ｐ２，Ｐ３，……，ＰｉのＸＹアドレスに対応する
ディスティネーションデータを順番に読出す。

【００６１】同時に、制御信号発生部１０１は双方向バ
ッファ１０２を入力側に切替え、ＶＲＡＭ（Ｂ）２３か
ら読出されてデータバス３に出力されたディスティネー
ションデータを画像処理ＬＳＩ１内に取込む。

【００６２】画像処理ＬＳＩ１内に取込まれたＢのディ
スティネーションデータはラッチ回路１０３にＰ１，Ｐ
２，Ｐ３，……，Ｐｉの順序で１画素ずつラッチされる
が、タイミング調整部１２２はラッチ回路１０３にラッ
チされた画素に対応するソースデータを出力するので、
論理演算部１３でＰ１，Ｐ２，Ｐ３，……，ＰｉのＸＹ
アドレスに対応するＢのソースデータとＰ１，Ｐ２，Ｐ
３，……，ＰｉのＸＹアドレスに対応するＢのディステ
ィネーションデータとが１画素ずつ論理演算される。

【００６３】論理演算部１３で１画素ずつ論理演算され
た結果であるＰ１，Ｐ２，Ｐ３，……，ＰｉのＸＹアド
レスに対応するＢのライトデータはライトポインタ１４
１によって順番にピクセルバッファ１４０に記憶され
る。

【００６４】図形アドレス発生部１６はＢプレーンのリ
ードのリクエストを出力しながらＰｉのアドレスまで計
算し終わると、再度図形アドレス記憶部１５に記憶して
ある始点Ｐ１のＸＹアドレスと誤差関数の初期値とを取
込んでＢプレーンのライトのリクエストを出力しなが
ら、Ｂプレーンのリードの場合と同様に、Ｐ１，Ｐ２，
Ｐ３，……，ＰｉのＸＹアドレスを夫々順番に計算して
制御信号発生部１０１に出力する。

【００６５】制御信号発生部１０１はＢプレーンのライ
トのリクエストを受けると、ＶＲＡＭのライトサイクル
を起こし、つまりＷＥを有効にして３本のＣＡＳのうち
ＣＡＳ（Ｂ）のみを動かしてＶＲＡＭ（Ｂ）２３のＰ
１，Ｐ２，Ｐ３，……，ＰｉのＸＹアドレスにデータを
書込む。

【００６６】このとき、ピクセルバッファ１４０に記憶
しておいたＢのライトデータがリードポインタ１４２に
よってＰ１，Ｐ２，Ｐ３，……，Ｐｉの順序で１画素ず
つ出力され、双方向バッファ１０２が出力側に切替えら
れることで、ライトデータがデータバス３に出力されて
ＶＲＡＭ（Ｂ）２３に書込まれる。

【００６７】Ｂプレーンまでの処理がＰｉまで終了した
時点で、図形アドレス発生部１６はＰｉ＋１のＸＹアド
レス及びＰｉ＋１に対応する誤差関数を計算し、これら
Ｐｉ＋１のＸＹアドレス及びＰｉ＋１に対応する誤差関
数で図形アドレス記憶部１５に記憶されている始点Ｐ１
のＸＹアドレス及び誤差関数の初期値を更新する。

【００６８】このとき、Ｒデータ記憶部１１１にはＰｉ
＋１に対応するＲのソースデータと差分ΔＲとが、Ｇデ
ータ記憶部１１２にはＰｉ＋１に対応するＧのソースデ
ータと差分ΔＧとが、Ｂデータ記憶部１１３にはＰｉ＋
１に対応するＢのソースデータと差分ΔＢとが夫々記憶
されている。

【００６９】これら図形アドレス記憶部１５の内容とＲ
データ記憶部１１１の内容とＧデータ記憶部１１２の内
容とＢデータ記憶部１１３の内容とに基づいて、上記の
処理と同様にして、Ｐｉ＋１〜Ｐｎの処理が行われる。

【００７０】このようにして、ＶＲＡＭのページサイク
ルによってアクセスできる領域に対して連続して読出し
及び書込みを行いながら新たな図形の描画が行われる。
つまり、ＲプレーンとＧプレーンとＢプレーンとにおい
て、夫々ページサイクルによってアクセスできる領域に
対して連続して読出しを行ってからそれらの領域に対し
て連続して書込みを行うことで、１画素ずつ読出し及び
書込みを行う従来の方法よりも、論理演算を伴う新たな
図形の描画を高速化することができる。

【００７１】図３は本発明の一実施例による論理演算を
伴う新たな図形の描画動作を示すタイミングチャートで
ある。図においてはＶＲＡＭのページサイクルによって
アクセスできる２つの画素からなる図形を描画する場合
の動作について示しており、図中の斜線部分はＶＲＡＭ
の入出力の切替えを示している。

【００７２】プロセッサから描画の起動がかかると、ま
ずＶＲＡＭにロー（ｒｏｗ）アドレスの入力が行われ
る。フレームバッファ２の３つのＶＲＡＭのＲＡＳ及び
アドレスには夫々共通の信号を使用しているので、画像
処理ＬＳＩ１からＶＲＡＭのローアドレスがアドレスピ
ンに出力されてＲＡＳが立ち下がると、全てのＶＲＡＭ
にローアドレスが入力される。

【００７３】フレームバッファメモリ２へのＲＡＳを有
効にしてから、表示装置の三原色であるＲ，Ｇ，Ｂ各々
のＣＡＳ（Ｒ），ＣＡＳ（Ｇ），ＣＡＳ（Ｂ）を有効と
することで、フレームバッファメモリ２からの読出しと
フレームバッファメモリ２への書込みとを２画素ずつ行
っている。

【００７４】この場合、フレームバッファメモリ２への
ＲＡＳを有効にしてから、ＣＡＳ（Ｒ）とＯＥとを有効
にしてＲ（赤）プレーンの画像（ｒｒ１），（ｒｒ２）
を夫々フレームバッファメモリ２から読出す。その後
に、ＣＡＳ（Ｒ）とＷＥとを有効にしてＲプレーンの画
像（ｒｗ１），（ｒｗ２）を夫々フレームバッファメモ
リ２に書込む。

【００７５】続いて、ＣＡＳ（Ｇ）とＯＥとを有効にし
てＧ（緑）プレーンの画像（ｇｒ１），（ｇｒ２）を夫
々フレームバッファメモリ２から読出す。その後に、Ｃ
ＡＳ（Ｇ）とＷＥとを有効にしてＧプレーンの画像（ｇ
ｗ１），（ｇｗ２）を夫々フレームバッファメモリ２に
書込む。

【００７６】また、ＣＡＳ（Ｂ）とＯＥとを有効にして
Ｂ（青）プレーンの画像（ｂｒ１），（ｂｒ２）を夫々
フレームバッファメモリ２から読出す。その後に、ＣＡ
Ｓ（Ｂ）とＷＥとを有効にしてＢプレーンの画像（ｂｗ
１），（ｂｗ２）を夫々フレームバッファメモリ２に書
込む。

【００７７】この場合、フレームバッファメモリ２に対
する２画素ずつの読出し及び書込みが行われる毎に、フ
レームバッファメモリ２にはカラムアドレスｃｏｌ１，
ｃｏｌ２が６回ずつ交互に送出されることとなる。

【００７８】これによって、フレームバッファメモリ２
に接続されたデータバス３の転送方向が、つまり読出し
の方向と書込みの方向とが２画素毎に切替えられるの
で、フレームバッファメモリ２に格納されている画像に
対して論理演算を行いながら新たな画像を描画する性能
を従来よりも向上させることができる。

【００７９】このように、図形のアドレスを図形アドレ
ス記憶部１５に一時的に記憶させておき、この図形アド
レス記憶部１５の内容に基づいて図形を構成する画素の
アドレスをＲ，Ｇ，Ｂ毎に夫々繰返し計算し、フレーム
バッファメモリ２に対してＲ，Ｇ，Ｂ毎に複数の画素の
連続的な読出し及び書込みを繰返し行うことによって、
データバス３の入出力を切替えることなくフレームバッ
ファメモリ２に対して複数の画素の連続的な読出し及び
書込みが行えるので、論理演算を伴う新たな図形の描画
を高速化することができる。

【００８０】

【発明の効果】以上説明したように本発明によれば、生
成されたフレームバッファメモリに対して新たに書込む
図形のアドレスを一時記憶しておき、一時記憶しておい
た内容を基に表示装置の三原色の各色素毎に図形の少な
くとも同一アドレス及び次アドレスを連続して生成する
ようにし、このアドレスをフレームバッファメモリのア
ドレスに変換してそのアドレスを基にフレームバッファ
メモリに対する読出し及び書込みを夫々複数画素分連続
して行うことによって、論理演算を伴う新たな図形の描
画を高速化することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例によるライン描画を行った場
合の表示画面を示す図である。

【図３】本発明の一実施例による論理演算を伴う新たな
図形の描画動作を示すタイミングチャートである。

【図４】従来例による論理演算を伴う新たな図形の描画
動作を示すタイミングチャートである。

【符号の説明】

１ 画像処理ＬＳＩ ２ フレームバッファメモリ ３ フレームバッファメモリデータバス １１ ソースデータ記憶部 １２ ソースデータ発生部 １３ 論理演算部 １４ ライトデータ記憶部 １５ 図形アドレス記憶部 １６ 図形アドレス発生部 ２１ ＶＲＡＭ（Ｒ） ２２ ＶＲＡＭ（Ｇ） ２３ ＶＲＡＭ（Ｂ） １０１ フレームバッファメモリ制御信号発生部 １０２ 双方向バッファ １０３ ラッチ回路 １１１ Ｒデータ記憶部 １１２ Ｇデータ記憶部 １１３ Ｂデータ記憶部 １２１ ソースデータ計算部 １２２ タイミング調整部 １４０ ピクセルバッファ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06T 1/00 - 1/60 G06T 11/00 - 11/80 G06F 12/00 580 G09G 5/36

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 表示すべき画像データを格納するフレー
   ムバッファメモリと、前記フレームバッファメモリにバ
   スを介して接続されかつ前記画像データを処理する処理
   装置とを含む画像処理装置であって、 前記フレームバッファメモリに対して新たに書込む図形
   の始点アドレスと次のアドレスを計算するために必要な
   誤差関数の初期値とを一時記憶するアドレス記憶手段
   と、前記アドレス記憶手段に記憶された前記始点アドレ
   ス及び誤差関数の初期値に基づき複数のアドレスを連続
   して生成させるアドレス発生手段と、プレーンソースデ
   ータの初期値及び一画素ずれた時の差分を一時記憶する
   色値記憶手段と、前記アドレス発生手段で生成されたア
   ドレスに対応する前記図形の色値を前記色値記憶手段に
   記憶されたプレーンソースデータの初期値及びこの初期
   値との差分に基づき計算するソースデータ計算手段と、
   前記アドレス発生手段で生成されたアドレスを前記フレ
   ームバッファメモリのアドレスに変換してそのアドレス
   を基に前記フレームバッファメモリに対する読出し及び
   書込みを夫々複数画素分連続して行うメモリ制御手段
   と、前記ソースデータ計算手段で計算された色値と前記
   メモリ制御手段の制御で前記フレームバッファメモリか
   ら連続して読出されたデータとの演算を画素毎に行う色
   値演算手段と、前記色値演算手段で演算された色値を前
   記メモリ制御手段の制御で複数画素分連続して前記フレ
   ームバッファメモリに書込む書込み手段とを含むことを
   特徴とする画像処理装置。
2. 【請求項２】 前記書込み手段は、前記色値演算手段で
   演算された色値を複数画素分連続して記憶しかつその記
   憶内容を前記フレームバッファメモリに書込む際に対応
   する画素の色値を複数画素分連続して出力するよう構成
   されたことを特徴とする請求項１記載の画像処理装置。
3. 【請求項３】 前記アドレス記憶手段の内容を基に表示
   装置の三原色の各色素毎に前記アドレス発生手段で前記
   図形の少なくとも同一アドレス及び次アドレスを連続し
   て生成するようにしたことを特徴とする請求項１または
   請求項２記載の画像処理装置。