JPH01140863A - 表示可能な情報を重ね合わせるための方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はデータ処理システムの分野に関するものであ
り、特にデジタル情報をビジュアルに表示するためのデ
ータ処理システムに関する。

（発明の背景） 現代のデータ処理システムでは一般に陰極線管（ＣＲＴ
）のような出力装置によって視覚的な出力を提供する。

このようなシステムの実行は、ビジュアル表示装置が１
個以上のソース（情報源）から情報を受信し、さらに第
１のソース（背景）から受信した情報に第２のソース（
前景）から受信した情報を重ね合わせる事が出来るもの
である場合に、特に勧められる。このような情報の重ね
合ねりは、背景（バックグラウンド）情報の一部分のみ
が前景（フォアグラウンド）情報によって隠されている
場合、即ちフォアグラウンド情報が表示装置のウィンド
ウを占領している場合、さらにフォアグラウンドウィン
ドウによって隠された情報が再生不能として消去されて
いない場合に特に有用である。

このようなシステムにおいて、データ処理システムの出
力を異なるソース、例えばビデオカメラからのデジタル
信号、に重ね合わせる事は特に有用である。例えばビデ
オカメラのようなリアルタイムのソースを用いたこのシ
ステムでは、ビデオカメラ人力の利点を十分に活用する
ために、フォアグラウンド情報の重ね合わせと表示はリ
アルタイムを基準として行われることが望ましい。

第１ａ図及び第１ｂ図に、多重ソースからのイメージを
表示するための従来の方法が示されている。第１ａ図は
多重デジタルソース２からの情報の重ね合わせを示して
いる。各デジタルソース２からの出力は良く知られたＲ
ＧＢ　（赤−緑一青）形式でビデオデータを表示する事
が出来る。デジタル−アナログ変換器（ＤＡＣ）４は各
デジタルソース２からＲＧＢ情報を受信し、さらにデジ
タルＲＧＢ情報の各要素をアナログ信号に変換する。

ＤＡＣ４の出力はその後、アナログ混合器６によって受
信され、アナログ混合器６はデジタルソース２中の情報
の重ね合わせ要求に従って多重ＤＡＣ４からの信号を選
択する。第１ｂ図は、ビデオ出力装置に表示されるべき
情報のビットマツプ表現を記憶するフレームバッファ８
を含む第２のシステムを示している。各フレームバッフ
ァ８はホスト処理装置或はビデオカメラのデジタル出力
のようなデータソース（図示せず）とその並列ボート１
０を介して通信し、またこの各フレームバッファ８は、
この分野で良く知られているように、ビデオ表示装置へ
のビットマツプデータの通信のための直列ボート１２を
有している。直列ボート１２は、直列ボー１−１２によ
って表現された各デジタル値に対して多重化機能（また
は論理ＯＲのような、受信された直列デジタルデータに
対する別の操作）を構成するデジタルミキサ１４によっ
て受信される。デジタルミキサ１４の出力は、ビデオ表
示装置への適用のため、第１ａ図に示すように、アナロ
グのＲＧＢ出力を供給するためのＤＡＣ１６に導入され
る。

第１ａ図および第１ｂ図に示す各従来技術における問題
点は１、多重ソースからのデータの同期である。各ソー
スから各ミキサ（第１ａ図のアナログ混合器６および第
１ｂ図のデジタルミキサ１４）に供給されたデータは、
ビデＡ表示装置上の同じ位置に対応していなければなら
ず、そのためにフォアグラウンドソースからのデータは
バックグラウンドソースからのデータと同じ速度で、さ
らに同期して供給される必要がある。このことは、フオ
アグラウンドイメージのビデオ表示位置がバックグラウ
ンドイメージの隠された部分の位置に一致していなけれ
ばならないので、フォアグラウンドソースから到着する
データは制約を受けることになる。従って、バックグラ
ウンドイメージを制御してビデオ表示装置の操作と一致
させるために、フォアグラウンドイメージはバッファさ
れ、遅延される必要がある。

従ってこの発明の目的は、２個のイメージの表示位置を
同期させる必要なく、バックグラウンドイメージ上にフ
ォアグラウンドイメージを重ね合わせるためのシステム
を提供することである。

この発明の他の目的は、例えばビデオカメラのようなリ
アルタイムなソースからのフォアグラウンドイメージの
入力を可能とする上記のようなシステムを提供すること
である。

この発明の更に他の目的は、フォアグラウンドイメージ
をバックグラウンドイメージの選択可能な位置に重ね合
わせることを可能とする、上記のシステムを提供するこ
とである。なおこの選択はフォアグラウンドイメージの
受信および送信に対してトランスペアレント的である。

この発明の他の目的および効果は、以下の説明を図面と
共に参照することによって、この分野の当業者には明ら
かである。

（発明の要約） この発明は、表示可能なイメージを記憶し、記憶された
イメージをビデオ出力装置に通信するための第１のフレ
ームバッファと、この第１のフレームバッファ上に記憶
されたイメージ、Ｅに重ね合わされるフォアグラウンド
イメージを表現するデータを受信するための第２のフレ
ームバッファ、とを有するビデオ表示装置を含む。第２
のフレームバッファはフォアグラウンドイメージデータ
を受信するための直列入力と、データバスに接続された
ランダムアクセス出力とを有し、この第１のフレームバ
ッファのランダムアクセス入力は同様にデータバスに接
続されている。第２のフレームバッファは、第１のフレ
ームバッファの操作からフォアグラウンドイメージを非
同期的に受信し記憶するように作動する。フォアグラウ
ンドイメージが第１のフレームバッファに転送される時
点で、データバス上にダイレクトメモリアクセス（ＤＭ
Ａ）処理が発生する。ＤＭＡ操作中に読み出されるべき
第２フレームバツフアのメモリ位置を記憶するために、
第２のフレームバッファにＤＭＡ操作に先立ってデータ
バスから負荷可能なアドレスラッチが設けられる。デー
タがＤＭＡ操作中に書き込まれるべき第１のフレームバ
ッファのメモリ位置を記憶するために、第１のフレーム
バッファに同様なラッチが設けられる。アドレスの独立
した制御は、第２のフレームバッファが、第１のフレー
ムバッファにおけるビデオ表示位置と同期する事無くイ
メージを受信し、記憶しそして転送することを可能にす
る。追加のインターフェイスが、記憶されているデータ
へのイメージ処理の為に各フレームバッファに設けられ
ている。

このイメージ処理は他のフレームバッファに対して非同
期的に実行されるものである事が望ましい。

（実施例） 第２図は、以下に示すシステムに用いられるフレームバ
ッファ２０のブロック図である。第２図の７レームバツ
フ７２０ｔよ、直列ボート２２と並列ボート２４を有し
ており、各ボートはフレームバッファ２ｏから構成され
るビデオＲＡＭ（ＶＲＡＭ）２６からデータを受信しさ
らに提供する。

ＶＲＡＭ２６は、例えばテキサス・インストルーメンツ
社によってｙＪ造され販売されているＴＳＭ・４４６１
ビデオＲＡＭ、またはテキサス・インストルーメンツ社
に付与された１９８７年１月１３日発行の米国特許箱４
．６３６．９８６号に記載されたＩｎ等からなる４シユ
アルポートランダムアクセスメモリによって６４にビッ
トに構成されている。ＶＲＡＭ２６は４個のランダムア
クセス入／出力端子ＤＱと４個の直列入／出力端子５Ｄ
Ｑ４ｉ：有し、互いに独立しさらに非同期的に生じるラ
ンダムおよび直列アクセスの実行が可能とされている。

上記米国特許箱４．６３６．９８６号に記載されている
ように、各ＶＲＡＭ２６は、直列ボート２２からの直列
出力に対して、データをランダムアクセスアレイにおけ
るメモリデータの選択された行からレジスタへ転送する
ことができ、さらにランダムアクセスアレイの行へ転送
するために、直列ボート２２からレジスタへの直列デー
タを受信する事が出来る。フレームバッファ２０の直列
ボート２２は、３２直並列データ流の形式の３２ビツト
データの通信を行うために、８個のＶＲＡＭ２６から４
個の直列入／出力端子ＳＤＱを構成する。直列の受信或
は送信機能は、ＶＲＡＭ２６をライン５ＣＬＫ上の直列
クロック信号によって制御して行われる。フレームバッ
ファ２０の並列ボート２４は８個のＶＲＡＭ２６から４
個のランダムアクセス端子ＤＱを構成し、ＶＲＡＭ２６
の各ランダムアクセスに対する３２ビツトデータの並列
通信を提供する。アドレスバス２８はフレームバッファ
２Ｑの全８個のＶＲＡＭ２６にアドレス信号を送り、さ
らに制御バス３０はフレームバッファ２ｏにおける全８
個のＶＲＡＭ２６に必要なりロックおよび制御信号（例
えばＲＡＳ　　、ＣＡＳ−１ＷＥ　　、ＴＲ。

等）を送る。

フレームバッファ２ｏは標準的なく即ち、単一のランダ
ムアクセスボートの）ランダムアクセスメ［りから構成
され、このメモリはフレームバッファ機能を達成するた
めに、外部の独立したシフトレジスタへ出力を供給しか
つ入力を受信することに注目するべきである。しかしな
がら、ジュアルーボートビデオＲＡＭの動作はこの発明
に基づいて構成されたシステムに使用することに適して
いる。更に、ＴＭＳ・４１６１　（１シユアルポートメ
モリによる６４Ｋ）またはテキサスインストルーメンツ
社に与えられた１９８７年１月２７日発行の米国特許用
４，６３９，８９０号に記載された装置等の別の型のビ
デオＲＡＭをフレームバッファ２０として用いる事も出
来る。更に、Ｖ　ＲＡ　Ｍ　２６の異なった配置（例え
ばこの技術分野で周知のように、各バンクが直列クロッ
クラインＳ　ＣＬ　Ｋと制御バス３０上で解読されたク
ロック信号によって選択可能とされた、Ｖ　ＲＡ　Ｍ　
２６の多重バンク等）もまた、記憶されるべきビットマ
ツプ表示のサイズによって、フレームバッファ２０を構
成しうろことに注目すべきである。

第３図には、この発明に基づいて構成されたビデオシス
テムが示されている。ホストインターフェイス３２は、
例えばパーソナルコンピュータのようなホストコンピュ
ータとビデオシステム間の通信を行うための論理回路を
有している。バス３４は、このようなパーソナルコンピ
ュータが接続されうるデータ、アドレスおよび制御バス
である。

ホストインターフェイス３２はバス３４からデータバス
３６、アドレスバス３８及び制御バス４゜への通信を制
御する。主フレームバッファ２０□の並列ボート２４Ｉ
Ｉｌはデータバス３６に接続され、データを受信しかつ
送信する。データバス３６はさらに行ラッチ４２　と列
ラッチ４４ＩＩｌに接続され、後述するように、メモリ
転送のスタートアドレスを通信する。アドレスバス３８
は３準位バッファ４６　と接続されている。行ラッチ４
２ＩＩｌと、列ラッチ４４　および３準位バッファ４６
ＩＩｌの出力は一体に接続され、ビデオシステム制御Ｉ
装置４８ｍのアドレス入力と通信している。ビデオシス
テム制御装ｆｉ！ｉ　（ＶＳＣ）４８１Ｉｌはフレーム
バッファ２０Ｉ１１の動作を制御するための集積回路で
あって、例えばテキサスインストルーメンツ社によって
製造され販売されているＴＭＳ・３４０６１等の型のも
のである。ＶＳＯ４８１ｎは、アドレスバス２８ＩＩＩ
を介してアドレス信号を送信しまた制御バス３０　を介
して制御信号を送信することににって、フレームバッフ
ァ２０□の動作を制御する為のものである。ＴＭＳ・３
４０６１に関して周知のように、ＶＳＯ４８１，ｌｌは
例えば、それによって駆動されるビデオ表示装置のリフ
レッシュをホストコンピュータの仲介によって行う必要
が無い範囲でフレームバッファ２０１Ｉｌを制御する事
が出来る。制御論理回路５０ＩＩｌはポストインターフ
ェイス３２からの制御バス４０に接続されており、制御
バス４０上の信号に基づいて、行ラッチ４２　、列ラッ
ト４４．３準位ラッチ４６Ｊ′３ｍ　　　　　　　　　
　　　　　　　ｍ　　　　　　　　　　　　　　　　　
　　　ｍよびＶＳＯ４８１の動作を制御する。制御論理
回路５０．は、ビデオ表示装置を制御するための周知の
方法で、応用事例に応じて、プログラム可能な論理アレ
イまたはマイクロコンピュータから構成されうる。制御
論理回路５ｏＩｌｌから、表示システムのフレームバッ
ファ２０ＩＩｌに関する側の他の各構成部材への制御ラ
インは、単純化のためにここには記載されていない。

フレームバッファ２０　の直列ボート２２Ｉｌｌは、フ
レームバッファ２０中に含まれるＶＲＡＭ２６の出力を
ラッチ／ＤＡＣ回路５２に伝える。ラッチ／ＤＡＣ回路
５２はこの技術分野で良く知られているように、３２ビ
ツトの直列データを表示装置５４を駆動するためにＲＧ
Ｂ信号に編成するための論理回路である。ラッチ／ＤＡ
Ｃ回路５２は、表示装置５４に必要な、ライン５ＣＬＫ
上にフレームバッファ２０ＩＩｌからの直列データ出力
を制御するための直列クロック信号を供給する。従って
、ＶＳＯ４８は、３準位ラッチ４６□を介してア■ ドレスバス３８により得られたアドレスと共に制御回路
５ｏＩｌｌに制御されながら、ホストインターフェイス
３２を通１ノでホストコンピュータからデータを受（ｒ
−ｉ　する事が出来、さらに、フレームバッファ２０　
と結果的には表示装置５４とへのこのデータの出き込み
を制御する。−旦フレームバツファ２０１が表示される
べきイメージのビットマツプ表現を記憶すると、ＶＳＯ
４８□は表示装置５４上のイメージのりフレシュを制御
し、ざらにホストインターフェイス３２から伝えられた
表示イメージを更新する。

この発明に基づくビデオシステムにおいて、補助的なフ
レームバッファ２０ａが、ビデオカメラのようなビデオ
ソース５６からのデジタルイメージ情報を受信するため
に設けられている。ビデオソース５６はデータをＮＴＳ
Ｃ／ＲＧＢ解読および書式化装置（〕〕Ａ−マツタ５８
に送信する。

ＮＴＳＣ／ＲＧＢ解読および書式化装置５８は、データ
をビデオソース５６による古式（フォーマット）（例え
ばＮＴＳＧ標準に従ったデータ）から、フレームバッフ
ァ２０８によって受信し記憶する事が可能な書式を有す
るＲＧＢデータの３２直列データ流に、直列ボート２２
を通して変換するための論理回路から成っている。ＮＴ
ＳＣ／ＲＧＢ論理回路５８はさらに、ライン５ＣＬＫ上
に直列クロック信号を発生し、フレームバッファ２０　
中のＶＲＡＭ２６への直列データの記憶を制御する。フ
レームバッファ２０Ｉｌｌの場合と同様に、フレームバ
ッファ２０ａはＶＳＯ４８３、行アドレスラッチ４２３
、列アドレスラッチ４４ａ１３準位バッファ４６．およ
び制御論理回路５０゜と関係している。３単位バッファ
４６８は、アドレスバス３８を介してホストインターフ
ェイス３２からアドレス信号を受信し、一方行および列
アドレスラッチ４２　および４４．はそれぞれデータバ
ス３６から提供される値を記憶する。

制御論理回路５０　は、制御２１１論理回路５０．の場
合と同様にして、ホストインターフェイス３２からの制
御バス４０に応答して、ＶＳＯ４８，、行アドレスラッ
チ４２　、列アドレスラッチ４４　および３準位バッフ
ァ４６　の動作を制御ａ する。さらに、制御論理回路５０８は制御論理回路５ｏ
ＩＩＩと゛握手″の方法で通信し、後）ホするようにフ
レームバッファ２０．からフレームバッファ２０．への
データの転送を実行する。ラインＸ　Ｆ　Ｒは、フレー
ムバッファ２０．からフレームバッファ２０　へのデー
タの転送を要求するために、制御論理回路５ｏ　から制
御論理回路５０ａへ信号を送り、さらにラインＡＣＫは
制御−狸回路５０　から制御論理回路５ｏ、へ信号を送
り、このような転送を開始する準備が出来ていることを
示す。制御論理回路５０Ｉｌｌと同様に、制御２１１論
理回路５０．は論理アレイであっても良いがしかし、独
立操作の観点から制御論理回路５０ａは、フレームバッ
ファ２０　からフレームバッファ２０□へのデータ転送
を実行する仕事の相当部分がこの装置によって容易に実
施しうるので、例えばデキサスインス１−ルーメンツ社
で製造され販売されているＴＭＳ・７０４２のようなマ
イクロコンピュータであるべきである。制御論理回路５
０．のデータ端子はアドレスバス５１を介して行アドレ
スラッチ４２　および列アドレスバスヂ４４ａに１ａ続
されても良く、それによって制御論理回路５０ａは重ね
合わすべきイメージのアドレス着けを１１表示装置に接
続されたシステム部分の干渉を受ける事無く、実行し制
御する事が出来る。

第３図のシステムは更に、重ね合わせイメージをフレー
ムバッファ２ｏ　からフレームバッファ２０、に転送す
るためのＤＭＡ操作の実行に必要なタイミング回路を含
んでいる。転送りロック６０は、制御論理回路５０ＩＩ
ｌからの制御信号に応答してＡＬＥ信号をＶＳＯ４８に
発生し、行アドレスラッチ４２と列アドレスラッチ４４
の値を増加させるように働く。転送りロック６ｏは、非
転送モードにおいてＡＬＥ信号を発生するような回路に
よって構成され、あるいはこのクロックは、他の操作中
におけるＶＳＯ４８の操作のタイミングを制御するため
の関連した制御論理回路５ｏと共に、転送サイクル中Ａ
ＬＥ信号をＶＳＯ４８に発生するためだけに用いられる
冗長クロックでもよい。ＴＭＳ・３４０６１の操作技術
に関して良く知られているように、ＡＬＥ信号は■ＳＣ
にアドレスと機能選択ピンの内容をラッチさせ、さらに
それによって指定される操作サイクルを実施する。

以下の記載から明らかなように、イメージデータのフレ
ームバッファ２０８からフレームバッファ２０゜への転
送において２個のｖｓｃの動作は実質的に同期している
。

ソース５６からフレームバッファ２０　を介してフレー
ムバッファ２０　１および表示Ｓ置５４ヘデータを転送
し、フレームバッファ２ｏｌＩｌに記憶されたイメージ
にフレームバッファ２０　に記憶されたイメージを重ね
合わせる場合について、第３図のシステムの動作を、次
に説明する。上述したように、ソース５６はデータをＮ
ＴＳＣ／ＲＧＢ解読／内式化装置５８を介してフレーム
バッファ２０．におけるＶ　ＲＡ　Ｍ　２６中の３２直
列レジスタ中に送信する。■５０４８ａは、転送された
内容が転送される行アドレスと同様に、フレームバッフ
ァ２０８のＶＲＡＭ２６中のレジスタからメモリへの転
送を実施するに必要な制御信号を提供する。この行アド
レスは、３単位ラッチ４６ａを介してアドレスバス３８
によって提供され、フレームバッファ２０ａへの適用お
よびＶＳＯ４８８によって実施される種々の操作による
更新の為に、ＶＳＯ４８，中に位置するレジスタの１個
に記憶される。ソース５６からの入力データの受信と記
憶のための操作は、表示袋＠５４によって表示されたイ
メージのリフレッシュと更新にあたって、ＶＳＯ４８の
制御下でフレームバッファ２０゜の操作と独立してまた
非同期で実施される。

フレームバッファ２０ａからフレームバッファ２０□へ
の転送に先立って、転送が開始されるフレームバッファ
２０８中のアドレスは、制ｔ１１論理回路５０８による
制御下でデータバス３６から行アドレスラッチ４２．と
列アドレスラッチ４４ａにロードされる。このロードさ
れるべき行および列アドレスの値は、ホストインターフ
ェイス３２から、またはバス５１を介して制御論理回路
５ｏ　それ自身（ＴＭ８７０４２等のマイクロコンピュ
ータが制御論理回路５０．として用いられた場合）から
のデータによって提供される。３準位バッファ４６８は
、制御論理回路５０．によって３単位状態に設定され、
それによってアドレスバス３８は、行および列アドレス
ラッチ４２８および４４ａによるＶＳＯ４８，へのスタ
ートアドレスの適用を妨害することはない。

同様に、行および列アドレスラッチ４２．および４４ｍ
には、重ね合わせイメージをフレームバッファ中に記憶
させるための開始アドレスがロードされる。フレームバ
ッファ２０に対して別個のアドレスラッチ４２および４
４を用意することによって、独立に特定された目的地お
よびソースアドレス値と共に１、データがダイレクトメ
モリアクセス操作のラインにそって転送されるようにな
る。

従って、第１ａ図および第１ｂ図に示した先行技術シス
テムとは異なって、フレームバッファ２０ａからフレー
ムバッファ２０ｉ、ｌへのデータの転送のために、フレ
ームバッファ２０．におけるソース位置をフレームバッ
ファ２０Ｉｌｌの特定の位置に同期させる必要はない。

その代わり、この技術分野で周知のように、ＤＭＡ転送
は、フレームバッファ２０８のランダムに選択された位
置からフレームバッファ２０ＩＩｌのランダムに選択さ
れた位置へ移すことによって実施される。

行および列アドレスラッチ４２および４４のそれぞれに
一旦、望ましいソース（フレームバッファ２０．）と目
的地（フレームバッファ２０ＩＩｌ）の値がロードされ
ると、転送が開始される。この転送は、制御論理回路５
０ＩＩｌによってラインＸＦＲ上に制御論理回路５０８
への信号を与えることによって始められる。この信号は
、制御論理回路５０ＩＩｌが第３図のシステムの表示装
置側で所望の操作が停止したことを検出した時点で、発
生する。制御論理回路５０　は、転送を実行する用意が
出来た時点で信号をラインＡＧＫ上に与える。

この転送は勿論、第３図のシステムに実施される他の操
作に対して優先権を有し、またはそれらを従属させる。

ラインＡＣＫ上の信号を受信することによって、制御論
理回路５０　は転送りロック６０を活性化し、対応する
Ｖ６Ｏ１３，および４８８を介して各フレームバッファ
２ｏイとフレームバッファ２０ａのアクセスを開始する
。

ＤＭＡ操作はフレームバッファ２０８における位置の読
み取りおよびフレームバッファ２ｏ　中の位置への（フ
レームバッファ２０　がらのデーりの）書き込み操作を
経て発生する。従って、Ｖ５Ｏ４８８は、行アドレスラ
ッチ４２ａと列アドレスラッチ４４．にょって提供され
る値に基づいて、アドレス（必要なり０ツク信号と読み
出し信号にしたがって）をフレームバッファ２ｏ　に提
供する。Ｖ６Ｏ１３は、必要なりロックにしたがって行
アドレスラッチ４２　と列アドレスラッチ４４１の内容
に対応するアドレスをフレームバッファ２０．へ提供し
ている。フレームバッファ２０ａは、アドレス値に応答
して、データバス３６（３２ビット幅〉上にアドレスさ
れた位置の内容を提供し、その後、フレームバッファ２
０゜はデータバス３６上の値を受信し、そしてこれをＶ
ＳＣ４８□によって特定されるアドレス中に書き込む。

フレームバッファ２ｏＩ１１に送られたｍき込み信号は
、フレームバッファ２０．の想定されるアクセス時間後
、短時間遅延されることが望ましい。この遅延によって
、フレームバッファ２０８から読み出されるデータは、
書き込み命令信号の挿入に先立ってデータバス３６上で
安定し、過った書き込み命令の発生を最少にする。この
ような遅延は、Ｖ６Ｏ１３，によって既知の方法で制御
される。

フレームバッファ２０ａからフレームバッファ２０ＩＩ
ｌへのＤＭＡ転送のバンド幅は、フレームバッファ２０
　と２０ＩＩｌをアクセスするために、既知のベージモ
ードサイクルによって広げられる。

ベージモードサイクルはフレームバッファ２０中のＶＲ
ＡＭ２６にお１）る行の再選択を行うことなく、列アド
レスサイクルを整数倍することを可能にする。このよう
なベージモード操作のサイクル時間は、従って、ＴＭＳ
・４４６１装置に対して、全サイクルで２３０ｎｓｅｃ
からベージモードサイクル−２０ｎｓｅｃに短縮される
。ビットマツプ形式で記憶されたイメージデータは連続
する行の連続する列から構成されているため、ページモ
ードサイクルは一般に転送の速度を増加させるために用
いられる。

各サイクルにおいて、転送りロック６０は行および列ア
ドレスラッチ４２および４４の内容を増加させ、それに
よって次のサイクルは後続のアドレスを右するようにな
る。勿論、らしベージモードサイクルが用いられると、
行アドレスラッチ４２を増加さけることなく（行アクセ
スの完了の場合を除いて）列アドレスラッチ４４を増加
させるためにシステム中に論理回路が含まれる必要があ
る。このような論理回路は、ダイナミックＲＡＭのベー
ジモード特性を用いたいかなるＤＭＡ操作に対しても要
求されるものであるため、当業者にとって簡単に構成す
る事が出来る。

所望の数の転送サイクルが完了すると、制御Ｉｌ論理回
路５０．はこの転送のためのこれ以上のサイタルが実行
されないように、転送りロック６０を送出する。制御論
理回路５０　は制御論理回路５０、を制御するためにラ
インＸＦＲ上の信号を不活性化し、制御論理回路５０．
はそれに応答してラインＡＣＫ上の信号を不活性化させ
る。このシステムは、次に、上述したように各ＶＳＣ４
８が関係するフレームバッファ２ｏを制御して、通常の
動作モードに戻る。

一旦、ＤＭＡ操作が完了すると、バッファメモリ２０ａ
からのイメージデータはフレームメモリ２ｏＩＩｌの既
知の位置に記憶される。一般に、このデータの記憶位置
は、フレームメモリ２ｏＩＩｌ中の、主イメージのビッ
トマツプ領域中に含まれない位置にある。しかしながら
この技術分野で良く知られているように、ＶＳＣ４８□
はフレームバッファ２０　中で表示装置における望まし
い位置に表示するためにイメージの重ね合わせ位置を選
択する事が出来る。ビットマツプ領域以外に重ね合わせ
データを記憶させることによって、フレームメモリ２０
　が後に表示のために重ね合わされるべき（重ね合わせ
が希望された場合）第１のイメージにおけるデータを保
持することを可能とする。

この方法において、重ね合わせイメージが肋かされた時
点で元のデータを再出現させることによって、重ね合ね
−ｊイメージは表示装置５４を横切って′パニング′さ
れる。この技術分野で良く知られているように、重ね合
わせデータはウィンドウ中に現れ、ホストシステムのユ
ーヂによって相Ｈに影青し会う方法で選択される。

第３図のシステムの更に別の変更も実行しつる。

例えば、ホストインターフェイス３２と同じ様にして、
フレームバッファ２０ａに対して別のポストインターフ
ェイスを提供することも可能である。

これによって、ソース５６から受信したイメージの処理
は、ＶＳＣ４８およびホストインターフェイス３２と協
力してフレームバッファ２０　の操作とは独立して行う
事が出来る。さらに、多重補助フレームバッファ２０８
を設け、制御論理回路５ｏＩＩｌによってこの補助フレ
ームバッファ２０゜を解読しＤＭＡ操作によって重ね合
わＶデータを提供する。

上記の記載によれば、ビデオカメラ等の外部ソース５６
からのビデオイメージデータを表示データのビットマツ
プ表現上へ重ね合わせることは、補助フレームバッファ
２ｏ８の直りＪボート２２を用いてソース５６からの直
列データを受信し、このような補助フレームバッファ２
０．中に含まれる直列レジスタからのデータをランダム
アクセスが可能なアレイ中に転送し、さらにその後表示
装置５４への通信のために主フレームバッファ２ｏｌＩ
ｌ中に重ね合わせイメージデータを位置させるためのｌ
）ＭＡ操作を実行することによって、遂行される。補助
フレームバッファ２０８と主フレームバッファ２０　に
おけるメモリアドレスの個別の指定は互いに関連する表
示位置間の同期を必要としない方法でデータの重ね合わ
せを可能とする。

この発明は一実施例を参照して説明されているが、これ
は単なる一例であって、限定的な意味に解釈するべきも
のでないことを理解する必要がある。ざらに、実施例の
詳細部分における数値の変更およびこの発明の他の実施
例は、この記載を参照することによって当業者には自明
であり、また実施することが出来ることを理解すべきで
ある。

さらに、当業者がこの実施例と同様の結果を得るために
、ここに記載されている構成部品に対し現在のまたは将
来の等価の構成部品に匠き換えることは容易であること
を理解する必要がある。このような変更、胃さ換えおよ
び他の実施例は特許請求の範囲に示したこの発明の精神
および範囲に含まれる。

以上の説明に関してさらに以下の項を開示する。

（１）　　第１の表示可能なイメージ上に第２のイメー
ジを重ね合わせるための方法であって、第１のアドレス
可能なバッファメモリに上記第１のイメージのビットマ
ツプ表現を記憶させる過程と； 上記第２のイメージに相当するデジタルデータを受信す
る過程と； 第２のアドレス可能なバッファメモリに上記第２のイメ
ージのビットマツプ表現を記憶させる過程と： 上記第２の、イメージを記憶］ノでいる上記第２のアド
レス可能なバッファメモリにおける位置に対応してソー
ス位置を選択する過程°と；第２のイメージが記憶さる
べき上記第１のアドレス可能なバッファメモリにおける
位置に対応して目的位置を選択する過程と； 上記第２のアドレス可能なバッファメモリ中のソース位
置における上記第２のメモリを読み出す過程と；さらに 上記読み出し過程の結果を上記第１のアドレス可能なバ
ッファメモリ中の目的位置に書き込む過程； とからなる、表示可能な情報を重ね合わせるための方法
。

（２）　　上記第２のイメージに対応する上記デジタル
データは直列レジスタ中に直列に受信され、さらに上記
記憶過程は上記直列レジスタの内容を上記第２のアドレ
ス可能なバッファメモリ中のランダムアクセスアレイ中
に転送する過程からなるものである、第１項に記載の方
法。

（３）　　上記第２のアドレス可能なバッファメモリは
、上記レジスタと上記ランダムアクセスアレイを含むシ
ュアルボートランダムアクセスメモリのバンクである、
第２項に記載の方法。

（４）　　上記冬用１および第２のアドレス可能なバッ
ファメモリは、それぞれが直列ボートと並列ボートを有
するジュアルポートランダムアクセスメ七りのバンクで
ある第１項に記載の方法。

（５）　　上記第１および第２のアドレス可能なバッフ
ァメモリはデータバスを介して互いに接続され；さらに
上記読み出しおよび占き込み過程は同じメモリサイクル
中に起こるものである、第４項に記載の方法。

（６）　　上記読み出し過程は、読み出し信号と協力し
て上記ソース位置に対応するアドレス信号を上記第２の
アドレス可能なバッファメモリに提供する過程から構成
されるものである、第５項に記載の方法。

（７）　　上記読み込み過程は、書き込み信号と協力し
て上記目的位置に対応するアドレス信号を上記第１のア
ドレス可能なバッファメモリに提供づる過程からなるも
のである、第５項に記載の方法。

（８）　　ビジュアルな表示を提供するための表示手段
と； 上記表示手段によって表示されるべき主イメージを表現
するデータを記憶するための、上記表示手段に接続され
た第１のフレームバッファと二重ね合わせイメージに対
応するデータを供給するためのデータソースと； 上記データソースによって提供されるデータを記憶する
ための、上記データソースに接続された第２のフレーム
バッファと； 上記第１のフレームバッファに接続され、これにアドレ
スおよび制御信号を提供するための第１のアドレス手段
と； 上記第２のフレームバッファに接続され、これにアドレ
スおよび制御信号を提供するための第２のアドレス手段
と；および 上譜己第１および第２のフレームバッファ間に接続され
、この間でデータ通信を行い、それによって上記重ね合
わせイメージを含むＥ記憶２のフレームバッファの内容
を上記第１のフレームバッファに通信しそこに書き込む
ものである、データバスと： からなる表示システム。

（９）　　さらに、上記第１のアドレス手段に接続され
、手ね合わせイメージが記憶されるべき上記第１のフレ
ームバッファにおける位置に対応するアドレス値を記憶
するための目的地アドレスレジスフと；および 上記第２のアドレス手段に結合され、上記重ね合わせイ
メージを含む上記第２のフレームバッファの位置に対応
するアドレス値を記憶するためのソースアドレスレジス
タとを有するものである第８項に記載のシステム。

（１０）さらに、上記データバスに接続され、上記デー
タバスからまたはデータバスへのデータを上記システム
の外部ホストコンピュータに通信するためのホストイン
ターフェイスを含むものである第９項に記載のシステム
。

（１１）上記ポストインターフェイスはアドレス情報を
提供するために上記第１のアドレス手段と接続されてい
るものである、第１０項に記載のシステム。

（１２）上記第２のフレームバッファは複数のシュアル
ポートランダムアクセスメモリのバンクがらなり、この
各シュアルポートランダムアクセスメモリはそれぞれ： 直列入力データを受信するために上記データソースに接
続された直列人力と； 上記直列入力に接続され、この直列入力によって受信さ
れた多数のデータビットを記憶するための直列レジスタ
と； ランダムにアドレス可能なメモリセルのアレイと； 上記第２のアドレス手段に接続され、上記第２のアドレ
ス手段によって適用されたアドレスに応答して上記アレ
イ中のメモリセルを選択するための選択手段と； 上記選択手段によって選択されたメモリセルの内容を提
供するためのランダムアクセスポートと：さらに、 上記直列レジスタと上記アレイ間に接続され、上記アレ
イ中に上記直列レジスタの内容を転送するための転送手
段、 とからなるものである、第８項に記載のシステム。

（１３）上記第１のフレームバッファは複数のシュアル
ボ−Ｉ−ランダムアクセスメモリのバンクがらなり、こ
の各シュアルポートランダムアクセスメモリはそれぞれ
： 上記表示手段に接続され、直列出力データを提供するた
めの直列出力と； 上記直列出力に接続され、上記直列出力によって提供さ
れるべき多数のデータビットを記憶するための直列レジ
スタと： ランダムにアドレス可能なメモリセルのアレイと： 上記第１のアドレス手段に接続され、上記第１のアドレ
ス手段によって適用されるアドレスに応答して上記アレ
イ中のメモリセルを選択するための選択手段と； 上記選択手段によって選択されたメモリセル中に記憶さ
れるべきデータを受信するためのランダムアクセスポー
トと；さらに 上記直列レジスタと上記アレイ間に接続され、上記アレ
イにおける多数のメモリセルの内容を上記直列レジスタ
中に転送するための転送手段と、からなるものである第
１２項に記載のシステム。

（１４）上記データソースはビデオカメラからなるしの
である第８項に記載のシステム。

（１５）主イメージを第２のイメージに重ね合わせるた
めの方法であって： 上記第２のイメージに対応する直列データをシュアルポ
ートランダムアクセスメモリの補助バンクによって受信
する過程と： 上記受信された直列データを上記シュアルポートランダ
ムアクセスメモリの補助バンクのランダムアクセスアレ
イに転送する過程と：さらに上記シュアルポートランダ
ムアクセスメモリの補助バンク中に記憶される上記第２
のイメージをシュアルポートランダムアクセスメモリの
主バンク中に転送するために、ダイレクトメモリアクセ
ス操作を実行する過程と； からなる表示可能な情報を重ね合わせるための方法。

（１Ｇ）さらに、記憶された上記第２のイメージの一部
分を、シュアルポートランダムアクセスメモリの主バン
クのランダムアクセスアレイからシュフルポートランダ
ムアクセスメモリの上記主バンクの直列レジスタ中へ転
送する過程と；および上記シュアルポートランダムアク
セスメモリの上記主バンクの上記直列レジスタの内容を
ビデオ表示装置に直列に提供する過程；とを含む第１５
項に記載の方法。

（１７）ダイレクトメモリアクセス操作を実行するため
の過程は： 読み出し信号と共にシュアルポートランダムアクセスメ
モリの上記補助バンクにンースアドレスを提供する過程
と；および 書き込み信号と共にシュアルポートランダムアクヒスメ
モリの上記主バンクに目的地アドレス信号を提供する過
程；とからなり、 シュアルポートランダムアクセスメモリの主および補助
バンクの並列ボートはデータバスを介して一体に接続さ
れているものである、第１５項に記載の方法。

（１８）ソースアドレス信号を提供する過程と目的地ア
ドレス信号を提供する過程は同じメモリサイクル中に起
こるものである、第１７項に記載の方法。

（１９）ソースアドレス信号を提供する過程と目的地ア
ドレス信号を提供する過程はシュアルポートランダムア
クセスメモリのバンクのベージモードを用いて実行され
るものである、第１７項に記載の方法。

（２０）　　ビデオカメラのようなソース５６からデジ
タルデータを受信し、さらにその後受信したデータを主
フレームバッファ２０Ｉｌｌに転送してビデオ表示装置
上に表示することが可能であり、ソースからのデータは
主フレームバッファ２ＯＩＩｌ中に記憶された主イメー
ジに重ね合わせる事が出来る、ビデオシステムを開示し
ている。シュアルポートＲＡＭのバンクからなる補助フ
レームバッファ２ｏａはその直列ボート２２８を介して
重ね合わせイメージのデータを受信し、このデータをラ
ンダムアクセス可能なアレイ中に転送する。ダイレクト
メ［リアクセス（ＤＭＡ）操作は、補助フレームバッフ
ァ２０８および主フレームバッファ２０ＩＩｌ中のソー
スおよび目的地位置がそれぞれ独立して選択可能である
ようにして、補助フレームバッファ２ｏａから主フレー
ムバッファ２０□への転送を実行する。ＤＭＡ操作の実
行は、主フレームバッファ２０．へのページモード占ぎ
込みと補助フレームバッファ２０．のページモード読み
出しを同時に行うことによって、強化される。

【図面の簡単な説明】

第１ａ図および第１ｂ図は従来技術にお（）る重ね合わ
せを行うビデオ表示システムの電気ブロック図、第２図
はこの発明に含まれるフレームバッファの電気ブロック
図、および第３図はこの発明に基づくビデオ表示システ
ムの電気ブロック図である。 ２０．２０．：フレームバッファ ３６：データバス ４８　．４８　　：ビデオシステム制御装置ａ

Claims (2)

【特許請求の範囲】
1. （１）第１の表示可能なイメージ上に第２のイメージを
   重ね合わせるための方法であつて、 第１のアドレス可能なバッファメモリに上記第１のイメ
   ージのビットマップ表現を記憶させる過程と； 上記第２のイメージに相当するデジタルデータを受信す
   る過程と； 第２のアドレス可能なバッファメモリに上記第２のイメ
   ージのビットマップ表現を記憶させる過程と； 上記第２のイメージを記憶している上記第２のアドレス
   可能なバッファメモリにおける位置に対応してソース位
   置を選択する過程と； 第２のイメージを記憶されるべき上記第１のアドレス可
   能なバッファメモリにおける位置に対応して目的位置を
   選択する過程と； 上記第２のアドレス可能なバッファメモリ中のソース位
   置における上記第２のメモリを読み出す過程と；さらに 上記読み出し過程の結果を上記第１のアドレス可能なバ
   ッファメモリ中の目的位置に書き込む過程； とからなる、表示可能な情報を重ね合わせるための方法
   。
2. （２）ビジュアルな表示を提供するための表示手段と； 上記表示手段によつて表示されるべき主イメージを表現
   するデータを記憶するための、上記表示手段に接続され
   た第１のフレームバッファと；重ね合わせイメージに対
   応するデータを供給するためのデータソースと； 上記データソースによつて提供されるデータを記憶する
   ための、上記データソースに接続された第２のフレーム
   バッファと； 上記第１のフレームバッファに接続され、これにアドレ
   スおよび制御信号を供給するための第１のアドレス手段
   と； 上記第２のフレームバッファに接続され、これにアドレ
   スおよび制御信号を提供するための第２のアドレス手段
   と；および 上記第１および第２のフレームバッファ間に接続され、
   この間でデータ通信を行い、それによつて上記重ね合わ
   せイメージを含む上記第２のフレームバッファの内容を
   上記第１のフレームバッファに通信しそこに書き込むも
   のである、データバス； とからなる表示システム。