JPH0664452B2 - デイジタル表示システム - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はデイジタル表示システムに係り、更に詳しく
は、ラスター走査式表示装置を用いたデイジタル表示シ
ステムに関する。

B.従来技術 コンピユータ・システムに利用されるデイジタル表示シ
ステムについてはよく知られている。ラスター走査式表
示装置を用いた多くのグラフイツク・システムでは、全
点アドレス指定可能システム即ちビツト・プレーン・シ
ステムが採用されている。このシステムでは、データは
リフレツシユ・メモリに置かれ、表示装置の画面上の連
続する画素に対応するようにリフレツシユ・メモリから
連続する画素データの組が読み出される。このようなシ
ステムに関する初期の文献の１つには、Peter B.Denes
の「カラー表示におけるコンピユータ・グラフイツク
（Computer Graphics in Color）」ベル研究所記
録、1976年、139から146頁、が挙げられる。今日の多く
のマイクロ・コンピユータ・システムでは図形表示を行
うために全点アドレス指定システムが採用されている。
その例には、インターナシヨナル・ビジネス・マシーン
社製のパーソナル・コンピユータが挙げられ、このパー
ソナル・コンピユータにはカラー・グラフイツク・アダ
プタ・カードや拡張グラフイツク・アダプタ・カードが
用いられている。既知の多くのシステムでは、異なる表
示方式、例えば、１フレーム当りの画素数の相違、ライ
ン数の相違、あるいは、１画素当りのカラー数の相違等
に対応するように切換可能である。

C.解決しようとする問題点 しかしながら、従来のシステムには、第１モードではデ
ータがリフレツシユ・メモリからある周波数で読み出さ
れるとともに同じ周波数で表示装置へと転送され、第２
モードではデータがリフレツシユ・メモリから前記周波
数で読み出されるが、表示装置へのデータの転送は、前
記周波数ではなく前記周波数が等分された周波数、例え
ば半分に等分された周波数にて行なわれるような、前記
第１モード及び第２モード間で切換可能なシステムはな
かつた。

D.問題点を解決するための手段 本発明によるデイジタル表示システムは、画素の表示内
容を決定するデイジタル・データを記憶するリフレツシ
ユ・メモリと、リフレツシユ・メモリから読み出された
データを表示装置用の画素信号の組に変換するための手
段と、を備えている。また、本発明によるデイジタル表
示システムは、第１モード及び第２モード間の切換えの
ための手段を備えている。第１モードでは、第１の周波
数において、データがリフレツシユ・メモリから読み出
され、補正（変換）され、表示装置に適用できる形にさ
れる。第２モードでは、前記第１の周波数において、デ
ータはリフレツシユ・メモリから読み出されて初めは第
１の周波数において変換されるが、最終的には第１の周
波数を等分した周波数（例えば半分の周波数）において
変換されて表示装置に適した形にされる。第２モードで
は、リフレツシユ・メモリから読み出された連続するデ
ータの組は組み合わされても表示装置ドライブ信号を形
成する。

E.実施例 第１図には本発明によるデイジタル表示システムの一実
施例が示されている。本システムはCPU（図示せず）に
接続された入力線と陰極線管表示装置（図示せず）に接
続された出力線とを備えている。本システムは、表示す
べき信号の異なるカラー成分を表示するデータを各々が
記憶するための４つのプレーンから成るリフレツシユ・
メモリを備えている。例えば、プレーンM0（10）は赤成
分を、プレーンM1（11）は緑成分を、プレーンM2（12）
は青成分を、プレーンM3（13）は強度成分を記憶する。
データはリフレツシユ・メモリ内に全点アドレス指定可
能（APA:A11 Point Addressable）に記憶される。こ
のような構成では、データのバイトは陰極線管（CRT）
表示装置上の画素の位置に対応するプレーン内の記憶位
置に配置される。例えば、CRT走査の初めにおいて、リ
フレツシユ・メモリの各プレーンの互いに同一の記憶場
所から選択された４つのバイト（１つのプレーンからは
１バイトが読み出される）が同時に読み出される。これ
らの４バイトは、通常、表示装置上の最初の８画素のカ
ラー及び／または強度を決定するために用いられる。続
いて、初めに読み出したアドレスの直ぐ後のアドレスに
記憶されているバイトが読み出され、このバイトは表示
装置上の前記最初の８画素の隣りの８画素のカラー及び
／または強度を決定するために用いられる。このような
処理が、全ての画素の表示内容が決定されるまで継続す
る。表示装置の構成及びリフレツシユ・メモリの容量に
よつて、１表示フレーム用のデータがリフレツシユ・メ
モリの全容量を満たしてしまう場合もあれば、リフレツ
シユ・メモリのアドレス指定可能な全記憶場所の一部し
か満たさない場合もある。前者の場合は、１表示フレー
ム用の最初のアドレスは、リフレツシユ・メモリの各プ
レーンの最初のアドレスに決つている。後者の場合、１
表示フレーム用の最初のアドレスは、リフレツシユ・メ
モリ内の選択されたアドレスである。１つのフレームか
ら次のフレームに移るときに、この最初のアドレスを変
更することにより、パニング及びアニメイシヨン機能が
実行される。リフレツシユ・メモリの後続のアドレス
は、CRTコントローラ（CRTC）システム14により発生さ
れ、20ビツトのアドレスライン15を介してリフレツシユ
・メモリに印加される。CRTCシステム14は、例えばモト
ローラ社のMC6845であり、クロツク線及び制御線を含む
図示しない線上に現われるCPUからの入力信号によつて
既知の方法により制御される。簡単化のために、リフレ
ツシユ・メモリとCPUとの接続線は描かれていない。こ
れらの接続線はデータバス及びアドレスバスを含み、こ
のアドレスバスはマルチプレクサ（図示せず）を介して
図中のアドレスバス15に接続されていてもよい。このよ
うな接続を介してCPUはリフレツシユ・メモリにアクセ
スして表示されるべきデータを新たに挿入したり更新し
たりする。

本発明はリフレツシユ・メモリ中のデータの利用方法に
工夫を施しており、異なる表示分解能信号を発生する。
異なる表示分解能信号の各々は１表示フレーム中の画素
数及び各画素に関する適用可能なカラー表示の数に対応
する。例えば、３つの切換え可能な分解能について述べ
ると、第１及び第２は640×200の画素で１画素当り16あ
るいは64のカラー表示であり、第３は320×200の画素で
１画素当り256のカラー表示である。

先ず、CPUからのモード制御信号を受け取つて保持する
レジスタ38から線16上に送り出されるモード信号によつ
て、システムが640×200画素、16色カラー表示モードに
切換えられたときの操作について説明する。この第１モ
ードでは、選択回路17は通過する信号に対して何らの変
換作用も働かせない。従つて、リフレツシユ・メモリへ
の毎アクセス動作において、データの４バイトグループ
（１バイトは１つのリフレツシユ・プレーンに対応す
る）は、何ら変更されることなく、シフトレジスタ21〜
24へと与えられる。シフトレジスタ21〜24はCRTCシステ
ム14から線25上に送り出されるタイミング信号によつて
同時に刻時動作され、受け取つたバイトを直列化して出
力する。これら直列化された出力は、同期化ゲート26〜
29を通じて刻時化されてパレツト・レジスタ・システム
31への並列４ビツト入力となる。このパレツト・レジス
タ・システム31は、CPU（図示せず）からデータが（デ
ータ線及び制御線を通じて）転送可能であり且つ前記４
ビツト入力により選択可能な16個のレジスタを備えてい
る。各レジスタは６ビツトを記憶する。６ビツト出力は
６ビツトゲート32に印加され、線25上のクロツク信号に
より刻時出力されてもう一つの６ビツトゲート33に印加
される。６ビツトゲート32及び33の両出力は、線34及び
39の夫々を通じて、組み合わせ回路35に印加される。組
み合わせ回路35はレジスタ36から線40を通じて４ビツト
のカラー選択信号も受け取る。このカラー選択信号はCP
Uから入力線37を通じてレジスタ36に印加される。組み
合わせ回路35は線16を通じてモード選択レジスタ38から
のモード信号により制御される。

第２図には組み合わせ回路35が示されている。図中、ゲ
ート32、33、及びレジスタ36は各々、６ビツト、６ビツ
ト、及び４ビツトの出力線34、39、及び40を備えてい
る。これらの線は８ビツトゲート45、46及び47に選択的
に接続され、これらゲートからの８ビツト出力は線41、
42、及び43を通じて共通出力44に印加される。選択回路
48は線16を通じてレジスタ38から与えられるモード入力
信号に応答して３つの出力線51、52、53（これら３つは
夫々、ゲート45、46、47を使用可能にする信号を出力す
る）のうちの１つの出力線上に選択的に出力信号を発生
させる。ゲート45が使用可能にされると、ゲート32から
の４ビツト及びゲート33からの４ビツトが出力線44上に
現われる。ゲート46が使用可能にされると、ゲート33か
らの６ビツト及びレジスタ36からの２ビツトが出力線44
上に現われる。ゲート47が使用可能にされると、ゲート
33からの４ビツト及びレジスタ36からの４ビツトが出力
線44上に現われる。これらの異なる出力はレジスタ38
（第１図）に印加されるモード信号によつて決まる本デ
イジタル表示システムの３種のモードに対応している。

再び第１図において、線44上の組み合せ回路35の出力は
ゲート54に印加される。このゲート54は、CRTC14からの
クロツク線25上の信号のクロツク周波数（第１クロツク
信号）及びこの周波数の半分の周波数（第２クロツク信
号）のいずれにも刻時動作される。この半分の周波数
は、クロツク線25により刻時動作され且つそのＤ入力に
その−Ｑ出力が戻される構成のラツチ回路55により発生
される。このラツチ回路55のクリア入力は後述する表示
可能（DISPEN:Display Enable）線に接続されている。

選択回路56はモード・レジスタ38からのモード制御信号
に応答して全周波数クロツク速度信号（第１クロツク信
号）あるいは半周波数クロツク速度信号（第２クロツク
信号）のいずれをゲート54に印加するかを決定する。後
に明らかになるように、半周波数クロツク信号はゲート
45から出力させる際に利用される。即ち、レジスタ32及
び33の各々からの４ビツトより成るカラー出力に利用さ
れる。全周波数クロツク信号はシステムの操作の他のモ
ードに用いられる。なおここで、ラツチ回路55とクロツ
ク信号選択回路56とにより、クロツク信号発生手段が構
成されている。

ゲート54を通過する８ビツト信号はカラー索引テーブル
（CLUT:Color Look Up Table）58で利用される。CLU
T58は８ビツト入力信号により選択可能な256個の18ビツ
ト・レジスタから構成されている。前記18ビツト・レジ
スタ内の18ビツトのうちの６ビツトは赤色表示用のデイ
ジタル−アナログ信号変換回路59に入力され、更なる６
ビツトは緑色表示用のデイジタル−アナログ信号変換回
路60に入力され、最後の６ビツトは青色表示用のデイジ
タル−アナログ信号変換回路61に入力される。これら各
変換回路59、60、及び61はカラーCRT表示装置を駆動す
る赤色、緑色、及び青色アナログ出力信号を発生する。

以上述べてきたように、ここでは、640×200画素、16色
表示のモードにおける本システムの操作について考えて
いる。このモードでは、ゲート47（第２図）は全周波数
クロツクにおいて、即ち、CRTC14のクロツク出力をその
ままクロツク・ゲート54に印加させて、CLUT58に出力さ
せる。このモードでは、カラー選択レジスタ36はCLUT58
の８ビツト・アドレス信号のうちの４ビツトを供給し、
これら４ビツト信号は与えられた期間内において一定の
まま維持されて各期間内で表示されるべき種々のカラー
を決定する。CLUT58のアドレスの内の残りの４ビツトは
ゲート33から与えられ、それゆえ、リフレツシユ・メモ
リ・プレーン及びパレツト・レジスタ31の内容によつて
前記アドレスビツトが決定される。CRTC14からのクロツ
ク周波数はCRT上の画素のリフレツシユ動作の周波数に
対応しており、CRT上の各ラインが次々に表示される。
このモードでは、各画素毎に４つの変数ビツトが与えら
れ、各画素は16種のカラー表示が可能となる。

もう１つのモードにおいては、ゲート46（第２図）が選
択されて再び全周波数クロツク信号が用いられ、640×2
00の画素が再び表示される。このモード（第１サブモー
ド）では、しかしながら、カラー選択レジスタ36からは
固定２ビツトが出力されるとともにゲート46（第２図）
にはゲート33から全６ビツトが与えられる。したがつ
て、このモードでは、各画素毎の６ビツト変数により64
種のカラー表示が可能である。

本システムにおいては、リフレツシユ・メモリ、パラレ
ル−シリアル・シフト・レジスタ（P.S.）21〜24、パレ
ツト・レジスタ・システム31、カラー索引テーブル58、
及びデイジタル−アナログ変換回路59〜61については既
知のデイジタル表示システムにも存在していた。

しかし、本発明は２つのゲート32及び33（第１図）の組
み合わせ、ゲータ45（第２図）、及びモードにより選択
可能なクロツク周波数誘導ゲート54（第１図）において
従来システムと明らかに区別される。本実施例では、こ
れらの各部の働きにより、320×200画素で１画素当りが
256色の表示も行なえる。

本実施例では、320×200画素表示モードは第２モードで
ある。このモードでは、ゲート45（第２図）が選択さ
れ、ラツチ回路55からの半周波数クロツクが選択回路56
より選択されてゲート54に入力される。

第２モードの操作時では、データはリフレツシユ・メモ
リから読み出され、全クロツク速度においてパラレス−
シリアル・シフト・レジスタ21〜24及びゲート26〜29を
通過する。ゲート26〜29の出力はパレツト・レジスタ・
システム31をアドレス指定する。このパレツト・レジス
タ・システム31はゲート32に６ビツト出力を印加し、６
ビツト出力はゲート32を通してゲート33にも渡される。
これらの動作は全クロツク速度で行なわれる。これらゲ
ート32及び33の４ビツト出力はゲート45（第２図）の８
ビツト出力をつくり出し、この８ビツト出力は線44を通
してゲート54に印加される。このゲート54は、今度は、
クロツク周波数の半分の周波数で動作している。したが
つて、このゲート54を通過してCLUT58に入力する信号
は、ゲート45からの８ビツトの１つ置きのグループであ
る。別言すれば、各偶数番目の４ビツト出力と各奇数番
目の４ビツト出力とが組み合わされてCLUTへの各入力が
形成される。完全な８ビツト変数が用いられ、レジスタ
36からの固定ビツトは用いられないので、各ビツトグル
ープはCLUT58中の256個のレジスタの全てをアドレス指
定することになる。したがつて、各画素毎に256色の表
示が可能になる、もし表示装置が第１及び第１サブモー
ドと同じ周波数で走査しているのであれば、ゲート54に
よるCLUT58のアドレス指定を半周波数で行うことによ
り、画素の半数のみが表示される。こうして、今度は、
CRTは320×200画素しか表示ないが、各画素は256色を表
示する。

以上の記述においては、選択回路17（第１図）の機能及
び構造の説明を簡単化のために省いてきたが、この選択
回路17は、本発明に必須ではないものの、備えられてい
ることの望ましいものである。この選択回路17は、第２
モードとして述べたところの低画素数特定モードにおい
て有用である。リフレツシユ・メモリ内の画素データの
記憶のさせ方（画素データの配置）について考えてみる
に、システムの変更がなければ、表示された各画素はリ
フレツシユ・メモリ・プレーン10〜13の各々から与えら
れる２種の対応するビツトに分けられる。別言すれば、
各プレーン中に記憶された各バイトは４画素分のデータ
の４分の１を構成する。第１及び第１サブモードでは、
１つのプレーン内に記憶された各バイトは８画素の各々
の１ビツト分のデータを保持していた。したがつて、単
一の画素に関するデータを変換するためには、ビツト操
作技法が必要である。このような技法は、しかしなが
ら、ビツトの対を操作しなければならないときには複雑
なものとなる。

選択回路17は、各バイトが２つの４ビツトの画素データ
を含むような複数のバイトを各プレーン内に記憶させ
る。第１及び第１サブモードでは、選択回路17はリフレ
ツシユ・メモリからのデータを変更させずに通過させ
る。この画素データは各バイト毎にプレーンに記憶さ
れ、各８ビツトは異なる画素の内の１つのビツトを表わ
す。第２モードでは、データは複数のバイト毎に記憶さ
れ、各バイトは２つの４ビツトの画素データを含んでい
る。これらバイトは連続するプレーンの対応する位置か
ら読み出される。例えば、表示のために読み出すべき第
１の位置が０であるとすれば、プレーン０内の位置０か
ら第１番目のバイトが読み出され、次のバイトはプレー
ン１内の位置０から読み出され、その次のバイトはプレ
ーン２内の位置０から読み出され、以下、同様にして読
み出される。CPU及びCRTCがリフレツシユ・メモリにア
クセスするために、各プレーンを連結して、アドレス・
ビツトの低位２ビツトをプレーン選択に用いる。

第３図には選択回路17の一例が示されている。図中、４
つのメモリ・データ・レジスタ62〜65はメモリ・プレー
ンM0〜M3の夫々に接続されている。メモリ・データ・レ
ジスタ62〜65はゲート66〜69またはゲート70〜73を通じ
てシフト・レジスタ21〜24に接続されている。モード線
51（第２図も参照）上の信号は、320×200画素、256色
表示のモード用に発生されるものであるが、ゲート66〜
69に接続されている。他のモード用に発生される信号
（第２図中のモード線52及び53参照）はゲート70〜73を
働かせるために用いられる。高画素数表示モード、例え
ば、640×200画素表示モードでは、レジスタ62〜65から
の信号はゲート70〜73を変化させることなく通過してシ
フト・レジスタ21〜24に印加される。低画素数表示モー
ドでは、ゲート66〜69の各々は、レジスタ62〜65の各々
からの２ビツトをシフト・レジスタ21〜24の各々に渡
す。別言すれば、各シフト・レジスタ21〜24の夫々は、
１グループが２ビツトより成る４グループを受け取り、
これら４グループは異なるプレーンからのものである。

第４図には転送されるビツトの配列が示されている。同
図に示されているのは、右端の出力線（第３図）から直
列に出力するシフト・レジスタ21〜24である。各レジス
タ中のデータ内容はＹ／Ｘで表わされている。ここで、
Ｙはプレーンを表わし、Ｘはそのプレーンからのバイト
中のビツト位置を表わす。

320×200画素表示モードにおいて、各画素の色は８ビツ
トにより決められ、この８ビツトはシフト・レジスタか
らの連続する２つの４ビツトより構成されている。第４
図のビツト構成において、シフト・レジスタ21〜24から
読み出される４ビツトの２つのグループ（０／７、０／
６、０／５、０／４のグループと０／３、０／２、０／
１、０／０のグループ）は、リフレツシユ・メモリ・プ
レーン０からの全（完全）バイトである。このバイトの
後には、プレーン１、プレーン２、そして、プレーン３
のバイトが続く。こうして、リフレツシユ・メモリ・プ
レーンからのバイトが連続してつながり、１つのプレー
ンからの各バイトは１つの完全な画素を表示するための
データを構成する。このように、複数のプレーンは連続
する画素のバイトを連続して保持し、それら連続する画
素のバイトはプレーン０からプレーン３、そして、ま
た、プレーン０に戻るという様に、複数のプレーンから
次々に読み出される。

第１図において、表示可能（DISPEN）入力の目的は、32
0×200画素表示モードにおいて、ゲート32及び33からの
正しい信号が組み合わせ回路35を通じてCLUT58へと印加
されることを確実なものとすることである。DISPEN入力
は、CRTC14で発生され、表示装置が使用されるべき時間
を示す信号である。別言すれば、DISPEN入力は、画素デ
ータにより変調される各走査ラインの表示画面上の位置
を決定する。４ビツトグループの正しいペアが用いられ
ることを確実にするため、DISPEN入力（信号）は走査ラ
インの表示がスタートするまでラツチ動作を抑える。そ
して、ラツチが切換えられて第２の全周波数クロツク・
サイクルにて選択回路56を通じてゲート54へと到達する
ゲート信号が発生するのは、データがゲート32からゲー
ト33へと渡されたときである。こうして、走査ライン中
の第１画素が第１の２つの４ビツト・データ・グループ
により決定される。

ここで、まとめると、今まで述べてきたものは、ラスタ
走査式表示装置を駆動するためのデイジタル表示システ
ムである。画素データは記憶装置内に全点アドレス指定
可能に記憶されており、記憶装置内の画素データの配置
は表示装置の画素の位置に対応している。ラスタ走査速
度は同一速度に維持されていながら、表示装置へのデー
タの流れについては第１の周波数あるいはその半分（第
２の周波数）において行なわれるようになつている。第
１の周波数では、高画素解像度及び制限カラー（低カラ
ー解像度）表示が行なわれる。第２の周波数では、画素
解像度は半分に下るが、しかし、各画素に対して連続す
るカラー信号のグループのペアを用いることにより、カ
ラー解像度は大きく改良される。リフレツシユ・メモリ
を効率良く利用するため、高画素解像度モードでは、複
数のプレーンからバイトを読み出し、各バイトを構成す
る複数（８個）のビツトは複数（８個）の画素の１つの
カラー成分に関与するものとする。低画素解像度モード
では、リフレツシユ・メモリ・プレーン中の各バイトは
唯一の画素に対応し、リフレツシユ・メモリ・プレーン
が次々に連鎖する。

記憶装置（リフレツシユ・メモリ）とパラレル／シリア
ル変換器（シフト・レジスタ21〜24）との間の選択回路
（17）は、前記記憶装置から前記変換器へのデータの流
れ方を切換える。

なお、本発明が適用されるのは前述の各具体的数値に限
られない。例えば、１つのモードにおける画素数が他の
モードにおける画素数の２倍である例では、640×200画
素数で４色カラー表示及び320×200画素数で16色カラー
表示であつてもよい。どちらのモードでも、表示装置の
走査速度は同じである。更に、パレツト・レジスタと組
み合わせ回路との間のゲート（ゲート32及び33参照）の
数を増やせば、画素数が変化するようなモードを３以上
設定可能にすることもできる。例えば、そのようなゲー
トを３つ設けることにより、第１の周波数と、第１の周
波数の半分の周波数と、そして、第１の周波数の４分の
１の周波数との夫々に対応したモードであつてもよい。

【図面の簡単な説明】

第１図は本発明によるデイジタル表示システムの一実施
例の構成を示すブロツク図、 第２図は前記実施例における組み合わせ回路の構成を示
すブロツク図、 第３図は前記実施例における選択回路の構成を示すブロ
ツク図、 第４図は前記実施例におけるシフト・レジスタ内のデー
タの一例を示すブロツク図である。 10、11、12、13……リフレツシユ・メモリを構成するリ
フレツシユ・メモリ・プレーン、14……CRT制御回路、1
7……選択回路、21、22、23、24……パラレル／シリア
ル・シフト・レジスタ、26、27、28、29……ゲート、31
……パレツト・レジスタ、32、33……ゲート、35……レ
ジスタ、36、38……レジスタ、54……ゲート、55……ラ
ツチ回路、56……選択回路、58……カラー索引テーブ
ル。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティブン・ウエイン・トリノスキイ アメリカ合衆国フロリダ州ボカ・ラトン、 サウス・ウエスト６番ストーリート8924番 地 (72)発明者 ウイリアム・アレン・ウォール アメリカ合衆国フロリダ州ボカ・ラトン、 ノース・ウエスト８番ストリート1001番地 (56)参考文献 特開 昭55−59543（ＪＰ，Ａ) 特開 昭55−88094（ＪＰ，Ａ) 特開 昭57−127980（ＪＰ，Ａ) 特開 昭59−71087（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】ラスタ走査式表示装置を駆動するディジタ
   ル表示システムであって、 画素データを記憶するリフレッシュ・メモリと、 第１の周波数を有するクロック信号に同期して前記リフ
   レッシュ・メモリから画素データを読み出し、所定の複
   数ビットからなるビット・グループを出力する読み出し
   手段と、 第１モードにおいては、前記ビット・グループを１画素
   分の画素信号に変換して、前記第１の周波数を有するク
   ロック信号に同期して前記表示装置へ送り、第２モード
   においては、連続する複数のビット・グループを１画素
   分の画素信号に変換して、前記第１の周波数を等分した
   第２の周波数を有するクロック信号に同期して前記表示
   装置へ送る変換手段と、 を具備するディジタル表示システム。
2. 【請求項２】前記リフレッシュ・メモリは複数のメモリ
   ・プレーンを含み、 前記読み出し手段は、前記第１モードにおいては、各メ
   モリ・プレーンから読み出したビットにより前記ビット
   ・グループを構成し、第２モードにおいては、同じメモ
   リ・プレーンから読み出した連続するビットにより前記
   ビット・グループを構成する、 特許請求の範囲第１項に記載のディジタル表示システ
   ム。