JP2748562B2 - 画像処理装置 - Google Patents

画像処理装置

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパソコン内のモニター、インテリジェンス端
末、TV電話、スマートTV等における映像処理回路に関
し、特に映像の任意のサイズ化、スーパーインポーズ処
理等に関する。
［従来の技術］ 従来、パソコンのモニタ画面上に所定のサイズ、所定
の位置にテレビの映像をスーパーインポーズすることに
よりテレビを観ながらパソコンを操作できる画像処理装
置があった。
第21図は従来の映像処理装置のブロック構成図であ
る。第21図において、100は第１の映像信号VS1を第１の
同期信号SS1と第１の輝度信号LS1とに分離する映像デコ
ーダ、200は第１の輝度信号LS1をデジタル変換するアナ
ログデジタルコンバータ（以下、ADCという）、300はデ
ジタル変換した第１の輝度信号LS1を記憶する映像メモ
リ、340は映像メモリ300への第１の輝度信号LS1の書き
込みを制御する書込制御部、350は映像メモリ300からの
第１の輝度信号LS1の読み出しを制御する読出制御部、4
00は映像メモリ300から読み出した第１の輝度信号LS1を
アナログ変換するデジタルアナログコンバータ（以下、
DACという）、600はCPU制御部、630はマルチプレクサ、
640は第３の映像信号VS3を第３の同期信号SS3と第３の
輝度信号LS3とに分離する映像デーコダ部、500は第１の
輝度信号LS1と第３の輝度信号LS3とミキシングして第４
の輝度信号LS4を出力するミキシング制御部である。
この従来の映像処理回路は映像デコーダ100が映像信
号VS1を同期信号SS1と輝度信号LS1とに分離し、ADC200
が輝度信号LS1をデジタル変換して、映像メモリ300に書
き込む。このとき、書込制御部340が同期信号SS1に基づ
いて、ADC200及び映像メモリ300の動作を制御するタイ
ミングクロックを出力する。
なお、CPU制御部600が出力する第２の輝度信号LS2も
映像メモリ300に書き込むことができる。
又、読込制御部350が映像メモリ300に書き込まれた第
１の輝度信号LS1（又は第２の輝度信号LS2）はマルチプ
レクサ630を介して読み出し、DAC400が映像メモリ300か
ら読み出した第１の輝度信号LS1をアナログ変換して、
ミキシング制御部500が第１の輝度信号LS1と第３の輝度
信号LS3とミキシングして、第３の輝度信号LS3に対応す
る画像内に第１の輝度信号LS1に対応する画像をスーパ
ーインポーズした第４の輝度信号LS4を出力する。
又、画像静止するときはCPU620が映像デコーダ部100
の動作を監視しており、映像デコーダ部100が垂直同期
信号を出力すると、CPU620が映像信号中の垂直ブランキ
ング期間中にADC200によるデジタイズ制御を停止させ
る。
なお、画像静止するときも第３の輝度信号LS3に対応
する画像内に第１の輝度信号LS1に対応する画像をスー
パーインポーズした第４の輝度信号LS4を得られる。
さらに、第１の輝度信号LS1に対応する画像上に文
字、特殊形状をスーパーインポーズするときは、CPU制
御部600が映像メモリ300に文字、特殊形状データを書き
込む。
［発明が解決しようとする課題］ ところで、第21図に示した従来の映像処理装置は、今
後発展する映像のスマート化に対応した任意の解像度に
よる表示、任意のアスペクト比変換、任意の位置への表
示制御、スーパーインポーズ等のマルチ目的仕様には全
くと言ってよい程対応できないという問題点があった。
又、マルチ目的仕様にするためには、現在民間放送局
等が用いているテレビ放送機器のように、数百〜数千万
円相当の機器になってしまう。
このため、民生機器水準の機器にするためには根本的
な技術改革が必要であるという問題点があった。
又、一般に映像メモリ300はダイナミックメモリによ
り構成されていたので、リフレッシュが必要であった。
このため、映像メモリ300をリフレッシュするための
クロック信号を映像メモリ300のシリアルポートに加え
ていた。このクロック信号は例えば10（MHZ）以上の周
波数である。そこで、マルチプレクサ630側のシリアル
出力のクロック数100（KHz）から数（MHz）の場合、DAC
400側以外の前記シリアル出力より、10（MHZ）以上を供
給しなければならない。DAC400側以外の前記シリアル出
力には出力目的でない単なるリフレッシュ用のクロック
を送らねばならない。
映像メモリ300の映像データをCPU制御部600により読
み出したいとすると、マルチプレクサ630を切り換えて
映像データをCPU制御部600が読出すこととなり、その間
DAC400には映像データが送られないため、第３の輝度信
号LS3にDAC400からの映像がスーパーインポーズされて
も、ブランキングされた状態で第４の輝度信号LS4にな
ってしまうという問題点があった。
又、DAC400側以外の前記シリアル出力より常時10（MH
Z）以上の動作で、CPU制御部600の読込みを行なうこと
も、CPUでは不可能であるという問題点があった。
又、画像静止するときは、CPU制御部600は垂直同期信
号VS1を監視する必要があるので、最悪の場合CPU制御部
600は数10mSの待ち時間を必要とするという問題点があ
った。
又、CPU制御部600がデジタル・シグナル・プロセッサ
（DSPという）等の高速ICを備えていても、文字、特殊
形状を書き換える時間が数10（μｓ）以上かかってしま
う。
又、第３の輝度信号LS3が動画に対応する信号である
場合等は、第３の輝度信号LS3のコマ数を減らし、CPU62
0が映像メモリ300の記憶内容を書き換える時間が必要で
ある。
さらに、第３の輝度信号LS3に文字、特殊形状等の上
下、左右方向のスクロール等は不可能であった。
この発明は、上記の問題点を解決するためになされた
ものであり、CPUの制御の下に、映像メモリの任意の領
域に画像信号を書込み、また、任意の領域から読み出す
ことが容易にできるとともに、映像メモリから読み出さ
れた画像を表示装置に容易に表示したり消去したりする
ことのできる画像処理装置を提供することを目的とす
る。
この発明は、また、映像メモリに画像信号を書き込む
際に画像の拡大や縮小を行うことを他の目的とする。
この発明は、映像メモリから画像信号を読み出す際に
画像の拡大や縮小を行うことをさらに他の目的とする。
この発明は、複数の画像のスーパーインポーズ状態を
容易に制御することを他の目的とする。
［課題を解決するための手段および作用］ この発明の請求項１に記載の画像処理装置は、CPU
と、前記CPUに接続されたバスと、表示制御部と、表示
装置とを有するコンピュータシステムに使用される画像
処理装置であって、 与えられた入力アナログ画像信号を前記入力デジタル
画像信号に変換するA/D変換器と、 前記入力デジタル画像信号を記憶する映像メモリと、 前記バスに接続され、前記CPUによって設定された複
数の書込パラメータによって特定される書込開始アドレ
スと書込終了アドレスとで規定される書込アドレス範囲
内の第１の書込アドレスを前記映像メモリに供給するこ
とによって、前記映像メモリへの前記入力デジタル画像
信号の書込を制御する第１の書込制御手段と、 前記映像メモリから読出された第１の画像信号を含む
複数の画像信号を受け取り、前記複数の画像信号のうち
の１つを選択するビデオスイッチと、 前記バスに接続され、前記複数の画像信号の１つを切
り換えつつ選択するための第１の選択信号を前記ビデオ
スイッチに供給することによって、前記複数の画像信号
で表される複数の画像のうち、１つの画像に他の画像が
スーパーインポーズされた合成画像を表す合成画像信号
を生成するとともに、前記CPUによって設定された複数
の読出パラメータによって特定される読出開始アドレス
と読出終了アドレスとで規定される読出アドレス範囲内
の第１の読出アドレスを、前記表示装置に与えられる第
１の水平同期信号と第１の垂直同期信号とに同期して前
記映像メモリに供給することによって、前記映像メモリ
からの前記第１の画像信号の読出しを制御する第１の読
出制御手段と、 を備え、 前記第１の書込制御手段は、 前記複数の書込パラメータを調整することによって、
前記A/D変換器における変換タイミングを規定する第１
のクロック信号の周波数と前記映像メモリに与えられる
前記第１の書込アドレスのドット更新周波数との相対関
係を調整し、この調整の結果、前記映像メモリに記憶さ
れる画像信号によって表わされる第１の画像の水平方向
の倍率を非整数を含む任意の値に変更する手段を備える ことを特徴とする。
ここで、「非整数を含む任意の値」の倍率とは、拡大
の際には整数倍に限らず非整数倍の拡大率で拡大できる
ことを意味し、また、縮小の際には整数分の１に以外の
縮小率（例えばM/N倍（M,Nは整数））で縮小できること
を意味する。また、「第１の書込アドレスのドット更新
周波数」とは、第１の書込アドレスの中のドットアドレ
スが１ずつ更新されると考えられるタイミングの周波数
である。
第１の書込制御手段は、CPUによって設定された複数
の書込パラメータによって特定される書込アドレス範囲
で画像信号を映像メモリに書き込むので、書込パラメー
タの設定を調整することによって、画像信号を映像メモ
リの任意の領域に書き込むことができる。また、第１の
読出制御手段は、CPUによって設定された複数の読出パ
ラメータによって特定される読出アドレス範囲で第１の
画像信号を映像メモリから読み出すので、読出パラメー
タの設定を調整することによって、第１の画像信号を映
像メモリの任意の領域から読み出すことができる。さら
に、ビデオスイッチが第１の画像信号を含む複数の画像
信号の１つを選択するので、選択された画像信号を表示
装置に与えれば、ビデオスイッチを切り替えるだけで、
映像メモリから読み出された画像を容易に表示したり消
去したりすることができる。
また、複数の書込パラメータを調整することによって
A/D変換器における変換タイミングを規定する第１のク
ロック信号の周波数と映像メモリに与えられる第１の書
込アドレスのドット更新周波数との相対関係を調整する
ことができるので、この結果、映像メモリに記憶される
画像の水平倍率を非整数を含む任意の値に変更できる。
このように、、これらの２つの周波数の相対関係に応じ
て水平倍率を任意に調整できるので、予め固定された倍
率でなく、所望の任意の倍率で水平方向に拡大・縮小を
行うことができるという利点がある。
請求項２に記載の画像処理装置では、前記第１の書込
制御手段は、さらに、前記複数の書込パラメータを調整
することによって、前記入力アナログ画像信号に同期す
る第２の水平同期信号の周波数と前記第１の書込アドレ
スのライン更新周波数との相対関係を調整し、この調整
の結果、前記第１の画像の垂直方向の倍率を非整数を含
む任意の値に変更する手段を備える。
ここで、「第１の書込アドレスのライン更新周波数」
とは、第１の書込アドレスの中のラインアドレスが１ず
つ更新されると考えられるタイミングの周波数である。
複数の書込パラメータを調整することによって第２の
水平同期信号の周波数と第１の書込アドレスのライン更
新周波数との相対関係を調整できるので、映像メモリに
書き込まれる第１の画像の垂直倍率を非整数を含む任意
の値に変更することができる。
請求項３に記載の画像処理装置では、前記第１の書込
制御手段は、さらに、前記複数の書込パラメータと前記
入力アナログ画像信号に同期する第２の垂直同期信号と
前記第２の水平同期信号とに基づいて書込許可信号を生
成するとともに、前記書込許可信号を前記映像メモリに
供給することによって、前記複数の書込パラメータで指
定される第１の水平アドレス範囲および第１の垂直アド
レス範囲の範囲内において、前記映像メモリに前記入力
デジタル画像信号を書込むことを許可する手段、を備え
る 複数の書込パラメータで指定される第１の水平アドレ
ス範囲および第１の垂直アドレス範囲の範囲内において
映像メモリ内に画像を書き込むので、複数の書込パラメ
ータの設定を変えることによって映像メモリ内の書込ア
ドレスの範囲を任意に設定することができる。
請求項４に記載の画像処理装置では、さらに、前記A/
D変換器の前段側に接続され、入力されたコンポジット
映像信号を、前記入力アナログ画像信号と前記第２の水
平同期信号と前記第２の垂直同期信号とに分離する映像
信号デコーダ、を備える。
A/D変換器の前段側に映像信号デコーダを設けること
によって、入力されたコンポジット映像信号を分離する
ことができる。
請求項５に記載の画像処理装置では、さらに、複数の
コンポジット映像信号を入力する入力手段と、前記バス
に接続され、前記CPUからの指示に応じて前記複数のコ
ンポジット映像信号の１つを選択するとともに、選択さ
れたコンポジット映像信号を前記映像信号デコーダに供
給する第１の選択手段と、を備える。
CPUからの指示に応じて、第１の選択手段が入力され
た複数のコンポジット映像信号の１つを選択するように
すれば、様々な入力ソースから供給された複数のコンポ
ジット映像信号の１つを任意に選択することができる。
請求項６に記載の画像処理装置では、前記入力手段
が、前記バスに接続されたテレビジョンチューナを備
え、前記テレビジョンチューナにおいてチューニングさ
れる周波数が前記CPUによって特定される。
入力ソースの１つとしてテレビジョンチューナを備え
るようにすれば、コンピュータの表示装置にテレビジョ
ン画像を選択して表示することができる。
請求項７に記載の画像処理装置は、前記第１の読出制
御手段が、前記複数の読出パラメータを調整することに
よって、前記映像メモリに与えられる前記第１の読出ア
ドレスのドット更新周波数と前記表示装置で使用される
水平ドットクロック信号の周波数との相対関係を調整
し、この調整の結果、前記映像メモリから読出された前
記第１の画像信号によって表わされる第２の画像の水平
方向の倍率を非整数を含む任意の値に変更する手段を備
える。
複数の読出パラメータを調整することによって映像メ
モリの第１の読出アドレスのドット更新周波数と表示装
置で使用される水平ドットクロック信号の周波数との相
対関係を調整できるので、映像メモリから読み出される
第２の画像の水平倍率を非整数を含む任意の値に変更す
ることができる。
請求項８に記載の画像処理装置は、CPUと、前記CPUに
接続されたバスと、表示制御部と、表示装置とを有する
コンピュータシステムに使用される画像処理装置であっ
て、 与えられた入力アナログ画像信号を前記入力デジタル
画像信号に変換するA/D変換器と、 前記入力デジタル画像信号を記憶する映像メモリと、 前記バスに接続され、前記CPUによって設定された複
数の書込パラメータによって特定される書込開始アドレ
スと書込終了アドレスとで規定される書込アドレス範囲
内の第１の書込アドレスを前記映像メモリに供給するこ
とによって、前記映像メモリへの前記入力デジタル画像
信号の書込を制御する第１の書込制御手段と、 前記映像メモリから読出された第１の画像信号を含む
複数の画像信号を受け取り、前記複数の画像信号のうち
の１つを選択するビデオスイッチと、 前記バスに接続され、前記複数の画像信号の１つを切
り換えつつ選択するための第１の選択信号を前記ビデオ
スイッチに供給することによって、前記複数の画像信号
で表される複数の画像のうち、１つの画像に他の画像が
スーパーインポーズされた合成画像を表す合成画像信号
を生成するとともに、前記CPUによって設定された複数
の読出パラメータによって特定される読出開始アドレス
と読出終了アドレスとで規定される読出アドレス範囲内
の第１の読出アドレスを、前記表示装置に与えられる第
１の水平同期信号と第１の垂直同期信号とに同期して前
記映像メモリに供給することによって、前記映像メモリ
からの前記第１の画像信号の読出しを制御する第１の読
出制御手段と、 を備え、 前記第１の読出制御手段は、 前記複数の読出パラメータを調整することによって、
前記映像メモリに与えられる前記第１の読出アドレスの
ドット更新周波数と前記表示装置で使用される水平ドッ
トクロック信号の周波数との相対関係を調整し、この調
整の結果、前記映像メモリから読出された前記第１の画
像信号によって表わされる第２の画像の水平方向の倍率
を非整数を含む任意の値に変更する手段を備えることを
特徴とする。
この画像処理装置においても、前述した請求項７の装
置と同様に、映像メモリから読み出される第２の画像の
水平倍率を非整数を含む任意の値に変更することができ
る。
請求項９に記載の画像処理装置では、前記第１の読出
制御手段は、さらに、前記複数の読出パラメータを調整
することによって、前記第１の水平同期信号の周波数と
前記第１の読出アドレスのライン更新周波数との相対関
係を調整し、この調整の結果、前記映像メモリから読出
された前記第１の画像信号によって表わされる前記第２
の画像の垂直倍率を非整数を含む任意の値に変更する手
段を備える。
複数の読出パラメータを調整することによって第１の
水平同期信号の周波数と映像メモリの第１の読出アドレ
スのライン更新周波数との相対関係を調整できるので、
映像メモリから読み出される第２の画像の垂直倍率を非
整数を含む任意の値に変更することができる。
請求項10に記載の画像処理装置では、前記第１の読出
制御手段は、さらに、前記複数の読出パラメータと前記
第１の水平同期信号と前記第１の垂直同期信号とに基づ
いて読出許可信号を生成するとともに、前記読出許可信
号を前記映像メモリに供給することによって、前記複数
の読出パラメータで指定される第２の水平アドレス範囲
および第２の垂直アドレス範囲を範囲内において、前記
映像メモリから前記第１の画像信号を読出すことを許可
する手段、を備える。
複数の読出パラメータで指定される第２の水平アドレ
ス範囲および第２の垂直アドレス範囲の範囲内において
映像メモリから画像を読み出すので、複数の読出パラメ
ータの設定を変えることによって映像メモリ内の任意の
アドレス範囲から画像を読み出すことができる。
請求項11に記載の画像処理装置は、前記第１の読出制
御手段は、さらに、前記読出許可信号を前記第１の選択
信号として前記ビデオスイッチに供給することによっ
て、前記第２の水平アドレス範囲および前記第２の垂直
アドレス範囲において前記映像メモリから読み出された
前記第１の画像信号を前記ビデオスイッチから出力させ
る手段、を備える。
読出許可信号を第１の選択信号として用いるようにす
れば、読出許可信号で示されるアドレス範囲において映
像メモリから読み出された第１の画像信号をビデオスイ
ッチから出力させることができる。
請求項12に記載の画像処理装置では、前記ビデオスイ
ッチに供給される前記複数の画像信号は、前記映像メモ
リから読出される前記第１の画像信号と前記表示制御部
から供給される基本画像信号とを含み、前記ビデオスイ
ッチは、前記第２の水平アドレス範囲および前記第２の
垂直アドレス範囲において前記第１の画像信号を選択し
て出力するとともに、前記第２の水平アドレス範囲およ
び前記第２の垂直アドレス範囲以外の読出アドレス範囲
において前記基本画像信号を選択して出力し、これによ
って、前記第２の画像信号によって再現される前記第１
の画像が、前記表示装置上で、前記複数の読出パラメー
タによって指定される領域内に表示される。
ビデオスイッチは、映像メモリから読み出される第１
の画像信号と、コンピュータシステムの表示制御部から
供給される基本画像信号とを切り替えて選択的に出力す
るので、第１の画像信号で表される第２の画像が、基本
画像の一部または全部の領域に表示される。
請求項13に記載の画像処理装置では、前記第１の読出
制御手段は、さらに、前記映像メモリの読出アドレスの
ドット更新周波数と等しい周波数を有する第２のクロッ
ク信号を生成する手段と、前記読出許可信号に応じて、
少なくとも前記第２の水平アドレス範囲および前記第２
の垂直アドレス範囲において前記第２のクロック信号を
前記映像メモリに供給する手段と、を備える。
上述した請求項12に規定されているように、第２の水
平及び垂直アドレス範囲内では映像メモリから読み出さ
れる画像が表示装置に表示され、これ以外のアドレス範
囲では基本画像が表示される。請求項13に記載の画像処
理装置では、少なくとも第２の水平アドレス範囲および
第２の垂直アドレス範囲において読出アドレスのドット
更新周波数と等しい周波数を有する第２のクロック信号
を映像メモリに供給するので、第２の水平アドレス範囲
および第２の垂直アドレス範囲において映像メモリから
読み出されて表示される画像の水平倍率を変更すること
ができる。
請求項14に記載の画像処理装置は、さらに、前記映像
メモリと前記ビデオスイッチとの間に介挿され、前記映
像メモリから読出された前記第１の画像信号をデジタル
信号から第１のアナログ信号に変換するとともに、前記
第１のアナログ信号を前記ビデオスイッチに供給するD/
A変換器と、前記第２のクロック信号を前記D/A変換器に
供給して前記D/A変換器における変換動作のタイミング
を規定する手段と、を備える。
映像メモリの後段に設けられたD/A変換器の変換動作
のタイミングを規定する信号として第２のクロック信号
を用いるようにすれば、映像メモリから読み出されたデ
ジタル画像信号をアナログ画像信号に正しく変換するこ
とができる。
請求項15に記載の画像処理装置は、さらに、前記基本
画像信号に基づいて、前記表示装置上に表示された前記
第２の画像に前記基本画像の一部がスーパーインポーズ
されるタイミングを示すスーパーインポーズ許可信号を
生成するスーパーインポーズ制御手段と、前記読出許可
信号と前記スーパーインポーズ許可信号とを論理演算す
ることによって前記第１の選択信号を生成する論理回路
と、を備える。
論理回路は、スーパーインポーズのタイミングを示す
スーパーインポーズ許可信号と、映像メモリから画像の
読出を許可する読出許可信号の論理演算を行うことによ
って、ビデオスイッチにおける選択を指示する第１の選
択信号を生成するので、論理演算の種類によって、いく
つかのスーパーインポーズ状態を実現することができ
る。
請求項16に記載の画像処理装置では、前記スーパーイ
ンポーズ制御手段が、前記基本画像信号のレベルを所定
の基準レベルと比較することによって前記スーパーイン
ポーズ許可信号を生成する比較器、を備える。
基本画像信号のレベルを所定の基準レベルと比較する
ことによってスーパーインポーズ許可信号を生成するよ
うにすれば、基本画像信号が基準レベルを越える領域と
越えない領域とでスーパーインポーズの状態を切り替え
ることができる。
請求項17に記載の画像処理装置は、さらに、複数の音
声信号を入力するための音声信号入力手段と、前記バス
に接続され、前記CPUからの指定に応じて前記複数の音
声信号の１つを選択するとともに、選択した音声信号を
前記表示装置に供給する音声信号選択手段と、を備え
る。
複数の音声入力をCPUからの指定で選択できるように
すれば、種々の音源から所望の音声を選択してコンピュ
ータシステムの表示装置に出力することができる。
請求項18に記載の画像処理装置は、さらに、前記バス
に接続されているとともに前記音声信号選択手段と前記
表示装置との間に介挿されており、前記CPUからの指定
に応じて、前記選択された音声信号によって再現される
音声の少なくともボリュームを制御する音声信号制御手
段、を備える。
選択された音声のボリュームをCPUからの指定に応じ
て制御するようにすれば、コンピュータシステムのユー
ザが音声を任意に調整できる。
［実施例］ 以下、本発明の一実施例を添付図面を参照して詳細に
説明する。
第１図は本発明の一実施例に係る画像詳細装置の概略
的なブロック構成図である。第１図において、100はチ
ューナ（図示せず）からのコンポジット映像信号VSTV又
はVTR等の外部機器（図示せず）からのコンポジット映
像信号VSEX（以下、単にコンポジット映像信号VSTVとい
う）を、輝度信号（コンポーネント映像信号）LSTVと同
期信号SSTVとに分離する映像デコーダ、200は輝度信号L
STVをデジタル信号化するADC制御部、300はデジタル信
号化した輝度信号LSADを記憶する３ポート映像メモリ制
御部、400は３ポート映像メモリ制御部300が記憶してい
る輝度信号LSMEMを読み出して、アナログ信号化するDAC
制御部、500は３ポート映像メモリ制御部300から読み出
し、アナログ信号化した輝度信号LSMEMとパーソナルコ
ンピュータ 、ワークステーション、端末及びゲーム機等（以下、パ
ソコンという）（図示せず）出力した輝度信号LSPCとを
ミキシングして、輝度信号LSPCに対応する画像内に輝度
信号LSTVに対応する画像をスーパーインポーズした輝度
信号LSMONを出力する映像ミキシング制御部、600は映像
デコーダ100、ADC制御部200、３ポート映像メモリ300、
DAC制御部400及び映像ミキシング制御部500に、データ
バス610を介して制御データを出力するCPU制御部であ
り、また、輝度信号LSPCは、CPU制御部600の管理下にあ
る。
CPU制御部600が出力する制御データは目的に応じた輝
度信号LSMONを得るためのデータであり、CPU制御部600
が管理している。
次に、第２図は第１図に示した画像処理装置の外観図
である。第２図において、700はパソコン本体、701はパ
ソコンモニタ、702はキーボード、703はマウス、704は
本発明の実施例としての画像処理装置の主要部を実現し
た拡張スロットカード、705はパソコン本体700と拡張ス
ロットカード704とを接続する本体間映像ケーブル、706
はパソコンモニタ701と拡張スロットカード704とを接続
するモニタ間映像ケーブル、710はチューナ、711はアン
テナである。
この画像処理装置はパソコン本体700とパソコンモニ
タ701との間に拡張スロットカード704を設けた構成にな
っている。拡張スロットカード704はチューナ710を接続
して第３図に示すようにパソコン本体700の拡張スロッ
ト（図示せず）に挿入する。
チューナ710が出力する輝度信号LSTVに対応する画像
は、キーボード702又はマウス703の操作により、パソコ
ンモニタ701が表示する輝度信号LSPCに対応する画像の
任意の位置に、任意の大きさで、任意のタイミングで輝
度信号LSPCに対応する画像とともに表示される。
次に、第４図は第１図に示した映像処理回路の主要部
の詳細なブロック回路図である。第４図において、101
はVTR等が出力する音声信号ASEXを入力する音声信号端
子、110は音声信号端子101から入力される音声信号ASEX
とチューナ710から入力される音声信号ASTVとを選択出
力する音声信号選択回路（以降の説明では、音声信号AS
TVが選択されたこととする）、120は音声信号ASTVの音
量を制御する音量制御回路、102は選択した音声信号AST
Vをパソコンモニタ701の音声信号ASMONとして出力する
音声信号端子 、103はVTR等が出力するコンポジット映像信号VSEXを入
力する映像信号端子、130は映像信号端子103から入力さ
れるコンポジット映像信号VSEXとチューナ710から入力
されるコンポジット映像信号VSTVとを選択出力する映像
信号選択回路（以降の説明では、コンポジット映像信号
VSTVが選択されたこととする）、140は選択出力された
コンポジット映像信号VSTVを、輝度信号（コンポーネン
ト映像信号）LSTVと同期信号SSTVとに分離する映像信号
デコーダである。
又、210は輝度信号LSTVをデジタル変換するADC、220
は同期信号SSTVに基づいてADC210、映像メモリ310を制
御するデジタイズ制御部である。
又、310は１つの書込ポートと２つの読出ポートを有
する３ポート映像メモリ、320はADC210が出力する輝度
信号LSTV又はパソコン（図示せず）が映像メモリ310に
対して出力する輝度信号WLSPCを選択出力する映像デー
タ選択回路、330はデジタイズ制御部220が映像メモリ31
0に対して出力する映像メモリ制御信号WETV又は書込制
御部340が出力する映像メモリ制御信号WEPCを選択出力
する映像メモリ制御信号選択回路、340はパソコンが出
力する輝度信号WLSPCの３ポート映像メモリ310への書き
込みを制御する書込制御部、350は読込制御部、360は３
ポート映像メモリ310が記憶している輝度信号LSMEM内の
水平方向１ライン分を記憶する先入れ先出し方式のFIFO
メモリ、370は３ポート映像メモリ310からの輝度信号LS
MEMの読出しを制御するFIFO読込制御部である。
又、410はDAC、420はパソコンが出力する水平同期信
号HSPC及び垂直同期信号VSPCを入力し、３ポート映像メ
モリ310、DAC410、AND回路530を制御するスーパーイン
ポーズ制御部、510はパソコンからの輝度信号LSPC又は
３ポート映像メモリ310からの輝度信号LSMEMのいずれか
一方を、パソコンモニタの輝度信号LSMONとして出力す
るビデオスイッチ、520はミキシング制御部、540は基準
電圧Vrとパソコンからの輝度信号LSPCとを比較する電圧
比較器、620はパソコン本体内のCPUである。
次に、第５図はチューナ710と拡張スロットカード704
との接続図である。第５図において、712はチューナ10
の電源、選局信号等の制御信号をチューナ710に出力
し、チューナ710から音声信号ASTV,映像信号VSTVを入力
するチューナ制御コネクタ、713はVTR等の外部機器（図
示せず）が出力する音声信号ASEXを拡張スロットカード
704に入力する入力コネクタ、714はVTR等の外部機器
（図示せず）が出力する映像信号VSEXを拡張スロットカ
ード704に入力する入力コネクタである。
なお、音声信号ASMONは出力コネクタ715に接続された
プラグ716を介してヘッドホン717又はスピーカー（図示
せず）等に出力することができる。
チューナ710はアンテナ711及びアンテナ端子（図示せ
ず）から受信した信号のうち、特定のチャンネルの音声
信号ASTV及び映像信号VSTVを出力コネクタ712を介して
音声信号選択回路110及び映像信号選択回路130にそれぞ
れ出力する。
この場合、選局はCPU620の制御により行なわれる。
又、ビデオデッキ、レーザディスク等の映像機器（図
示せず）から音声信号ASEX及び映像信号VSEXも、音声信
号選択回路110及び映像信号選択回路130にそれぞれ出力
される。
音声信号選択回路110はCPU620の制御により、音声信
号ASTV又はASEXを選択して、音量制御回路120に出力す
る。
音声制御回路120はCPU620により制御され、音声信号
選択回路110が出力する音声信号ASTVを増幅して、パソ
コンモニタケーブル間の音声信号ASMONとして音声信号
端子102に出力する。
又、音声信号ASMONは出力コネクタ715にも出力され
る。
又、映像信号選択回路130はCPU620の制御により、映
像信号VSTV又はVSEXを選択して、映像信号デコーダ140
に出力する。
705は、パソコンが出力する輝度信号LSPC,水平同期信
号HSPC,垂直同期信号VSPCを入力する入力コネクタであ
る。706は、パソコンモニタ701へ輝度信号LSMON,水平同
期信号HSPC,垂直同期信号VSPCを出力する出力コネクタ
である。
次に、第６図は本画像処理装置の操作説明図であり、
パソコンモニタ701の表示画面内に表示したチューナ710
から得た映像信号に対応する画像を縮小して右上に移動
させているところを示す。
マウス703によりマウスカーソル301が示すチューナ71
0、ビデオ映像領域の決定を行なって、マウススイッチ
を行なう。
次に、第７図は本発明のアプリケーションソフトウェ
アを使用して、パソコンのOSであるMS−DOS（登録商
標）を用いたOS内デバイスドライバ（フロントプロセッ
サ）として組込んだ状態のメモリマップである。
この組み込みによりOS上でどのようなアプリケーショ
ンソフトウェアが動作していても、簡単にキーボード操
作とマウス操作により、アプリケーションソフトウェア
を稼動し、テレビジョン又はビデオデッキからの映像を
好みの位置、好みのサイズで容易に見ることができる。
次に、映像信号デコーダ140は映像信号選択回路130が
出力する映像信号VSTVを輝度信号LSTV及び同期信号SSTV
に分離して、ADC210及びデジタイズ制御部220に出力す
る。
なお、同期信号SSTVは垂直同期信号VSSTV及び水平同
期信号HSSTVからなる。
ADC210は映像信号デコーダ140が出力する輝度信号LST
Vをデジタイズ制御部220が出力するクロック信号CKADに
より、デジタル信号に変換して、映像データ選択部320
を介して３ポート映像メモリ310に出力する。
又、デジタイズ制御部220はADC210にクロック信号CKA
Dを出力するとともに、映像メモリ制御信号選択部330を
介して３ポート映像メモリ310に書込制御信号WETVを出
力する。
従って、３ポート映像メモリ310はCPU620により制御
された条件において、更新された輝度信号LSTVを記憶す
ることになる。
次に、第８図は第４図に示したデジタイズ制御部220
及びその周辺回路のブロック回路図である。
なお、映像メモリ制御信号選択部330は除いてある。
本実施例では、３ポート映像メモリ310として、例えば
ソニー社製CXK1206又は富士通社製MB81C1501を用いてい
る。
なお、３ポート映像メモリ310の読込ポートのみを用
いて説明する。
ソニー社製のデータシート71215−STの21頁から26頁
までに特性タイミングチャートが記載されている。
３ポート映像メモリ310は960行（COLUMN）×306列（R
OW）＊４ビット構成である。
従って、一有効水平走査期間を960で量子化できる。
又、３ポート映像メモリ310のアクセスは行をブロッ
ク単位、列をライン単位で行なう。
３ポート映像メモリ310において、DIN0〜DIN3は輝度
信号LSADを入力するデータ入力、ADD0〜ADD3は水平方向
のアドレス入力、CKW0はポート０の水平書込クロック信
号、INC0はポート０のラインインクリメント、HCLR0は
ポート０の水平クリア、VCLR0はポート０の垂直クリ
ア、WE（負論理）はポート０のライトイネーブル（書込
許可）の各信号である。
これらの信号CKW0、VCLR0、HCLR0、INC0、WE（負論
理）、ADD0、DIN0〜DIN3により制御される輝度信号LSAD
は、４ビット、即ち16階調のグレーの映像信号である。
なお、４ビット以上及びカラーの輝度信号も複数の３
ポート映像メモリ310を並列に接続することにより、同
様に取り扱えることは言うまでもない。
第８図において、140は映像信号VSTVを水平同期信号H
SSTV、垂直同期信号VSSTV及び輝度信号LSTVに分離して
出力する映像信号デコーダ、221は水平書込ドットクロ
ック信号HWDCK及び基本同期信号BSYNCを出力する水平ド
ットクロック発生器、222は水平書込開始信号HWS及びHC
LR0信号を出力する水平書込開始カウンタ、223は水平書
込回数信号HWTを出力する水平書込回数カウンタ、224は
垂直書込ラインクロック信号VWLCKを出力する垂直書込
ラインクロック発生器、225は垂直書込開始信号VWSを出
力する垂直書込開始カウンタ、226は垂直書込回数信号V
WTを出力する垂直書込回数カウンタ、227は３ポート映
像メモリ310の垂直方向の書込位置を指定する垂直書込
オフセット信号VWOFT及びポート０ラインインクリメン
トINC0を出力する垂直書込オフセットカウンタ、228は
垂直書込ラインクロック信号VWLCKと垂直書込オフセッ
ト信号VWOFTをポート０ラインインクリメント信号INC0
として出力するOR回路、229は水平書込ドットクロック
信号HWDCK、水平書込開始信号HWS、水平書込回数信号HW
Tの反転出力、垂直書込開始信号VWS及び垂直書込回数信
号VWTの反転出力の論理積をとり、書込許可信号WENBLを
出力するAND回路、230は垂直同期信号VSSTV、HCLR0信
号、OR回路228の出力信号及びAND回路229が出力する書
込許可信号WENBLのOR−NOTをとり、ポート０ライトイネ
ーブル信号WEを出力するNOR回路である。
なお、カラーのときは、輝度信号LSTVはＲ、Ｇ及びＢ
の各輝度信号RLSTV、GLSTV、BLSTVとなる。
映像信号デコーダ140は映像信号選択回路130が出力す
る映像信号VSTVを水平同期信号HSSTV、垂直同期信号VSS
TV及び輝度信号LSTVに分離する。
垂直同期信号HSSTVはドットクロック発生器211、水平
書込開始カウンタ222、水平書込回数カウンタ223及び垂
直書込開始カウンタ225に出力される。
又、垂直同期信号VSSTVはAND回路810を経由し、垂直
書込ラインクロック発生器224、垂直書込開始カウンタ2
25、垂直書込回数カウンタ226、垂直書込オフセットカ
ウンタ227、３ポート映像メモリ310のポート０垂直クリ
ア端子VCLR0及びNOR回路230に出力される。
さらに、輝度信号LSTVはADC210に出力される。
ADC210はクロック信号CKADとして入力される水平書込
ドットクロック信号HWDCKにより、輝度信号LSTVをデジ
タル変換して、デジタル変換した輝度信号LSADを３ポー
ト映像メモリ310に出力する。
ドットクロック発生器221は水平同期信号HSSTVに同期
した、即ち水平同期信号HSSTVの周期63.5μｓに対し
て、1/N（Ｎは正整数）の周期の水平書込ドットクロッ
ク信号HWDCKを発生する。この水平書込ドットクロック
信号HWDCKはADC210、水平書込開始カウンタ222、水平書
込回数カウンタ223及びAND回路229に出力される。
３ポート映像メモリ310アドレスプリセットのブロッ
ク単位を60ドット、映像信号VSTVの一有効水平走査期間
を50（μｓ）とした場合、水平書込ドットクロック信号
HWDCKの周波数は、 60（ドット）/50・10-6（Ｓ）＝1.2（MHz） になる。
この水平書込ドットクロック信号HWDCKにより一有効
水平走査期間を60ドットで量子化できることになる。
従って、３ポート映像メモリ310は60ドットを１ブロ
ックとして、16ブロック（960ドット）により構成され
ているので、 1.2（MHz）×16（ブロック）＝19.2（MHz） により一有効水平走査期間の輝度信号LSTVをブロック単
位で書き込める。
このように、水平書込ドットクロック発生器221はブ
ロックＢの値に基づく周波数の水平書込ドットクロック
信号HWDCKを出力する。
なお、ブロックＢの値はCPU620が設定できる。
又、水平書込ドットクロック発生器221は３ポート映
像メモリ310のポート０シフト信号端子CKW0（３ポート
映像メモリ310の水平方向の書込アドレスをドット単位
でインクリメントする信号）のクロックとして用いられ
る基本同期信号BSYNCを発生する。
従って、輝度信号LSTVをデジタル変換するクロック信
号CKADの周期が３ポート映像メモリ310の水平方向の書
込アドレスをドット単位でインクリメントする基本同期
信号BSYNCの周期が1/2のときは、輝度信号LSTVに対応す
る映像は標準解像度になる。更に、クロック信号CKADの
周期が基本同期信号BSYNCの周期よりも小さいときは、
輝度信号LSTVに対応する映像は縮小解像度とされること
になる。
基本同期信号BSYNCは各制御回路に対して基本的な同
期をとる信号であり、水平書込開始カウンタ222、水平
書込回数カウンタ223、垂直書込ラインクロック発生器2
24、垂直書込開始カウンタ225、垂直書込回数カウンタ2
26、垂直オフセットカウンタ227及び３ポート映像メモ
リ310のポート０シフト信号端子CKW0に出力される。
垂直書込ラインクロック発生器224は垂直同期信号VSS
TVに同期し、垂直同期信号VSSTVの周波数のＭ倍の周波
数の垂直書込ラインクロック信号VWLCKを垂直書込回数
カウンタ226及びOR回路230に出力する。
なお、Ｍの値はCPU620が設定できる。Ｍの値はドット
クロック発生器221に適合した縦横比に基づいて定め
る。
水平書込開始カウンタ222は水平同期信号HSSTVよりリ
セットされ、水平書込ドットクロック信号HWDCKのクロ
ック数をカウントし、映像信号VSTVの有効水平走査期間
中のS1クロック目から、輝度信号LSTVの量子化を許可す
る水平書込開始信号HWSを出力する。
水平書込開始信号HWSの出力とともに、水平書込開始
カウンタ222は３ポート映像メモリ310にポート０水平ク
リア信号HCLR0を１クロック出力する。
水平書込回数カウンタ223は水平同期信号HSSTVにより
リセットされ、水平書込開始信号HWSが出力されると、
水平書込ドットクロック信号HWDCKのクロックのカウン
トを開始し、映像信号VSTVの有効水平走査期間をE1クロ
ック間だけ、輝度信号LSTVの量子化を許可する水平書込
回数信号HWTを出力する。
従って、水平書込回数カウンタ223は有効水平走査期
間を制御することになる。
垂直書込開始カウンタ225は垂直同期信号VSSTVよりリ
セットされ、水平同期信号HSSTVのクロック数をカウン
トし、映像信号VSTVの垂直有効走査期間中のS2クロック
目から、有効水平走査の輝度信号LSTVの量子化を許可す
る垂直書込開始信号VWSを出力する。
垂直書込回数カウンタ226は垂直同期信号VSSTVにより
リセットされ、垂直書込開始信号VWSが出力されると、
垂直書込ラインクロック信号VWLCKのクロックのカウン
トを開始し、映像信号VSTVの垂直有効走査期間内をE2ク
ロック間、輝度信号LSTVの量子化を許可する垂直書込回
数信号VWTを出力する。
従って、垂直書込回数カウンタ226は垂直有効走査期
間を制御することになる。
３ポート映像メモリ310の表示画面に対する水平方向
の書込位置、即ちCOLUMN方向の書込位置は、アドレス・
プリセットモードにより、量子化した輝度信号LSADの60
ビットを１ブロックとして、ブロック指定を行なう。
又、ブロック指定はアドレス入力信号ADD0〜ADD3によ
って16段階で行なう。
アドレス入力信号ADD0〜ADD3はCPU620が設定できる。
３ポート映像メモリ310の表示画面に対する垂直方向
の書込位置は垂直書込オフセットカウンタ227により設
定する。
垂直書込オフセットカウンタ227は垂直同期信号VSSTV
によりリセットされ、基本同期信号BSYNCに同期しなが
ら３ポート映像メモリ310の垂直方向の書込位置をオフ
セットする垂直書込オフセット信号VWOFT及びラインイ
ンクリメント信号INC0をS3クロック出力し、３ポート映
像メモリ310の垂直方向の書込位置を制御する。
なお、S1の値、E1の値、S1の値、E2の値、S3の値はCP
U620が設定する。
次に、第８図に示したデジタイズ制御部220及びその
周辺回路の動作について、第９図のタイミングチャート
を参照して説明する。
（１）垂直同期信号VSSTVがハイレベル『Ｈ』になると
（第９図（ａ）参照）、垂直書込開始カウンタ225、垂
直書込回数カウンタ226及び垂直書込オフセットカウン
タ227がリセットされ、垂直書込開始信号VWS及び垂直書
込回数信号VWTがローレベル『Ｌ』になる（第９図
（ｄ）及び（ｅ）参照）。
（２）垂直書込オフセットカウンタ227は基本同期信号B
SYNCを垂直書込オフセット信号VWOFTとしてS3クロック
分だけ出力する（第９図（ｈ）参照）。
垂直書込オフセット信号VWOFTがOR回路228を介しての
出力により、３ポート映像メモリ310のポート０ライン
インクリメント信号端子INC0に出力され、３ポート映像
メモリ310は垂直方向のアドレスがS3回インクリメント
されることになる。
（３）一方、垂直書込開始カウンタ225は水平同期信号V
SSTVのクロック数がS2になると、垂直書込開始信号VWS
をハイレベル『Ｈ』にして、垂直有効走査期間にわたり
量子化を許可する（第９図（ｄ）参照）。
（４）垂直書込オフセット信号VWOFTのクロックを得た
３ポート映像メモリ310は垂直書込がオフセットされ、
水平同期信号HSSTVがハイレベル『Ｈ』になると（第９
図（ｊ）参照）、水平書込開始カウンタ222及び水平書
込回数カウンタ223がリセットされ、水平書込開始信号H
WS及び水平書込回数信号HWTをローレベル『Ｌ』にする
（第９図（ｎ）及び（ｏ）参照）。
又、ドットクロック発生器221は水平書込ドットクロ
ック信号HWDCKを出力する（第９図（ｍ）参照）。
水平書込ドットクロック信号HWDCKの出力により、ADC
210は水平書込ドットクロック信号HWDCKをサンプリング
ホールド信号及びデータラッチ信号として動作し、輝度
信号LSTVをサンプリングする。
水平書込開始カウンタ222は水平書込ドットクロック
信号HWDCKのクロック数をカウントし、そのカウント値
がS1になると、水平書込開始信号HWSをハイレベル
『Ｈ』にして、有効水平走査期間の量子化を許可する
（第９図（ｎ）参照）。
これと同時に、水平書込開始カウンタ222は３ポート
映像メモリ310のポート０水平クリア信号HCLR0を１クロ
ック出力して、書き込み準備する。
このとき、AND回路229はハイレベル『Ｈ』の水平書込
開始信号HWS、反転入力されるローレベル『Ｌ』の水平
書込回数信号HWT、ハイレベル『Ｈ』の垂直書込開始信
号VWS及び反転入力されるローレベル『Ｌ』の垂直書込
回数信号VWTの論理積条件をとり、水平書込ドットクロ
ック信号HWDCKを書込許可信号WENBLとして、NOR回路230
に出力することになる。
さらに、NOR回路230はハイレベル『Ｈ』のポート０水
平クリア信号HCLR0、ハイレベル『Ｈ』の垂直同期信号V
SSTV、ハイレベル『Ｈ』の垂直書込オフセット信号VWOF
T又は垂直書込ラインクロック信号VWLCK及び書込許可信
号WENBLのNOT−OR条件をとり、３ポート映像メモリ310
のライトイネーブル信号端子WEにライトイネーブル信号
WEとして出力する。
３ポート映像メモリ310はライトイネーブル信号WEの
出力によりADC210が出力する輝度信号LSADを書き込む。
同時に、水平書込回数カウンタ223は水平書込ドット
クロック信号HWDCKのクロック数をカウントし、そのカ
ウント値がE1になるまで、輝度信号LSADの書き込みを許
可する。
カウント値がE1になると、水平書込回数カウンタ223
は水平書込回数信号HWTをハイレベル『Ｈ』にし書込を
禁止する（第９図（ｏ）参照）。
輝度信号LSADを書き込んでいる間に、垂直書込ライン
クロック発生器224が垂直書込ラインクロック信号VWLCK
を出力するまでの間は、同一の垂直方向のライトアドレ
スに対して、水平方向の書込が行われる。
垂直書込ラインクロック発生器224が垂直書込ライン
クロック信号VWLCKを、３ポート映像メモリ310のポート
０ラインインクリメントINC0信号として出力すると、３
ポート映像メモリ310の垂直方向の書込ラインアドレス
が１進む。
垂直書込回数カウンタ226に垂直書込ラインクロック
発生器224から出力される垂直書込ラインクロック信号V
WLCKのクロック数がE2になると、垂直書込回数カウンタ
226は垂直書込回数信号VWTをハイレベル『Ｈ』にして、
垂直有効走査期間に対し、３ポート映像メモリ310の書
込を停止する（第９図（ｅ）参照）。
この書込の停止は次に垂直同期信号VSSTVがハイレベ
ル『Ｈ』になるまで続く。
上述したように本実施例では、信号の単純な流れに対
して、ADC210及び３ポート映像メモリ310に出力する制
御信号を制御することにより、従来は、容易でなかった
スマート映像を実現できる。
なお、上述動作はハイレベル『Ｈ』をアクテイブ論理
としたが、ローレベル『Ｌ』をアクテイブ論理としても
同じである。
第８図に示すデジタイズ制御部内の各要素221〜227に
おける設定値と、デジタイズ制御部における処理内容と
の関係をまとめると、以下のようになる。水平書込ドッ
トクロック発生器211の設定値は、A/D変換器210に与え
られるドットクロック信号CKADの周波数を調整し、この
結果、ドットクロック信号CKADと映像メモリ310におけ
る水平アドレスの更新周波数（すなわち基本同期信号BS
YNCの周波数）との相対関係を調整して、書き込まれる
画像信号で表される画像の水平方向の拡大・縮小倍率を
決定する。垂直書込ラインクロック発生器224の設定値
は、同様に、書き込まれる画像信号で表される画像の垂
直方向の縮小倍率を決定する。水平書込開始カウンタ22
2の設定値は、入力される画像信号の各ライン上のどの
位置から映像メモリ310に書き込みを開始するかを規定
し、水平書込回数カウンタ223の設定値は、書き込みを
開始してから何ドット分の画像信号を映像メモリ310に
書き込むかを規定する。同様に、垂直書込開始カウンタ
225の設定値は、入力される画像信号の垂直方向のどの
位置から映像メモリ310に書き込みを開始するかを規定
し、垂直書込回数カウンタ226の設定値は、書き込みを
開始してから何ライン分の画像信号を映像メモリ310に
書き込むかを規定する。垂直書込オフセットカウンタ22
7は、映像メモリ310における書込アドレス範囲の垂直方
向の開始位置を規定する。なお、書込アドレス範囲の垂
直方向の終了位置は、この垂直書込オフセットカウンタ
227の設定値と、垂直書込回数カウンタ226の設定値とで
規定される。映像メモリ310における書込アドレス範囲
の水平方向の開始位置は、CPU620によって与えられるア
ドレス入力ADD0〜ADD3によって規定される。書込アドレ
ス範囲の水平方向の終了位置は、このアドレス入力ADD0
〜ADD3の値と、水平書込回数カウンタ223の設定値とで
規定される。なお、これらの各要素221〜227は、バス61
0を介してCPU620に接続されており、これらの各要素に
おける設定値とアドレス入力ADD0〜ADD3の値とは、デジ
タイズ制御部内の処理内容に応じてCPU620によって任意
に設定可能である。
本実施例により、映像信号VSTVの任意の解像度、任意
のアスペクト比、任意の領域のウインドウ表示及びマル
チストロボ静止画等の映像テクニックを、CPU620により
容易に操作でき、かつ民生機器向けの低価格化の実現が
容易であるため、今後普及するパソコンテレビ、インテ
リジェンス端末、テレビ電話、スマートテレビ等の映像
機器の他映像を用いた監視カメラからに対する領域指定
監視システム等も用いられ、今後映像と結び付く機器に
はなくてはならない。
３ポート映像メモリ310へCPU620が映像データを書き
込む場合には、以下の動作をする。
まず、CPU620は書込制御部340の切換制御信号CCを制
御して、映像データ選択部320及び映像メモリ制御信号
選択部330を切り換える。
この切り換えにより、３ポート映像メモリ310はデジ
タイズ制御部220が出力する書込制御信号WETVでなく、
書込制御部340が出力する書込制御信号WEPCが入力され
ることになる。
CPU620が出力する輝度信号WLSPCは書込制御部340及び
映像データ選択部320を介して３ポート映像メモリ310に
入力される。
３ポート映像メモリ310は書込制御部340が出力する書
込制御信号WEPCにより、この輝度信号WLSPCが書き込ま
れる。
次に、映像メモリ310内から映像データをCPU620が読
み出す場合には、３ポート映像メモリ310はDMA転送によ
り輝度信号がCPU620に転送される。
第10図はこのDMA転送に関わる３ポート映像メモリ31
0、FIFOメモリ360、FIFO読込制御部370及びその周辺回
路のブロック回路図である。
なお、FIFOメモリ360は３ポート映像メモリ310の水平
方向の１ライン分と同じ又はそれ以上の記憶容量を有し
ていればよい。
次に、CPU620が３ポート映像メモリ310の記憶してい
る輝度信号LSMEMをDMA転送により読み出すときの動作に
ついて説明する。
まず、CPU620に制御されている読込制御部350は３ポ
ート映像メモリ310から読み出す走査線のオフセット値
である走査線情報を３ポート映像メモリ310に出力す
る。
FIFO読込制御部370は指定された走査線の輝度データL
SMEMを３ポート映像メモリ310をダイレクト・メモリ・
アクセス（以下、DMAという）して、輝度信号LSMEMを非
同期I/OであるFIFOメモリ360の入力ポートに転送する。
CPU620は、FIFOメモリ360に転送された輝度信号LSMEM
をFIFOメモリ360の出力ポートから読込制御部350及びCP
Uバス610を介して読み込む。
なお、本実施例ではパソコン本体とパソコンモニタと
が分離された状態において説明したが、当然これらはパ
ソコンとパソコンモニタが一体においても実施できる。
次に、第10図に示したDMA回路の動作について、第11
図のタイミングチャートを参照して説明する。
（１）FIFO読込制御部370が３ポート映像メモリ310の水
平方向のアドレスをリセットする水平クリア信号HCLR2
を３ポート映像メモリ310に出力すると（第11図（ｂ）
参照）、３ポート映像メモリ310が水平方向の０番地に
セットされる。
又、水平クリア信号HCLR2の出力と同時にFIFO読込制
御部370がFIFOメモリ360の入力部のアドレスのリセット
信号FWR（水平クリア信号HCLR2をNOT回路372が反転した
信号）をFIFOメモリ360に出力すると（第11図（ｄ）参
照）、FIFOメモリ360の書込アドレスが０番地にセット
される。
（２）３ポート映像メモリ310のセット後、FIFO読込制
御部370の出力するクロック信号CLKが立上る度毎に（第
11図（ａ）参照）、３ポート映像メモリ310が輝度信号L
SMEMをデータバス371を介して出力し（第11図（ｃ）参
照）、FIFOメモリ360が読み込む。
（３）クロック信号CLKが立下がる度毎に（第11図
（ａ）参照）、３ポート映像メモリ310のアドレス及びF
IFOメモリ360のアドレスが１ずつインクリメントされ、
３ポート映像メモリ310からの輝度信号LSMEMの読み出し
及びFIFOメモリ360への輝度信号LSMEMの書き込みが繰り
返して実行される。
（４）輝度信号LSMEMの読み出し及び書き込みによるDMA
転送が水平１ライン分行われると、FIFO読込制御部370
が水平クリア信号HCLR2及びFRR信号を出力し、３ポート
映像メモリ310及びFIFOメモリ360のアドレスを０番地に
セットし、上述した動作を繰り返す。
この場合、FIFO読込制御部370の出力するクロック信
号CLKは３ポート映像メモリ310の読み出し条件の仕様上
から10MHz以上の周波数であるため、３ポート映像メモ
リ310のリフレッシュタイミングとして使用する。
次に、第12図は３ポート映像メモリ310の輝度信号を
記憶したFIFOメモリ360のアドレスを所定の番地にセッ
トして、FIFOメモリ360から輝度信号LSFIFOを読み出す
オフセット回路の回路図である。
このオフセット回路の動作について第13図のタイミン
グチャートを参照して説明する。
（１）CPU620はCPUバス610を介して読込制御部350にFIF
Oメモリ360の読出オフセット値Ｎをセットする。
（２）CPU620がハイレベル『Ｈ』のFIFO読込メモリリセ
ット信号PRを出力すると（第13図（ｂ）参照）、FIFO読
込制御部350内のカウンタ及びFIFOメモリ360内の読出ア
ドレスが０番地にセットされる。
又、FIFO読込メモリリセット信号RRの出力により、読
込制御部350内のクロックをスタートさせるFIFO読込オ
フセット許可信号CST及びクロックを停止させるFIFO読
込オフセット終了信号CENDがローレベル『Ｌ』になり、
CPU620がFIFOメモリ360及びFIFO読込制御部350にクロッ
ク信号CLKをＮクロック分出力する。
（３）FIFO読込制御部350はクロック信号CLKがＮクロッ
ク分出力された後（第13図（ａ）参照）、FIFO読込オフ
セット終了信号CENDをハイレベル『Ｈ』にし（第13図
（ｄ）参照）、FIFOメモリ360及びFIFO読込制御部350に
対するクロック信号CLKの出力を停止させる。
このとき、FIFOメモリ360はその出力部にＮ番地の輝
度信号LSFIFOをDATA信号として出力する。
又、FIFO読込オフセット終了信号CENDはCPU620に対し
ても出力され、CPU620はチップセレクト・読込信号RD/C
Sのハイレベル『Ｈ』により、DATA信号を読み込む。
（４）チップセレクト・読込信号RD/CSがローレベル
『Ｌ』になると、FIFOメモリ360のアドレスが１だけイ
ンクリメントされる。
クロック信号CLKは周波数が10MHz以上と非常に高いの
で、CPU620はFIFOメモリ360の任意の領域の輝度信号LSF
IFOの読み込みを非常に効率良く行なうことができる。
上述したように３ポート映像メモリ310の出力部を10
（MHz）以上で動作させることができるので、クロック
信号CLKを３ポート映像メモリ310特有のダイナミックメ
モリのリフレッシュタイミングとして使用できる。
従って、これらは今後期待される映像機器となり得る
パソコンTV、インテリジェンス端末、TV電話等の機器に
応用できる。
なお、第13図に示したタイミングチャートの論理は、
説明上一例であり、これに限るものではない。
なお、本実施例ではパソコン本体とパソコンモニタと
が分離された状態において、輝度データの転送を説明し
たが、パソコンとパソコンモニタが一体である装置の場
合においてもできる。
次に、スーパーインポーズ制御部420はCPU620により
制御された条件に基づいて、３ポート映像メモリ310及
びDAC410に読出制御信号及びクロック信号CKDAとビデオ
スイッチ510の制御信号を出力する。
３ポート映像メモリ310は読出制御信号RETVにより、
更新されている輝度信号LSMEMが読み出される。
DAC410は３ポート映像メモリ310から読み出された輝
度信号LSMEMをアナログ信号LSDAに変換してビデオスイ
ッチ510に出力する。
AND回路530はスーパーインポーズ制御部420が出力す
るスーパーインポーズ許可信号とCPU620により制御され
ているミキシング制御部520が出力する多重スーパーイ
ンポーズ許可信号のAND条件をとる。
ビデオスイッチ510はAND回路530の出力信号に基づい
てスイッチング制御され、DAC410が出力する輝度信号LS
DAをパソコン本体側輝度信号LSPCにスーパーインポーズ
して、パソコンモニタ輝度信号LSMONとして出力する。
次に、第14図は第４図に示したスーパーインポーズ制
御420及びその部の周辺回路のブロック回路図である。
なお、AND回路530は除いてある。
又、３ポート映像メモリ310は上述したソニー社製CXK
1206又は富士通社製MB81C1501であり、３つの入出力ポ
ートのうち、読出ポートを使用する。
ソニー社製CXK1206のデータシート番号71215−STの27
頁〜31頁までにタイミングチャートが記載されている。
使用ポートは２頁のリードポート１を用いる。
３ポート映像メモリ310はメモリ駆動クロック信号HDC
Kがポート１シフト信号CKR1に、メモリ垂直／水平リセ
ット信号MRSTがポート１直クリアVCLR1に、水平方向リ
セット信号HRSTがポート１水平クリアHCLR1に、垂直オ
フセット信号VROFT又は垂直ラインクロック信号VRLCKが
ポート１ラインインクリメントINC1に、ポート１出力イ
ネーブルRE1（負論理）がポート１出力イネーブルRE1
（負論理）にそれぞれ入力される。
又、輝度信号LSMEMがポート１データ出力DO10〜DO13
から読み出される。
これらのポート１シフト信号CKR1、ポート１垂直クリ
アVCLR1、ポート１水平クリア信号HCLR1、ポート１ライ
ンインクリメント信号INCL、ポート１出力イネーブルRE
1（負論理）、ポート１データ出力DO10〜D013により、
読出制御される輝度信号LSMEMは、４ビット、即ち16階
調の白黒色の輝度信号である。
なお、４ビット以上又はカラーの輝度信号も同様に取
り替えることは言うまでもない。
第14図において、310は輝度信号LSMEMを記憶している
３ポート映像メモリ、410は輝度信号LSMEMをアナログ変
換して輝度信号LSDAを出力するDAC、510は切換信号入力
端子に入力される切換信号CNTにより、Ａ点又はＢ点の
入力を、コモン点Ｃ点から出力するビデオスイッチ、62
0は輝度信号LSPC、水平同期信号HSPC及び垂直同期信号V
SPCを出力するパソコンのCPU、610はCPUバス、421は水
平基準読出ドットクロック信号HBDCKを出力する水平基
準読出ドットクロック発生器、422は水平読出開始Ａ信
号HRSA及び水平読出方向リセット信号HRSTを出力する水
平読出開始カウンタ、423は水平読出開始Ｂ信号HRSBを
出力する水平64クロックカウンタ、424は水平読出回数
信号HRTを出力する水平読出回数カウンタ、425は水平読
出ドットクロック信号HDDAを出力する水平読出ドットク
ロック発生器、426は水平基準読出ドットクロック発生
器421のカウント数をCPU620により任意に設定できる機
能を有しており、垂直読出オフセット信号VROFTを出力
するメモリ垂直読出オフセットカウンタ、427は垂直ブ
ランキング終了信号VBEを出力する垂直ブランキング数
カウンタ、428は垂直読出開始信号VRSを出力する垂直読
出開始カウンタ、429は垂直読出回数信号VTRを出力する
垂直読出回数カウンタ、430は垂直読出ラインクロック
信号VRLCKを出力する垂直読出ラインクロック発生器、4
31はスーパーインポーズ許可信号SENBLを出力するAND回
路、432は垂直読出オフセット信号VROFTと垂直読出ライ
ンインクリメント信号VRLCKをポート１ラインインクリ
メントINC1として出力するOR回路、433はリードイネー
ブル信号RE1を出力するNOR回路、434、435はトライステ
ート回路、436はインバータ回路である。
パソコンが出力する輝度信号LSPCは、ビデオスイッチ
510のＡ点に入力される。
又、水平同期信号HSPCは水平基準読出ドットクロック
発生器421、水平読出開始カウンタ422、水平64クロック
カウンタ423、水平読出回数カウンタ424、水平読出ドッ
トクロック発生器425、垂直ブランキング数カウンタ42
7、垂直読出開始カウンタ428、垂直読出回数カウンタ42
9、垂直読出ラインクロック発生器430及びパソコンモニ
タ（図示せず）にそれぞれ入力される。
水平読出開始カウンタ422、水平64クロックカウンタ4
23及び水平読出回数カウンタ424は水平同期信号HSPCに
よりそのカウント値がそれぞれリセットされる。
さらに、垂直同期信号VSPCは３ポート映像メモリ310
のポート１垂直クリアVCLR1、NOR回路433、垂直読出オ
フセットカウンタ426、垂直ブランキング数カウンタ42
7、垂直読出開始カウンタ428、垂直読出回数カウンタ42
9、垂直読出ラインクロック発生器430及びパソコンモニ
タにそれぞれ入力される。
垂直読出オフセットカウンタ426、垂直ブランキング
数カウンタ427、垂直読出開始カウンタ428、垂直読出回
数カウンタ429は垂直同期信号VSPCによりそのカウント
値がそれぞれリセットされる。
水平基準読出ドットクロック発生器421は、水平同期
信号HSPCに同期し、垂直同期信号HSPCの数100倍の周波
数の信号を出力するPLL回路により構成されており、パ
ソコンモニタの水平ドットクロック信号に対応した水平
基準読出ドットクロック信号HBDCKを出力する。
水平基準読出ドットクロック信号HBDCKは水平読出開
始カウント422、水平64クロックカウンタ423、水平読出
回数カウンタ424、垂直読出オフセットカウンタ426及び
トライステート回路435を介して３ポート映像メモリ310
のクロック信号HDCKとして３ポート映像メモリ310のポ
ート１シフト信号端子CKR1に出力される。
水平読出ドットクロック発生器425は水平同期信号HSP
Cに同期し、水平同期信号HSPCの周波数のN1倍の周波数
の信号を出力するPLL回路により構成されており、水平
読出ドットクロック信号HDDAを出力する。
水平読出ドットクロック信号HDDAはトライステート回
路434を介して３ポート映像メモリ310のクロック信号HD
CKとして３ポート映像メモリ310のポート１シフト信号
端子CKR1及びDAC410に出力され、輝度信号LSMEMの読出
クロック信号及びDAC410の変換クロック信号として用い
られる。
垂直読出ラインクロック発生器430は垂直同期信号VSP
Cに同期し、垂直同期信号VSPCの周波数のN2倍の周波数
の信号を出力するPLL回路により構成されており、垂直
読出ラインクロック信号VRLCKを出力する。
垂直読出ラインクロック信号VRLCKは３ポート映像メ
モリ310のクロック信号HDCKと同期しており、OR回路432
を介して３ポート映像メモリ310の垂直方向のアドレス
であるラインアドレスを進めるポート１ラインインクリ
メント1NC1及びOR回路432、NOR回路433を介してポート
１出力イネーブルRE1（負論理）に出力される。
垂直読出ラインクロック信号VRLCKは３ポート映像メ
モリ310のクロック信号HDCKと同期しており、OR回路432
を介して３ポート映像メモリ310の垂直方向のアドレス
であるラインアドレスを進めるポート１ラインインクリ
メント1NC1及びOR回路432、NOR回路433を介してポート
１出力イネーブルRE1（負論理）に出力される。
これら水平基準読出ドットクロック信号HBDCK、水平
読出ドットクロック信号HDDA及び垂直読出ラインクロッ
ク信号VRLCKにより、スーパーインポーズ回路420の基本
的なタイミングを得る。
垂直読出オフセットカウンタ426は３ポート映像メモ
リ310の読出開始オフセット点を決めるため、垂直同期
信号VSPCによりカウント値がリセットされた後に、水平
基準読出ドットクロック発生器421が出力する水平基準
読出ドットクロック信号HBDCKに同期しながら、３ポー
ト映像メモリ310の垂直方向のラインアドレスを加算す
る垂直オフセット信号VROFTを出力する。
垂直ブランキング数カウンタ427は輝度信号LSPCの垂
直バックポーチ領域を削除させるためのカウンタが水平
同期信号HSPCのクロック数をカウントし、垂直バックポ
ーチ領域を過ぎると垂直ブランキング終了信号VBEを出
力する。
垂直読出開始カウンタ428は垂直ブランキング数カウ
ンタ427が出力する許可信号である垂直ブランキング終
了信号VBEの出力により、水平同期信号HSPCのクロック
数をカウントし、３ポート映像メモリ310からの垂直方
向に対する読出開始許可信号である垂直読出開始信号VR
Sを出力する。
垂直読出回数カウンタ429は垂直読出開始カウンタ428
が出力する許可信号である輝度信号VRSの出力により、
水平同期信号HSPCのクロック数をカウントし、３ポート
映像メモリ310からの垂直方向に対する読出期間である
垂直読出回数信号VRTを出力する。
垂直読出オフセットカウンタ426、垂直ブランキング
数カウンタ427、垂直読出開始カウンタ428及び垂直読出
回数カウンタ429により、３ポート映像メモリ310の垂直
制御をする。
なお、垂直読出オフセットカウンタ426がカウントす
る水平基準読出ドットクロック信号HBDCKのクロック
数、垂直ブランキング数カウンタ427がカウントする水
平同期信号HSPCのクロック数，垂直読出開始カウンタ42
8がカウントする水平同期信号HSPCのクロック数及び垂
直読出回数カウンタ429がカウントする水平同期信号HSP
Cのクロック数はCPU620がそれぞれの任意の値に設定で
きる。
又、水平読出開始カウンタ422は水平基準読出ドット
クロック発生器421が出力する水平基準読出ドットクロ
ック信号HBDCKのクロック数をカウントし、３ポート映
像メモリ310の水平方向に対する読出開始許可信号であ
る水平読出開始Ａ信号HRSAを出力する。
水平64クロックカウンタ423は水平読出開始カウンタ4
22が出力する許可信号である水平読出開始Ａ信号HRSAの
出力により、水平基準読出ドットクロック発生器421が
出力する基準ドットクロック信号HBDCKのクロック数を
カウントし、そのカウント値が３ポート映像メモリ310
の読出時の特性である64クロックになると、水平読出開
始Ｂ信号HRSBを出力する。
水平読出回数カウンタ424は水平基準読出ドットクロ
ック発生器421が出力する基準ドットクロック信号HBDCK
のクロック数をカウントし、３ポート映像メモリ310の
水平方向に対する読出期間の許可信号である水平読出回
数信号HRTを出力する。
水平読出開始カウンタ422、水平64クロックカウンタ4
23及び水平読出回数カウンタ424により、３ポート映像
メモリ310の水平制御をする。
なお、水平読出開始カウンタ422がカウントする水平
基準読出ドットクロック信号HBDCKのクロック数、水平
読出回数カウンタ424がカウントする基準ドットクロッ
ク信号HBDCKのクロック数はCPU620がそれぞれ任意の値
に設定できる。
第14図に示すスーパーインポーズ制御部内の各要素42
1〜430における設定値と、スーパーインポーズ制御部に
おける処理内容との関係をまとめると、以下のようにな
る。水平読出ドットクロック発生器425の設定値は、D/A
変換器410に与えられるドットクロック信号HDDAの周波
数を調整し、この結果、ドットクロック信号HDDAと映像
メモリ310における水平アドレスの更新周波数（すなわ
ち水平基準ドットクロック信号HBDCKの周波数）との相
対関係を調整して、読み出される画像信号で表される画
像の水平方向の拡大・縮小倍率を決定する。垂直読出ラ
インクロック発生器430の設定値は、同様に、読み出さ
れる画像信号で表される画像の垂直方向の拡大・縮小倍
率を決定する。水平読出開始カウンタ422の設定値は、
読み出され画像信号が表示装置の各ライン上のどの位置
から表示されるかを測定し、水平読出回数カウンタ424
の設定値は、読み出しを開始してから何ドット分の画像
信号を映像メモリ310から読み出して表示するかを規定
する。同様に、垂直読出開始カウンタ428の設定値は、
読み出される画像信号が表示装置の垂直方向のどの位置
から表示されるかを規定し、垂直読出回数カウンタ429
の設定値は、読み出しを開始してから何ライン分の画像
信号を映像メモリ310から読み出して表示するかを規定
する。垂直読出オフセットカウンタ426は、映像メモリ3
10における読出アドレス範囲の垂直方向の開始位置を規
定する。なお、読出アドレス範囲の垂直方向の終了位置
は、この垂直読出オフセットカウンタ426の設定値と、
垂直読出回数カウンタ429の設定値とで規定される。映
像メモリ310における読出アドレス範囲の水平方向の開
始位置は、CPU620によって与えられるアドレス入力ADD0
〜ADD3によって規定される。読出アドレス範囲の水平方
向の終了位置は、このアドレス入力ADD0〜ADD3の値と、
水平読出回数カウンタ424の設定値とで規定される。な
お、これらの各要素422,424〜426,428〜430は、バス610
を介してCPU620に接続されており、これらの各要素にお
ける設定値とアドレス入力ADD0〜ADD3の値とは、スーパ
ーインポーズ制御部内の処理内容に応じてCPU620によっ
て任意に設定可能である。
次に、スーパーインポーズ制御部420の動作につい
て、第15図、第16図、第17図及び第18図を参照して説明
する。
なお、第15図は３ポート映像メモリ310の垂直方向の
読出許可のタイミングチャートであり、第16図は３ポー
ト映像メモリ310の垂直オフセットのタイミングチャー
トであり、第17図は３ポート映像メモリ310の水平方向
の読出許可のタイミングチャートであり、第18図は３ポ
ート映像メモリ310の水平方向の読み出しのタイミング
チャートである。
まず、３ポート映像メモリ310の垂直方向の読出許可
について、第15図を参照して説明する。
垂直同期信号VSPCがハイレベル『Ｈ』になると（第15
図（ａ）参照）、垂直ブランキング数カウンタ427、垂
直読出開始カウンタ428及び垂直読出回数カウンタ429が
リセットされ、垂直ブランキング終了信号VBE、垂直読
出開始信号VRS及び垂直読出回数信号VRTがそれぞれロー
レベル『Ｌ』になり、（第15図（ｄ）、（ｅ）、（ｆ）
参照）、垂直ブランキング数カウンタ427が水平同期信
号HSPCのクロック数をカウント、垂直バックポーチ領域
を過ぎると垂直ブランキング終了信号VBEをハイレベル
『Ｈ』にする（第15図（ｄ）参照）。
垂直ブランキング終了信号VBEがハイレベル『Ｈ』に
なると、垂直読出開始カウンタ428が水平同期信号HSPC
のクロック数のカウントを開始する。
垂直読出開始カウンタ428がCPU620の設定した値をカ
ウントすると、垂直読出開始信号VRSをハイレベル
『Ｈ』にする（第15図（ｅ）参照）。
垂直読出開始信号VRSがハイレベル『Ｈ』になると、
３ポート映像メモリ310が垂直方向に対してて、輝度信
号LSMEMの読み出しの開始が許可されたことになるの
で、垂直読出回数カウンタ429が水平同期信号HSPCのク
ロック数のカウントを開始する。
垂直読出回数カウンタ429がCPU620の設定した値をカ
ウントすると、垂直読出回数信号VRTをハイレベル
『Ｈ』にする（第15図（ｆ）参照）。
AND回路431は水平読出開始Ｂ信号HRSBがハイレベル
『Ｈ』、水平読出回数信号HRTがローレベル『Ｌ』であ
るときは、垂直読出開始信号VRSがハイレベル『Ｈ』で
あり、垂直読出回数信号VRTがローレベル『Ｌ』である
期間だけ、ハイレベル『Ｈ』のスーパーインポーズ許可
信号SENBLを出力する。
従って、３ポート映像メモリ310は水平方向の読出許
可に基づいて輝度信号LSMEMが読み出される。
次に、３ポート映像メモリ310の垂直オフセットにつ
いて、第16図を参照して説明する。垂直同期信号VSPCが
ハイレベル『Ｈ』になると（第16図（ａ）参照）、垂直
読出オフセットカウンタ426がリセットされ、基準ドッ
トクロック信号HBDCKのクロック数のカウントを開始す
る。
垂直読出オフセットカウンタ426がCPU620の設定した
値をカウントしながら、垂直読出オフセット信号VROFT
をOR回路432を介して３ポート映像メモリ310のポート１
ラインインクリメントINC1に出力し（第16図（ｃ）参
照）、３ポート映像メモリ310の垂直ラインのオフセッ
トをする。
そのとき、NOR回路433に垂直同期信号VSPC及び垂直読
出オフセット信号VROFTが入力されているので、リード
イネーブル信号RE1（負論理）も３ポート映像メモリ310
のリードイネーブルRE1（負論理）に出力される。
次に、３ポート映像メモリ310の水平方向の読出し許
可について、第17図を参照して説明する。
水平同期信号HSPCが出力されると、水平読出開始カウ
ンタ422、水平64クロックカウンタ423及び水平読出回数
カウンタ424がリセットされ、水平読出開始Ａ信号HRS
A、水平読出開始Ｂ信号HRSB及び水平読出回数信号HRTが
ローレベル『Ｌ』になる（第17図（ｄ）、（ｅ）、
（ｆ）、参照）。
水平読出開始カウンタ422は水平基準読出ドットクロ
ック発生器421が出力する基準ドットクロック信号HBDCK
のクロック数をカウント（第17図（ｃ）参照）し、その
カウント値がCPU620の設定した値となると、水平読出開
始Ａ信号HRSAをハイレベル『Ｈ』にする（第17図（ｄ）
参照）。
水平読出開始Ａ信号HRSAがハイレベル『Ｈ』になる
と、水平64クロックカウンタ423が基準ドットクロック
信号HBDCKのクロック数のカウントを開始し、そのカウ
ント値が64になると、水平読出開始Ｂ信号HRSBをハイレ
ベル『Ｈ』にする（第17図（ｅ）参照）。
なお、水平64クロックカウンタ423は３ポート映像メ
モリ310の特性上生じるもので、64に限る訳ではない。
水平読出開始Ｂ信号HRSBがハイレベル『Ｈ』になる
と、３ポート映像メモリ310の水平方向の読出が許可さ
れたことになり、水平読出回数カウンタ424は基準ドッ
トクロック信号HBDCKのクロック数のカウントを開始
し、そのカウント値がCPU620の設定した値になると、水
平読出回数信号HRTをハイレベル『Ｈ』にする（第17図
（ｆ）参照）。
AND回路431は垂直読出開始信号VRSがハイレベル
『Ｈ』であり、垂直読出回数信号VRTがローレベル
『Ｌ』であるときは、水平読出開始Ｂ信号HRSBがハイレ
ベル『Ｈ』であり、水平読出回数信号HRTがローレベル
『Ｌ』である期間だけ、ハイレベル『Ｈ』のスーパーイ
ンポーズ許可信号SENBLを出力する。
従って、３ポート映像メモリ310は垂直方向の読出許
可に基づいて、輝度信号LSMEMが読み出される。
次に、３ポート映像メモリ310の水平方向の読み出し
について、第18図を参照して説明する。
スーパーインポーズ許可信号SENBLがハイレベル
『Ｈ』となり（第18図（ｃ）参照）、水平読出ドットク
ロック発生器425が出力する水平読出ドットクロック信
号HDDAのクロックに基づいて（第18図（ｂ）参照）、３
ポート映像メモリ310からの輝度信号LSMEMの読み出し及
びDAC410のアナログ変換が行われたときのリードイネー
ブル信号RE1も示したものである。
パソコンの輝度信号LSPCはビデオスイッチ510のＡ点
に入力される。
又、３ポート映像メモリ310から読み出され、DAC410
がアナログ変換した輝度信号LSDAはビデオスイッチ510
のＢ点に入力される。
ビデオスイッチ510の切り換えにより、ビデオスイッ
チ510の出力である輝度信号LSMONは、パソコンが出力す
る輝度信号LSPCに対応する画像の中に、アナログ変換し
た輝度信号LSDAに対応する画像をスーパーインポーズし
た画像に対応する輝度信号LSMOMとして出力される。
なお、輝度信号LSMONの出力とともに、水平同期信号H
SPC及び垂直同期信号VSPCもパソコンモニタに出力され
る。
なお、上述したタイミングチャートは、一例であり、
各信号が正論理又は負論理であっても上述した動作をす
ることができる。
又、第14図においては、ハイレベル『Ｈ』のスーパー
インポーズ許可信号SENBLがNOT回路436を介してトライ
スレート回路434に出力されているときは、トライステ
ート回路434が動作して、水平読出ドットクロック信号H
DDAを駆逐クロック信号HDCKとして出力し、スーパーイ
ンポーズ許可信号SENBLがローレベル『Ｌ』のときは、
トライステート回路435が動作して、基準ドットクロッ
ク信号HBDCKを駆動クロック信号HDCKとして出力してい
る。以上により、映像メモリ310から読み出された輝度
信号LSMEMの映像を、輝度信号LSPCで表わされる映像内
の任意の位置に任意のサイズでスーパーインポーズでき
る。
本発明によれば、インテリジェント端末機、民生用の
テレビにスーパーインポーズ制御部420を用いることに
より、テレビ電話、インターフォン等の映像を容易にス
ーパーインポーズできるため、モニタなしのテレビ電
話、インターフォンが実現でき、当然パソコンテレビと
して、ワープロを操作しながら同一モニタ上で野球中継
を楽しめたり、CAIによるリアルな映像による教育、VDT
作業者に対するストレス予防対策、又コンピュータ上に
より動画による監視システム等、映像がコンピュータ内
で自由に制御されることにより新しいソフト的コンピュ
ータ化実現の一歩とも云える。
次に、第19図は輝度信号を多重スーパーインポーズす
る回路のブロック図である。
パソコンが出力した輝度信号LSPCはビデオスイッチ51
0及び電圧比較器540に出力される。
電圧比較器540は輝度信号LSPCが基準電圧Vrより大き
いときはハイレベル『Ｈ』、小さいときはローレベル
『Ｌ』の比較信号COMPをNAND回路450に出力する。
又、スーパーインポーズ制御部420は比較信号COMPを
有効にする許可信号CENBLをNAND回路450に出力する。
NAND回路450は比較信号COMPがハイレベル『Ｈ』、許
可信号CENBLがハイレベル『Ｈ』のときにのみ、ローレ
ベル『Ｌ』の許可信号NENBLを出力する。
AND回路451は３ポート映像メモリ310から読み出さ
れ、DAC410により変換された輝度信号LSDAを輝度信号LS
PCにスーパーインポーズさせることを許可する許可信号
SENBL、輝度信号LSPCに輝度信号LSDAをスーパーインポ
ーズすることを許可する許可信号SSENBL及びNAND回路45
0が出力する許可信号NENBLが入力される。
ビデオスイッチ510は輝度信号LSPC内に映像信号LSDA
を、AND回路451が出力する切換信号CNTによりスーパー
インポーズさせる。
輝度信号LSPC内に輝度信号LSDAをスーパーインポーズ
しているときに、輝度信号LSPCのレベルが発生すると、
電圧比較器450の出力信号COMPがハイレベル『Ｈ』にな
る。
このとき、スーパーインポーズ制御部420が許可信号C
ENBLをNAND回路450にハイレベル『Ｈ』を出力している
と、NAND回路450がローレベル『Ｌ』の許可信号NENBLを
出力し、AND回路451が出力する切換信号CNTが輝度信号L
SPCのレベル期間だけローレベル『Ｌ』となる。
従って、輝度信号LSDA内でさらに輝度信号LSPCがパソ
コンモニタの輝度信号LSMON上でスーパーインポーズさ
れることになる。
第20図は第19図の動作を示すタイミングチャートであ
る。
なお、許可信号SENBLと許可信号CENBLはハイレベル
『Ｈ』とする。
これらにより得られたパソコンモニタの輝度信号LSMO
N（第20図（ｉ）参照）は、輝度信号LSPC（第20図
（ａ）参照）に輝度信号（第20図（ｂ）参照）LSDAがス
ーパーインポーズされ、輝度信号LSDAの走査中、輝度信
号LSPCで作成された文字、特殊形状を映像信号LSDA内へ
さらにスーパーインポーズさせたことになる。
なお、上述した動作は正論理又は負論理に拘らず成立
することは言うまでもない。
又、AND回路451及びNAND回路450はOR回路、AND回路、
マルチプレクサ、アナログスイッチ等のスイッチ機能を
有する全てにおいても有効に実現・応用できる容易な回
路である。例えば、NAND回路450をAND回路にすれば、出
力信号COMPがハイレベル『Ｈ』の期間のみ輝度信号LSDA
をスーパーインポーズできる。
輝度信号LSPCに輝度信号LSDAをスーパーインポーズさ
せることは一般的であるが、さらに輝度信号LSPC内に輝
度信号LSPCをスーパーインポーズさせることは非常に時
間を要し、まして、輝度信号LSDAが動画の場合等は不可
能であった。
しかし、本発明のように輝度信号LSDA内で表示させた
い文字、特殊形状を輝度信号LSDAの同一位置において輝
度信号LSPCに出力し、輝度信号LSPCのレベルの部分の
み、輝度信号LSDAのスーパーインポーズを解除させるだ
けで、従来、輝度信号LSDAの動画においても問題なく、
又非常に容易な回路で実現できるため、今後の映像処理
回路において必要不可欠である。
［発明の効果］ 請求項１記載の画像処理装置によれば、第１の書込制
御手段が、CPUによって設定された複数の書込パラメー
タによって特定される書込アドレス範囲で画像信号を映
像メモリに書き込むので、書込パラメータの設定を調整
することによって、画像信号を映像メモリの任意の領域
に書き込むことができるという効果がある。また、第１
の読出制御手段は、CPUによって設定された複数の読出
パラメータによって特定される読出アドレス範囲で第１
の画像信号を映像メモリから読み出すので、読出パラメ
ータの設定を調整することによって、第１の画像信号を
映像メモリの任意の領域から読み出すことができるとい
う効果がある。さらに、ビデオスイッチが第１の画像信
号を含む複数の画像信号の１つを選択するので、選択さ
れた画像信号を表示装置に与えれば、ビデオスイッチを
切り替えるだけで、映像メモリから読み出された画像を
容易に表示したり消去したりすることができるという効
果がある。
また、複数の書込パラメータを調整することによって
第１のクロック信号の周波数と映像メモリに与えられる
書込アドレスの更新周波数との相対関係を調整できる、
この結果、映像メモリに記憶される画像の水平倍率を非
整数を含む任意の値に変更できるという効果がある。
請求項２記載の画像処理装置によれば、複数の書込パ
ラメータを調整することによって入力アナログ画像信号
に同期する第２の水平同期信号の周波数と第１の書込ア
ドレスのライン更新周波数との相対関係を調整できるの
で、映像メモリに書き込まれる第１の画像の垂直倍率を
非整数を含む任意の値に変更することができるという効
果がある。
請求項３記載の画像処理装置によれば、複数の書込パ
ラメータで指定される第１の水平アドレス範囲および第
１の垂直アドレス範囲の範囲内において映像メモリ内に
画像を書き込むので、複数の書込パラメータの設定を変
えることによって映像メモリ内の書込アドレスの範囲を
任意に設定することができるという効果がある。
請求項４記載の画像処理装置によれば、A/D変換器の
前段側に映像信号デコーダを設けることによって、入力
されたコンポジット映像信号を分離することができると
いう効果がある。
請求項５記載の画像処理装置によれば、CPUからの指
示に応じて、第１の選択手段が入力された複数のコンポ
ジット映像信号の１つを選択するようにするので、様々
な入力ソースから供給された複数のコンポジット映像信
号の１つを任意に選択することができるという効果があ
る。
請求項６記載の画像処理装置によれば、入力ソースの
１つとしてテレビジョンチューナを備えるので、コンピ
ュータの表示装置にテレビジョン画像を選択して表示す
ることができるという効果がある。
請求項７記載の画像処理装置によれば、複数の読出パ
ラメータを調整することによって映像メモリに与えられ
る第１の読出アドレスのドット更新周波数と表示装置で
使用される水平ドットクロック信号の周波数との相対関
係を調整できるので、映像メモリから読み出される第２
の画像の水平倍率を非整数を含む任意の値に変更するこ
とができるという効果がある。
請求項８記載の画像処理装置によれば、第１の書込制
御手段が、CPUによって設定された複数の書込パラメー
タによって特定される書込アドレス範囲で画像信号を映
像メモリに書き込むので、書込パラメータの設定を調整
することによって、画像信号を映像メモリの任意の領域
に書き込むことができるという効果がある。また、第１
の読出制御手段は、CPUによって設定された複数の読出
パラメータによって特定される読出ドレス範囲で第１の
画像信号を映像メモリから読み出すので、読出パラメー
タの設定を調整することによって、第１の画像信号を映
像メモリの任意の領域から読み出すことができるという
効果がある。さらに、ビデオスイッチが第１の画像信号
を含む複数の画像信号の１つを選択するので、選択され
た画像信号を表示装置に与えれば、ビデオスイッチを切
り替えるだけで、映像メモリから読み出された画像を容
易に表示したり消去したりすることができるという効果
がある。
また、複数の読出パラメータを調整することによっ
て、映像メモリに与えられる第１の読出アドレスのドッ
ト更新周波数と表示装置で使用される水平ドットクロッ
ク信号の周波数との相対関係を調整でき、この結果、映
像メモリから読み出される画像の水平倍率を非整数を含
む任意の値に変更できるという効果がある。
請求項９記載の画像処理装置によれば、複数の読出パ
ラメータを調整することによって第１の水平同期信号の
周波数と第１の読出アドレスのライン更新周波数との相
対関係を調整できるので、映像メモリから読み出される
第２の画像の垂直倍率を非整数を含む任意の値に変更す
ることができるという効果がある。
請求項10記載の画像処理装置によれば、複数の読出パ
ラメータで指定される第２の水平アドレス範囲および第
２の垂直アドレス範囲の範囲内において映像メモリから
画像を読み出すので、複数の読出パラメータの設定を変
えることによって映像メモリ内の任意のアドレス範囲か
ら画像を読み出すことができるという効果がある。
請求項11記載の画像処理装置によれば、読出許可信号
を第１の選択信号として用いるので、読出許可信号で示
されるアドレス範囲において映像メモリから読み出され
た第１の画像信号をビデオスイッチから出力させること
ができるという効果がある。
請求項12記載の画像処理装置によれば、ビデオスイッ
チは、映像メモリから読み出される第１の画像信号と、
コンピュータシステムの表示制御部から供給される基本
画像信号とを切り替えて選択的に出力するので、第１の
画像信号で表される第２の画像が、基本画像の一部また
は全部の領域に表示されるという効果がある。
請求項13記載の画像処理装置によれば、第２の水平ア
ドレス範囲および第２の垂直アドレス範囲において読出
アドレスのドット更新周波数と等しい周波数を有する第
２のクロック信号を映像メモリに供給するので、少なく
とも第２の水平アドレス範囲および第２の垂直アドレス
範囲において画像の水平倍率を変更することができると
いう効果がある。
請求項14記載の画像処理装置によれば、映像メモリの
後段に設けられたD/A変換器の変換動作のタイミングを
規定する信号として第２のクロック信号を用いるように
すれば、映像メモリから読み出されたデジタル画像信号
をアナログ画像信号に正しく変換することができる。
請求項15記載の画像処理装置によれば、論理回路は、
スーパーインポーズのタイミングを示すスーパーインポ
ーズ許可信号と、映像メモリからの画像の読出を許可す
る読出許可信号の論理演算を行うことによって、ビデオ
スイッチにおける選択を指示する第１の選択信号を生成
するので、論理演算の種類によって、いくつかのスーパ
ーインポーズ状態を実現することができるという効果が
あある。
請求項16記載の画像処理装置によれば、基本画像信号
のレベルを所定の基準レベルと比較することによってス
ーパーインポーズ許可信号を生成するので、基本画像信
号が基準レベルを越える領域と越えない領域とでスーパ
ーインポーズの状態を切り替えることができるという効
果がある。
請求項17記載の画像処理装置によれば、複数の音声入
力をCPUからの指定で選択できるので、種々の音源から
所望の音声を選択してコンピュータシステムの表示装置
に出力することができるという効果がある。
請求項18記載の画像処理装置によれば、選択された音
声のボリュームをCPUからの指定に応じて制御するの
で、コンピュータシステムのユーザが音声を任意に調整
できるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例に係る画像処理装置の概略的
なブロック構成図、 第２図は第１図に示した画像処理装置の外観図、 第３図は第２図に示した拡張スロットカードを内蔵した
パソコン本体の外観図、 第４図は第１図に示した画像処理装置の主要部の詳細な
ブロック回路図、 第５図は第２図に示した拡張スロットカードとチューナ
との接続図、 第６図は第１図に示した画像処理装置の操作説明図、 第７図はメモリマップ、 第８図は第４図に示したデジタイズ制御部及びその周辺
回路の回路図、 第９図は第４図に示したデジタイズ制御部及びその周辺
回路の動作を示すタイミングチャート、 第10図は第４図に示したDMA回路の回路図、 第11図は第10図に示したDMA回路の動作を示すタイミン
グチャート、 第12図はオフセット回路の回路図、 第13図は第12図に示したオフセット回路の動作を示すタ
イミングチャート、 第14図は第４図に示したスーパーインポーズ制御部及び
その周辺回路の回路図、 第15図はスーパーインポーズ制御部及びその周辺回路の
動作を示すタイミングチャート、 第16図はスーパーインポーズ制御部及びその周辺回路の
動作を示すタイミングチャート、 第17図はスーパーインポーズ制御部及びその周辺回路の
動作を示すタイミングチャート、 第18図はスーパーインポーズ制御部及びその周辺回路の
動作を示すタイミングチャート、 第19図は多重スーパーインポーズ制御部の回路図、 第20図は第19図に示した多重スーパーインポーズ制御部
の動作を示すタイミングチャート、 第21図は従来の画像処理装置のブロック構成図である。 100……映像デコーダ 101……音声信号端子 102……音声信号端子 103……映像信号端子 110……音声信号選択回路 120……音量制御回路 130……映像信号選択回路 140……映像信号デコーダ 200……ADC制御部 210……ADC 220……デジタイズ制御部 221……水平書込ドットクロック発生器 222……水平書込開始カウンタ 223……水平書込回数カウンタ 224……垂直書込ラインクロック発生器 225……垂直書込開始カウンタ 226……垂直書込開始カウンタ 227……垂直書込オフセットカウンタ 228……NOA回路 229……AND回路 230……OR回路 300……３ポート映像メモリ制御部 310……３ポート映像メモリ 320……映像データ選択部 330……映像メモリ制御信号選択回路 340……書込制御部 360……FIFOメモリ 370……FIFO読込制御部 350……読込制御部 400……DAC制御部 410……DAC 420……スーパーインポーズ制御部 421……水平基準読出ドットクロック発生器 422……水平読出開始カウンタ 423……水平64クロックカウンタ 424……水平読出回数カウンタ 425……水平読出ドットクロック発生器 426……垂直読出オフセットカウンタ 427……垂直ブラツキング数カウンタ 428……垂直読出開始カウンタ 429……垂直読出回数カウンタ 430……垂直読出ラインクロック発生器 431……AND回路 432……OR回路 433……NOR回路 434、435……トライステート回路 436……インバータ回路 450……NAND回路 451……AND回路 500……映像ミキシング制御部 510……ビデオスイッチ 520……ミキシング制御部 530……AND回路 540……電圧比較器 600……CPU制御部 610……データバス（CPUバス） 620……CPU 700……パソコン本体 701……パソコンモニタ 702……キーボード 703……マウス 704……拡張スロットカード 705……本体間映像ケーブル 706……モニタ間映像ケーブル 710……チューナ 711……アンテナ 712……チューナ制御コネクタ 713、714、715……出力コネクタ 716……プラグ 717……ヘッドホン、VSTV……チューナの映像信号 LSTV……チューナの輝度信号 SSTV……チューナの同期信号 HSTV……チューナの水平同期信号 VSTV……チューナの水平同期信号 ASTV……チューナの音声信号 VSEX……VTRの映像信号 ASEX……VTRの音声信号 DIN0、DIN1、DIN2、DIN3……ポート０データ入力 ADD0、ADD1、ADD2……アドレス入力 INC0……ポート０ラインインクリメント HCLR0……ポート０水平クリア VCLR0……ポート０垂直クリア WE（負論理）……ポート０ライトイネーブル LSMEM……メモリの輝度信号 CKR1……ポート１シフト信号 VCLR1……ポート１垂直クリア HCLR1……ポート１水平クリア INC1……ポート１ラインインクリメント RE1（負論理）……ポート１出力イネーブル D010、D011、D012、D013……ポート１データ出力 LSPC……PCの輝度信号 HSPC……PCの水平同期信号 VSPC……PCの垂直同期信号 ASMON……モニタの音声信号 VSMON……モニタの映像信号 LSMON……モニタの輝度信号 WETV、WEPC……映像メモリ制御信号 Vr……基準電圧 HDCK……水平書込ドットクロック信号 HWS……水平書込開始信号 HWT……水平書込回数信号 VWS……垂直書込開始信号 VWT……垂直書込回数信号 WENBL……書込許可信号 VWLCK……垂直書込ラインクロック信号 VWOFT……垂直書込オフセット信号 WE……ライトイネーブル信号 BSYNC……基本同期信号 CC……書込制御回路の切換制御信号 HBDCK……水平基準読出ドットクロック信号 HRSA……水平読出開始Ａ信号 HRST……メモリ水平方向リセット信号 HRSB……水平読出開始Ｂ信号 HRT……水平読出回数信号 HDDA……水平読出ドットクロック信号 VROFT……垂直読出オフセット信号 VBE……垂直ブランツキング終了信号 VRS……垂直読出開始信号 VRT……垂直読出回数信号 VRLCK……垂直読出ラインクロック信号 SENBL……スーパーインポーズ許可信号 LSDA……輝度信号 HDCK……メモリ駆動クロック信号 MRST……メモリ垂直／水平リセット信号 HRSP……水平同期信号 VSPC……垂直同期信号 SENBL……許可信号 SSENBL……許可信号、CENBL……許可信号 COMP……比較信号 NENBL……許可信号 CNT……切換信号
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願昭63−331876 (32)優先日 昭63(1988)12月28日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願昭63−331878 (32)優先日 昭63(1988)12月28日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平1−28430 (32)優先日 平１(1989)２月７日 (33)優先権主張国 日本（ＪＰ） (56)参考文献 特開 昭60−172091（ＪＰ，Ａ) 特開 昭60−206383（ＪＰ，Ａ) 特開 昭58−160983（ＪＰ，Ａ) 特開 昭62−104383（ＪＰ，Ａ) 特開 昭61−245775（ＪＰ，Ａ) 特開 昭52−115121（ＪＰ，Ａ) 特開 昭61−130996（ＪＰ，Ａ) 特開 昭60−257694（ＪＰ，Ａ) 特開 昭62−180682（ＪＰ，Ａ) 特開 昭61−224576（ＪＰ，Ａ) 特開 昭62−155880（ＪＰ，Ａ) 実開 昭61−166673（ＪＰ，Ｕ) 実開 昭55−95369（ＪＰ，Ｕ)

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】CPUと、前記CPUに接続されたバスと、表示
    制御部と、表示装置とを有するコンピュータシステムに
    使用される画像処理装置であって、 与えられた入力アナログ画像信号を前記入力デジタル画
    像信号に変換するA/D変換器と、 前記入力デジタル画像信号を記憶する映像メモリと、 前記バスに接続され、前記CPUによって設定された複数
    の書込パラメータによって特定される書込開始アドレス
    と書込終了アドレスとで規定される書込アドレス範囲内
    の第１の書込アドレスを前記映像メモリに供給すること
    によって、前記映像メモリへの前記入力デジタル画像信
    号の書込を制御する第１の書込制御手段と、 前記映像メモリから読出された第１の画像信号を含む複
    数の画像信号を受け取り、前記複数の画像信号のうちの
    １つを選択するビデオスイッチと、 前記バスに接続され、前記複数の画像信号の１つを切り
    換えつつ選択するための第１の選択信号を前記ビデオス
    イッチに供給することによって、前記複数の画像信号で
    表される複数の画像のうち、１つの画像に他の画像がス
    ーパーインポーズされた合成画像を表す合成画像信号を
    生成するとともに、前記CPUによって設定された複数の
    読出パラメータによって特定される読出開始アドレスと
    読出終了アドレスとで規定される読出アドレス範囲内の
    第１の読出アドレスを、前記表示装置に与えられる第１
    の水平同期信号と第１の垂直同期信号とに同期して前記
    映像メモリに供給することによって、前記映像メモリか
    らの前記第１の画像信号の読出しを制御する第１の読出
    制御手段と、 を備え、 前記第１の書込制御手段は、 前記複数の書込パラメータを調整することによって、前
    記A/D変換器における変換タイミングを規定する第１の
    クロック信号の周波数と前記映像メモリに与えられる前
    記第１の書込アドレスのドット更新周波数との相対関係
    を調整し、この調整の結果、前記映像メモリに記憶され
    る画像信号によって表わされる第１の画像の水平方向の
    倍率を非整数を含む任意の値に変更する手段を備えるこ
    とを特徴とする画像処理装置。
  2. 【請求項２】請求項１記載の画像処理装置であって、 前記第１の書込制御手段は、さらに、 前記複数の書込パラメータを調整することによって、前
    記入力アナログ画像信号に同期する第２の水平同期信号
    の周波数と前記第１の書込アドレスのライン更新周波数
    との相対関係を調整し、この調整の結果、前記第１の画
    像の垂直方向の倍率を非整数を含む任意の値に変更する
    手段を備える画像処理装置。
  3. 【請求項３】請求項２記載の画像処理装置であって、 前記第１の書込制御手段は、さらに、 前記複数の書込パラメータと前記入力アナログ画像信号
    に同期する第２の垂直同期信号と前記第２の水平同期信
    号とに基づいて書込許可信号を生成するとともに、前記
    書込許可信号を前記映像メモリに供給することによっ
    て、前記複数の書込パラメータで指定される第１の水平
    アドレス範囲および第１の垂直アドレス範囲の範囲内に
    おいて、前記映像メモリに前記入力デジタル画像信号を
    書込むことを許可する手段、を備える画像処理装置。
  4. 【請求項４】請求項１記載の画像処理装置であって、さ
    らに、 前記A/D変換器の前段側に接続され、入力されたコンポ
    ジット映像信号を、前記入力アナログ画像信号と前記第
    ２の水平同期信号と前記第２の垂直同期信号とに分離す
    る映像信号デコーダ、を備える画像処理装置。
  5. 【請求項５】請求項４記載の画像処理装置であって、さ
    らに、 複数のコンポジット映像信号を入力する入力手段と、 前記バスに接続され、前記CPUからの指示に応じて前記
    複数のコンポジット映像信号の１つを選択するととも
    に、選択されたコンポジット映像信号を前記映像信号デ
    コーダに供給する第１の選択手段と、を備える画像処理
    装置。
  6. 【請求項６】請求項５記載の画像処理装置であって、 前記入力手段は、前記バスに接続されたテレビジョンチ
    ューナを備え、前記テレビジョンチューナにおいてチュ
    ーニングされる周波数が前記CPUによって特定される画
    像処理装置。
  7. 【請求項７】請求項１記載の画像処理装置であって、 前記第１の読出制御手段は、 前記複数の読出パラメータを調整することによって、前
    記映像メモリに与えられる前記第１の読出アドレスのド
    ット更新周波数と前記表示装置で使用される水平ドット
    クロック信号の周波数との相対関係を調整し、この調整
    の結果、前記映像メモリから読出された前記第１の画像
    信号によって表わされる第２の画像の水平方向の倍率を
    非整数を含む任意の値に変更する手段を備える画像処理
    装置。
  8. 【請求項８】CPUと、前記CPUに接続されたバスと、表示
    制御部と、表示装置とを有するコンピュータシステムに
    使用される画像処理装置であって、 与えられた入力アナログ画像信号を前記入力デジタル画
    像信号に変換するA/D変換器と、 前記入力デジタル画像信号を記憶する映像メモリと、 前記バスに接続され、前記CPUによって設定された複数
    の書込パラメータによって特定される書込開始アドレス
    と書込終了アドレスとで規定される書込アドレス範囲内
    の第１の書込アドレスを前記映像メモリに供給すること
    によって、前記映像メモリへの前記入力デジタル画像信
    号の書込を制御する第１の書込制御手段と、 前記映像メモリから読出された第１の画像信号を含む複
    数の画像信号を受け取り、前記複数の画像信号のうちの
    １つを選択するビデオスイッチと、 前記バスに接続され、前記複数の画像信号の１つを切り
    換えつつ選択するための第１の選択信号を前記ビデオス
    イッチに供給することによって、前記複数の画像信号で
    表される複数の画像のうち、１つの画像に他の画像がス
    ーパーインポーズされた合成画像を表す合成画像信号を
    生成するとともに、前記CPUによって設定された複数の
    読出パラメータによって特定される読出開始アドレスと
    読出終了アドレスとで規定される読出アドレス範囲内の
    第１の読出アドレスを、前記表示装置に与えられる第１
    の水平同期信号と第１の垂直同期信号とに同期して前記
    映像メモリに供給することによって、前記映像メモリか
    らの前記第１の画像信号の読出しを制御する第１の読出
    制御手段と、 を備え、 前記第１の読出制御手段は、 前記複数の読出パラメータを調整することによって、前
    記映像メモリに与えられる前記第１の読出アドレスのド
    ット更新周波数と前記表示装置で使用される水平ドット
    クロック信号の周波数との相対関係を調整し、この調整
    の結果、前記映像メモリから読出された前記第１の画像
    信号によって表わされる第２の画像の水平方向の倍率を
    非整数を含む任意の値に変更する手段を備える画像処理
    装置。
  9. 【請求項９】請求項８記載の画像処理装置であって、 前記第１の読出制御手段は、さらに、 前記複数の読出パラメータを調整することによって、前
    記第１の水平同期信号の周波数と前記第１の読出アドレ
    スのライン更新周波数との相対関係を調整し、この調整
    の結果、前記映像メモリから読出された前記第１の画像
    信号によって表わされる前記第２の画像の垂直倍率を非
    整数を含む任意の値に変更する手段を備える画像処理装
    置。
  10. 【請求項１０】請求項９記載の画像処理装置であって、 前記第１の読出制御手段は、さらに、 前記複数の読出パラメータと前記第１の水平同期信号と
    前記第１の垂直同期信号とに基づいて読出許可信号を生
    成するとともに、前記読出許可信号を前記映像メモリに
    供給することによって、前記複数の読出パラメータで指
    定される第２の水平アドレス範囲および第２の垂直アド
    レス範囲を範囲内において、前記映像メモリから前記第
    １の画像信号を読出すことを許可する手段、を備える画
    像処理装置。
  11. 【請求項１１】請求項10記載の画像処理装置であって、 前記第１の読出制御手段は、さらに、 前記読出許可信号を前記第１の選択信号として前記ビデ
    オスイッチに供給することによって、前記第２の水平ア
    ドレス範囲および前記第２の垂直アドレス範囲において
    前記映像メモリから読み出された前記第１の画像信号を
    前記ビデオスイッチから出力させる手段、を備える画像
    処理装置。
  12. 【請求項１２】請求項11記載の画像処理装置であって、 前記ビデオスイッチに供給される前記複数の画像信号
    は、前記映像メモリから読出される前記第１の画像信号
    と前記表示制御部から供給される基本画像信号とを含
    み、 前記ビデオスイッチは、前記第２の水平アドレス範囲お
    よび前記第２の垂直アドレス範囲において前記第１の画
    像信号を選択して出力するとともに、前記第２の水平ア
    ドレス範囲および前記第２の垂直アドレス範囲以外の読
    出アドレス範囲において前記基本画像信号を選択して出
    力し、これによって、前記第２の画像信号によって再現
    される前記第１の画像が、前記表示装置上で、前記複数
    の読出パラメータによって指定される領域内に表示され
    る、画像処理装置。
  13. 【請求項１３】請求項12記載の画像処理装置であって、 前記第１の読出制御手段は、さらに、 前記映像メモリの読出アドレスのドット更新周波数と等
    しい周波数を有する第２のクロック信号を生成する手段
    と、 前記読出許可信号に応じて、少なくとも前記第２の水平
    アドレス範囲および前記第２の垂直アドレス範囲におい
    て前記第２のクロック信号を前記映像メモリに供給する
    手段と、 を備える画像処理装置。
  14. 【請求項１４】請求項８記載の画像処理装置であって、
    さらに、 前記映像メモリと前記ビデオスイッチとの間に介挿さ
    れ、前記映像メモリから読出された前記第１の画像信号
    をデジタル信号から第１のアナログ信号に変換するとと
    もに、前記第１のアナログ信号を前記ビデオスイッチに
    供給するD/A変換器と、を備え、 前記第１の読出制御手段は、さらに、 前記D/A変換器における変換動作のタイミングを規定す
    る第３のクロック信号を生成して前記D/A変換器に供給
    する手段を備える画像処理装置。
  15. 【請求項１５】請求項12記載の画像処理装置であって、
    さらに、 前記基本画像信号に基づいて、前記表示装置上に表示さ
    れた前記第２の画像に前記基本画像の一部がスーパーイ
    ンポーズされるタイミングを示すスーパーインポーズ許
    可信号を生成するスーパーインポーズ制御手段と、 前記読出許可信号と前記スーパーインポーズ許可信号と
    を論理演算することによって前記第１の選択信号を生成
    する論理回路と、 を備える画像処理装置。
  16. 【請求項１６】請求項15記載の画像処理装置であって、 前記スーパーインポーズ制御手段は、 前記基本画像信号のレベルを所定の基準レベルと比較す
    ることによって前記スーパーインポーズ許可信号を生成
    する比較器、 を備える画像処理装置。
  17. 【請求項１７】請求項１または請求項８記載の画像処理
    装置であって、さらに、 複数の音声信号を入力するための音声信号入力手段と、 前記バスに接続され、前記CPUからの指定に応じて前記
    複数の音声信号の１つを選択するとともに、選択した音
    声信号を前記表示装置に供給する音声信号選択手段と、 を備える画像処理装置。
  18. 【請求項１８】請求項17記載の画像処理装置であって、
    さらに、 前記バスに接続されているとともに前記音声信号選択手
    段と前記表示装置との間に介挿されており、前記CPUか
    らの指定に応じて、前記選択された音声信号によって再
    現される音声の少なくともボリュームを制御する音声信
    号制御手段、 を備える画像処理装置。
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