JPS6242228A - 表示情報処理システム - Google Patents
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- JPS6242228A JPS6242228A JP60182341A JP18234185A JPS6242228A JP S6242228 A JPS6242228 A JP S6242228A JP 60182341 A JP60182341 A JP 60182341A JP 18234185 A JP18234185 A JP 18234185A JP S6242228 A JPS6242228 A JP S6242228A
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- 230000010365 information processing Effects 0.000 title claims description 11
- 230000009977 dual effect Effects 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/153—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using cathode-ray tubes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/126—The frame memory having additional data ports, not inclusive of standard details of the output serial port of a VRAM
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/18—Use of a frame buffer in a display terminal, inclusive of the display panel
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
未発１１は情報処理装置、特に文字や図形を表示するた
めの表示回路を有する表示情報処理システムに関する。
めの表示回路を有する表示情報処理システムに関する。
従来、この種表示情報処理システムは中央処理装置（Ｃ
ＰＵ）が表示メモリを読み古きするサイクルと表示メモ
リから表示データを読出すサイクルの２つがあり１表示
データは定期的に表示装置に送る必要があるため、中央
処理装置の表示メモリにｔＪ するアクセスは何らかの
制限を受けることがあった。
ＰＵ）が表示メモリを読み古きするサイクルと表示メモ
リから表示データを読出すサイクルの２つがあり１表示
データは定期的に表示装置に送る必要があるため、中央
処理装置の表示メモリにｔＪ するアクセスは何らかの
制限を受けることがあった。
これを回避するための方法としては主に次の４つの方法
がある。
がある。
１、 表示メモリのメモリブロックを分割し、表示用の
読出しサイクルをメモリブロックの交互に行なうことで
中央処理装置が表示メモリをアクセスする方法。
読出しサイクルをメモリブロックの交互に行なうことで
中央処理装置が表示メモリをアクセスする方法。
２、 表示メモリを読出すサイクルと、中央処理装置が
表示メモリをアクセスするサイクルを時間的に分割する
方法。
表示メモリをアクセスするサイクルを時間的に分割する
方法。
３、表示メモリから読出された表示データを先入れ先出
し回路（ＦＩＦＯ）に入れておき、中央処理装置が表示
メモリにアクセスしている時間は先入れ先出し回路内に
ある表示データを表示装置に送ることで中央処理装置の
待ち時間なしで表示メモリをアクセスする方法。
し回路（ＦＩＦＯ）に入れておき、中央処理装置が表示
メモリにアクセスしている時間は先入れ先出し回路内に
ある表示データを表示装置に送ることで中央処理装置の
待ち時間なしで表示メモリをアクセスする方法。
４、 表示メモリとして独立した二系統のアクセスのｌ
−１ｆ能なデュアルポートメモリを使用し、一系統を中
央処理装置に接続し、もう一系統を表示回路に接続し中
央処理装置の待ち時間なしでアクセスする方法。
−１ｆ能なデュアルポートメモリを使用し、一系統を中
央処理装置に接続し、もう一系統を表示回路に接続し中
央処理装置の待ち時間なしでアクセスする方法。
中央処理装置が表示メモリをアクセスする方法としては
以りのような方法があるが、ここでは３の方法について
図面を用いて説明する。
以りのような方法があるが、ここでは３の方法について
図面を用いて説明する。
第２図は表示情報処理システムの従来例の回路例である
。
。
中央処理装置ｉ！ｔ３１はビデオＲＡＭ３３に対し中央
処理装置アドレスバス４１と中央処理装置データバス４
２を使用して読出しや書込みを行なうが、ビデオＲＡＭ
３３は通常、バス切替回路３２によって中央処理装置バ
ス４１ 、４２からは切り離されており、中央処理装置
３１がビデオＲＡＭ３３の領域にアクセスするときのみ
、パス切替制御回路３４がバス切替回路３２に切替制御
信号を送り、バス４１ 、４２を接続してリード／ライ
トを可を駈とする。パス切替回路３２は、中央処理装置
アドレスバス４１および中央処理装置データバス４２と
表示用アドレスバス４３および表示用データバス４４を
パス切替制御回路３４からの切替制御信号で切り替える
。バス切替回路３２の中の破線はバス切替制御回路３４
からの切替制御信号によりアドレスバスとデータバスの
２組の切替えが連動して動作することを意味する。
処理装置アドレスバス４１と中央処理装置データバス４
２を使用して読出しや書込みを行なうが、ビデオＲＡＭ
３３は通常、バス切替回路３２によって中央処理装置バ
ス４１ 、４２からは切り離されており、中央処理装置
３１がビデオＲＡＭ３３の領域にアクセスするときのみ
、パス切替制御回路３４がバス切替回路３２に切替制御
信号を送り、バス４１ 、４２を接続してリード／ライ
トを可を駈とする。パス切替回路３２は、中央処理装置
アドレスバス４１および中央処理装置データバス４２と
表示用アドレスバス４３および表示用データバス４４を
パス切替制御回路３４からの切替制御信号で切り替える
。バス切替回路３２の中の破線はバス切替制御回路３４
からの切替制御信号によりアドレスバスとデータバスの
２組の切替えが連動して動作することを意味する。
また、ビデオＲＡＭ３３が中央処理装置アドレスバス４
１および中央処理装置データバス４２から切り離されて
いる場合には、表示アドレスカウンタ３５がビデオＲＡ
Ｍ３３に対して表示アドレスを出力し、ビデオＲＡＭ３
３から読出された表示すべき文字データなどの表示デー
タは先入先出回路３６に入力される。この先入先出回路
３６は複数のデータを入力された順に出力する機部を持
っており、出力はキャラクタジェネレータ３９に送られ
る。タイミング発生回路３７は先入先出回路３８および
キャラクタジェネレータ３９に対してタイミング信号を
送り、表示データが正確に表示データ４５として表示装
２ｔ （ＣＲＴ） ４Ｂに送出されるようにタイミング
信号を供給するとともに同期信号４６を出力する。
１および中央処理装置データバス４２から切り離されて
いる場合には、表示アドレスカウンタ３５がビデオＲＡ
Ｍ３３に対して表示アドレスを出力し、ビデオＲＡＭ３
３から読出された表示すべき文字データなどの表示デー
タは先入先出回路３６に入力される。この先入先出回路
３６は複数のデータを入力された順に出力する機部を持
っており、出力はキャラクタジェネレータ３９に送られ
る。タイミング発生回路３７は先入先出回路３８および
キャラクタジェネレータ３９に対してタイミング信号を
送り、表示データが正確に表示データ４５として表示装
２ｔ （ＣＲＴ） ４Ｂに送出されるようにタイミング
信号を供給するとともに同期信号４６を出力する。
待ち行列管理回路３８は先人先出回路３６の中の表示デ
ータの数を待ち行列数信号４７によりモニタして先入先
出回路３８の表示データが少い場合には、表示アドレス
カウンタ３５に対して表示読出制御信号を送り、ビデオ
ＲＡＭ３３の読出サイクルを発生させ、先人先出回路３
Ｇが一杯になるよう動作する。
ータの数を待ち行列数信号４７によりモニタして先入先
出回路３８の表示データが少い場合には、表示アドレス
カウンタ３５に対して表示読出制御信号を送り、ビデオ
ＲＡＭ３３の読出サイクルを発生させ、先人先出回路３
Ｇが一杯になるよう動作する。
この先入先出回路３８の待ち行列数を増加させる動作を
開始する待ち行列数を第１の数値とする。また、待ち行
列管理回路３日は同時に先人先出回路３６の表示データ
が空のときにパス切替制御回路３４に対して切替え禁ｊ
１−信号を送り、中央処理装置３ＩがビデオＲＡＭ３３
に対してアクセス要求を行なった場合、中央処理装置３
１を停止にさせる動作を行なう。
開始する待ち行列数を第１の数値とする。また、待ち行
列管理回路３日は同時に先人先出回路３６の表示データ
が空のときにパス切替制御回路３４に対して切替え禁ｊ
１−信号を送り、中央処理装置３ＩがビデオＲＡＭ３３
に対してアクセス要求を行なった場合、中央処理装置３
１を停止にさせる動作を行なう。
命令解読回路４９は中央処理装置データバス４２により
接続されており、中央処理装置３１が逐次実行する命令
をモニタしており、ビデオＲＡＭ３３に対するアクセス
のＯＩ能性のある命令を実行した場合は、待ち行列管理
回路３８に対して、ビデオＲＡＭ専有要求信号を送る。
接続されており、中央処理装置３１が逐次実行する命令
をモニタしており、ビデオＲＡＭ３３に対するアクセス
のＯＩ能性のある命令を実行した場合は、待ち行列管理
回路３８に対して、ビデオＲＡＭ専有要求信号を送る。
この信号により待ち行列管理回路３日は中央処理袋２１
３１がビデオＲＡＭ３３に対してアクセスするタイミン
グとビデオＲＡＭ３３に対して行なう読み書きの時間内
に先入先出回路３Ｂの中の表示データがなくなる呵滝性
を調べる。もし表示データがなくならないのであれば、
待ち行列数が前記第１の数値以下であっても、前記表示
読出し制御信号を発生せずにおく、この時の待ち行列数
を第２の数値とする。そして中央処理装置３１がビデオ
ＲＡＭ３３に対してアクセスするタイミングでバス切替
制御回路３４が中央処理装置３３１の状態を調べ、ビデ
オＲＡＭ３３に対して読み書きするのであればバス切替
制御回路３４はバス切替回路３２に対して切替制御信号
を送り中央処理装置３１がビデオＲＡＭ３３に対してア
クセスできるようにバスを切り替える。そして中央処理
袋５１３１のアクセスが終了した後に前記読出し制御信
号を発生可能な状態にする。なお、前記ビデオＲＡＭ要
求信号が発生し、所定のタイミングで中央処理袋２ｔ３
１がビデオＲＡＭ３３をアクセスしなかった場合には、
待ち行列管理回路３８は待ち行列数をモニタして前記読
出し制御信号を発生する状態に復帰する。また、待ち行
ター管理回路３８に対し前記ビデオＲＡＭ１ｔ７有要求
信−）が発生している状態において、先入先出回路３Ｂ
の中の表示データの数が中央処理装置３１が行なうビデ
オＲＡＭ３３へのアクセス中に消費されてしまう場合に
は、先入先出回路３６が空の詩と同様にバス切替制御回
路３４に対して切替え禁ｌト信号を送り、中央処理装置
１１３１がビデオＲＡＭ３３に対してアクセス要求を行
なった場合、中央処理装置３１を停止ｌ二させ、かつ前
記読出し制御信号を発生し、先入先出回路３６が一杯に
なるように動作する。
３１がビデオＲＡＭ３３に対してアクセスするタイミン
グとビデオＲＡＭ３３に対して行なう読み書きの時間内
に先入先出回路３Ｂの中の表示データがなくなる呵滝性
を調べる。もし表示データがなくならないのであれば、
待ち行列数が前記第１の数値以下であっても、前記表示
読出し制御信号を発生せずにおく、この時の待ち行列数
を第２の数値とする。そして中央処理装置３１がビデオ
ＲＡＭ３３に対してアクセスするタイミングでバス切替
制御回路３４が中央処理装置３３１の状態を調べ、ビデ
オＲＡＭ３３に対して読み書きするのであればバス切替
制御回路３４はバス切替回路３２に対して切替制御信号
を送り中央処理装置３１がビデオＲＡＭ３３に対してア
クセスできるようにバスを切り替える。そして中央処理
袋５１３１のアクセスが終了した後に前記読出し制御信
号を発生可能な状態にする。なお、前記ビデオＲＡＭ要
求信号が発生し、所定のタイミングで中央処理袋２ｔ３
１がビデオＲＡＭ３３をアクセスしなかった場合には、
待ち行列管理回路３８は待ち行列数をモニタして前記読
出し制御信号を発生する状態に復帰する。また、待ち行
ター管理回路３８に対し前記ビデオＲＡＭ１ｔ７有要求
信−）が発生している状態において、先入先出回路３Ｂ
の中の表示データの数が中央処理装置３１が行なうビデ
オＲＡＭ３３へのアクセス中に消費されてしまう場合に
は、先入先出回路３６が空の詩と同様にバス切替制御回
路３４に対して切替え禁ｌト信号を送り、中央処理装置
１１３１がビデオＲＡＭ３３に対してアクセス要求を行
なった場合、中央処理装置３１を停止ｌ二させ、かつ前
記読出し制御信号を発生し、先入先出回路３６が一杯に
なるように動作する。
〔発明が解決しようとする問題点〕 １−述した従来
の３の方法では中央処理装置の表示メモリに対するアク
セス頻度が多くなると、中位時間中に先入れ先出し回路
に表示データを入力するための表示用サイクル数が減少
し、ついには中央処理装置に対して表示用メモリのバス
を渡す時間がなくなり、中央処理装置を停止させて表示
用バスサイクルを優先させなければならなくなる状態と
なる。すなわち、この方法は中央処理装置が表示メモリ
を頻繁にアクセスする場合には処理速度が低ドする欠点
がある。また、先入先出回路や制御回路が複雑になり高
価になるという欠点がある。
の３の方法では中央処理装置の表示メモリに対するアク
セス頻度が多くなると、中位時間中に先入れ先出し回路
に表示データを入力するための表示用サイクル数が減少
し、ついには中央処理装置に対して表示用メモリのバス
を渡す時間がなくなり、中央処理装置を停止させて表示
用バスサイクルを優先させなければならなくなる状態と
なる。すなわち、この方法は中央処理装置が表示メモリ
を頻繁にアクセスする場合には処理速度が低ドする欠点
がある。また、先入先出回路や制御回路が複雑になり高
価になるという欠点がある。
また、■の方法はメモリブロックを分割することでバス
の幅が２倍以上となり１回路的な負担が大きく高価にな
る欠点がある。
の幅が２倍以上となり１回路的な負担が大きく高価にな
る欠点がある。
２の方法は中央処理装置と表示すイクルが同期するのが
濠率的であるので、システム設計を行なう場合表示タイ
ミングとの関係から中央処理袋ａのクロック周波数とし
てとり得る値が制限され。
濠率的であるので、システム設計を行なう場合表示タイ
ミングとの関係から中央処理袋ａのクロック周波数とし
てとり得る値が制限され。
本来中央処理装置が持つ最高周波数を出せなかったり、
逆に表示タイミングが制限されることで表示タイミング
がＮＴＳＣ，ＰＡＬ等の規格を満足できない等の欠点が
ある。
逆に表示タイミングが制限されることで表示タイミング
がＮＴＳＣ，ＰＡＬ等の規格を満足できない等の欠点が
ある。
４の方法は中央処理装置の動作効率は １００％であり
、表示回路と中央処理装置のクロック周波数も自由に選
択できるが、完全な二系統のアクセスに耐えるデュアル
ポートメモリは通常のメモリに比較して最低２倍の賃の
メモリセルを持つ必要があり、非常に高価になる欠点が
ある。
、表示回路と中央処理装置のクロック周波数も自由に選
択できるが、完全な二系統のアクセスに耐えるデュアル
ポートメモリは通常のメモリに比較して最低２倍の賃の
メモリセルを持つ必要があり、非常に高価になる欠点が
ある。
すなわち、従来の表示情報処理システムは高速化が難し
かったり、高価になるという欠点を有していた。
かったり、高価になるという欠点を有していた。
本発明の表示情報処理システムは、
プログラムを格納し、実行する中央処理装置と、
指定されたアドレスに対応するメモリセルの内容を読み
古きするための第１の端−ｆと前記の指定されたアドレ
スとは別に指定された複数のメモリセルの内容を保持す
るデータレジスタとデータレジスタの内容をクロックに
同期して順次表示データとして出力する第２の端子を有
し、前記表示データが格納されるとともに、第１の端子
に接続された中央処理装置により前記表示データの読み
書きが行なわれ、かつ表示クロックに同期して第２の端
子から表示データが読出されるデータ転送型デュアルポ
ートメモリと、 デュアルポートメモリに蓄えられた表示データの表示ア
ドレスを発生する表示アドレス発生回路と、 一定蒔間ごとに表示器へのデータレジスタノ表示データ
の供給を指示するためのタイミング信号を発生する表示
用クロック発生回路と、デュアルポートメモリに対して
、メモリセルからデータレジスタにデータ転送するタイ
ミング信号を発生するタイミング発生回路と、 前記タイミングにおいて中央処理装置がデュアルポート
メモリに対しアクセスを行なった場合あるいは行なおう
とした場合に中央処理装置の動作を停止Ｆさせる制御回
路とを有する。
古きするための第１の端−ｆと前記の指定されたアドレ
スとは別に指定された複数のメモリセルの内容を保持す
るデータレジスタとデータレジスタの内容をクロックに
同期して順次表示データとして出力する第２の端子を有
し、前記表示データが格納されるとともに、第１の端子
に接続された中央処理装置により前記表示データの読み
書きが行なわれ、かつ表示クロックに同期して第２の端
子から表示データが読出されるデータ転送型デュアルポ
ートメモリと、 デュアルポートメモリに蓄えられた表示データの表示ア
ドレスを発生する表示アドレス発生回路と、 一定蒔間ごとに表示器へのデータレジスタノ表示データ
の供給を指示するためのタイミング信号を発生する表示
用クロック発生回路と、デュアルポートメモリに対して
、メモリセルからデータレジスタにデータ転送するタイ
ミング信号を発生するタイミング発生回路と、 前記タイミングにおいて中央処理装置がデュアルポート
メモリに対しアクセスを行なった場合あるいは行なおう
とした場合に中央処理装置の動作を停止Ｆさせる制御回
路とを有する。
このようにメモリとしてデータ転送型デュアルポートメ
モリを備え、デュアルポートメモリがメモリセルからデ
ータレジスタヘデータ転送するデータトランスファサイ
クルに中央処理装置がデュアルポートメモリをアクセス
する場合だけ中央処理装置の動作を停止させることによ
り、データトランスファサイクル除く時間に対しては中
央処理装置がデュアルポートメモリの領域に待ち時間な
しでアクセス回旋で、中央処理装置の効率が高くなる。
モリを備え、デュアルポートメモリがメモリセルからデ
ータレジスタヘデータ転送するデータトランスファサイ
クルに中央処理装置がデュアルポートメモリをアクセス
する場合だけ中央処理装置の動作を停止させることによ
り、データトランスファサイクル除く時間に対しては中
央処理装置がデュアルポートメモリの領域に待ち時間な
しでアクセス回旋で、中央処理装置の効率が高くなる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の表示情報処理システムの一実施例を示
すブロック図である。
すブロック図である。
中央処理装置１はデュアルポートビデオＲＡＭ３に対し
アドレスバス１３とデータバス１２を使用して読み書き
を行なう。
アドレスバス１３とデータバス１２を使用して読み書き
を行なう。
バス切替回路８は通常中央処理装置１とデュアルポート
ビデオＲＡＭ３を接続しており、中央処理装置１は一般
のメモリと何ら変わることなくアクセス回走となってい
る。デュアルポートビデオＲＡＭ３内にあるデータレジ
スタ２２の内容は１表示用クロック発生回路１０によっ
て発生する表示用クロック９に同期してシリアルリード
ポート１９から出力され、シフトレジスタ４に入り、パ
ラレル・シリアル変換されて映像信号２０となり表示器
２２ （ＣＲＴ）１１に入力される。データトランスフ
ァ信号発生回路６は表示アドレス発生回路７から出力さ
れたタイミング信号からデュアルポートビデオＲＡＭ３
中のデータレジスタ２２内にあるデータ数を計数してお
り、完全にシフトアウトする直前のタイミングでバス切
替回路８に対してバス切替信号１７を送り、バスを切替
える０表示アドレス発生回路７は次から表示するべきビ
デオＲＡＭ３のアドレスをバス切替回路８を通じてデュ
アルポートビデオＲＡＭ３に墜える。また、このタイミ
ングでデータトランスファ信号１８をデュアルポートビ
デオＲＡＭ３とＲＡＭ制御回路２に送る。ＲＡＭ制御回
路２はデータトランスファ信号１６を受けると、デュア
ルポートビデオＲＡＭ３に対しＲＡＭ制御信号１８を発
生する。こうしてデュアルポートビデオＲＡＭ３はデー
タトランスファサイクルの動作を行ない表示アドレス発
生回路７で指定されたアドレスを含む行アドレスのデー
タをデータレジスタ２２に転送し、引きつづき表示デー
タの出力を行なうことができる。
ビデオＲＡＭ３を接続しており、中央処理装置１は一般
のメモリと何ら変わることなくアクセス回走となってい
る。デュアルポートビデオＲＡＭ３内にあるデータレジ
スタ２２の内容は１表示用クロック発生回路１０によっ
て発生する表示用クロック９に同期してシリアルリード
ポート１９から出力され、シフトレジスタ４に入り、パ
ラレル・シリアル変換されて映像信号２０となり表示器
２２ （ＣＲＴ）１１に入力される。データトランスフ
ァ信号発生回路６は表示アドレス発生回路７から出力さ
れたタイミング信号からデュアルポートビデオＲＡＭ３
中のデータレジスタ２２内にあるデータ数を計数してお
り、完全にシフトアウトする直前のタイミングでバス切
替回路８に対してバス切替信号１７を送り、バスを切替
える０表示アドレス発生回路７は次から表示するべきビ
デオＲＡＭ３のアドレスをバス切替回路８を通じてデュ
アルポートビデオＲＡＭ３に墜える。また、このタイミ
ングでデータトランスファ信号１８をデュアルポートビ
デオＲＡＭ３とＲＡＭ制御回路２に送る。ＲＡＭ制御回
路２はデータトランスファ信号１６を受けると、デュア
ルポートビデオＲＡＭ３に対しＲＡＭ制御信号１８を発
生する。こうしてデュアルポートビデオＲＡＭ３はデー
タトランスファサイクルの動作を行ない表示アドレス発
生回路７で指定されたアドレスを含む行アドレスのデー
タをデータレジスタ２２に転送し、引きつづき表示デー
タの出力を行なうことができる。
また、ＣＰＵ制御回路５は表示アドレス発生回路７から
得られたタイミング信号から前記データトランスファサ
イクルより以前のタイミングで中央処理装置ｌの状態を
調べ、もし前記データトランスファサイクルを実行しよ
うとしているデュアルポートビデオＲＡＭ３に対して中
央処理装２１１がアクセスを行なう場合だけＣＰＵ停止
信号１４を送り中央処理装２ｔｌの動作を止める。また
、ＣＰＵ制御回路５は同時にＲＡＭ制御回路２に対して
も中央処理装置１の要求でＲＡ Ｍ ｒｆＪＩ御信号１
８を出さないようＣＰＵＰ％正信号１４を送る。こうし
てデータトランスファサイクルを優先して実行させ、デ
ータトランスファサイクルが終了したのちＣＰＵ＋Ｐ１
Ｆ信号１４が解除される０以上のようにしてデータトラ
ンスファサイクルとＣＰＵアクセスの競合の調停を行な
う。
得られたタイミング信号から前記データトランスファサ
イクルより以前のタイミングで中央処理装置ｌの状態を
調べ、もし前記データトランスファサイクルを実行しよ
うとしているデュアルポートビデオＲＡＭ３に対して中
央処理装２１１がアクセスを行なう場合だけＣＰＵ停止
信号１４を送り中央処理装２ｔｌの動作を止める。また
、ＣＰＵ制御回路５は同時にＲＡＭ制御回路２に対して
も中央処理装置１の要求でＲＡ Ｍ ｒｆＪＩ御信号１
８を出さないようＣＰＵＰ％正信号１４を送る。こうし
てデータトランスファサイクルを優先して実行させ、デ
ータトランスファサイクルが終了したのちＣＰＵ＋Ｐ１
Ｆ信号１４が解除される０以上のようにしてデータトラ
ンスファサイクルとＣＰＵアクセスの競合の調停を行な
う。
また、表示用クロック発生回路ｌＯは表示用クロック９
を発生し、表示アドレス発生回路７゜データトランスフ
ァ信号発生回路６．ＲＡＭ制御回路２、デュアルポート
ビデオＲＡＭ３、シフトレジスタ４の表示タイミングに
同期して動作する回路に供給する。また、表示用クロッ
ク発生回路ｌＯは同期信号２１を発生し表示装置１１に
供給する。
を発生し、表示アドレス発生回路７゜データトランスフ
ァ信号発生回路６．ＲＡＭ制御回路２、デュアルポート
ビデオＲＡＭ３、シフトレジスタ４の表示タイミングに
同期して動作する回路に供給する。また、表示用クロッ
ク発生回路ｌＯは同期信号２１を発生し表示装置１１に
供給する。
なお、シフトレジスタ４は、デュアルポートビデオＲＡ
Ｍ３から出力される端子数と表示装置ｌｌに送る信号数
が同じ場合には省略することができる。また、本実施例
はデュアルポートビデオＲＡＭ３の表示データをそのま
ま表示データとして使用するビットマツプディスプレイ
の例であるが。
Ｍ３から出力される端子数と表示装置ｌｌに送る信号数
が同じ場合には省略することができる。また、本実施例
はデュアルポートビデオＲＡＭ３の表示データをそのま
ま表示データとして使用するビットマツプディスプレイ
の例であるが。
表示データを文字コードとして使用する場合には、デュ
アルポートビデオＲＡＭ３とシフトレジスタ４との間に
キャラクタジェネレータを挿入してコードパターン変換
を行なえばよい、また、デュアルポートビデオＲＡＭ３
は表示データだけでなく、中央処理装置ｔの命令やデー
タを蓄える主記憶として使用しても構わない、また、Ｃ
ＰＵ制御回路５はＣＰＵ効率を多少落としても回路を簡
単にする必要のある場合にはデータトラン、スファ信号
１Ｇで中央処理装置ｌにＣＰＵ停止信号１４の代わりと
し、ＣＰＵ制御回路５を除いてもよい。表示用クロック
とＣＰＵクロックを同期させて運転する場合には１表示
用クロック発生回路１０を除き、ＣＰＵクロ、りによっ
て表示装置１１を動作させても構わない、また、表示装
置１１は他の表示デバイスとして液晶（ＬＣＤ）や蛍光
表示管やエレクトロルミネッセンスやプラズマディスプ
レイ等を使用しても構わない、また、バス切替回路８は
アドレスが時分割されていない場合には不要となる。
アルポートビデオＲＡＭ３とシフトレジスタ４との間に
キャラクタジェネレータを挿入してコードパターン変換
を行なえばよい、また、デュアルポートビデオＲＡＭ３
は表示データだけでなく、中央処理装置ｔの命令やデー
タを蓄える主記憶として使用しても構わない、また、Ｃ
ＰＵ制御回路５はＣＰＵ効率を多少落としても回路を簡
単にする必要のある場合にはデータトラン、スファ信号
１Ｇで中央処理装置ｌにＣＰＵ停止信号１４の代わりと
し、ＣＰＵ制御回路５を除いてもよい。表示用クロック
とＣＰＵクロックを同期させて運転する場合には１表示
用クロック発生回路１０を除き、ＣＰＵクロ、りによっ
て表示装置１１を動作させても構わない、また、表示装
置１１は他の表示デバイスとして液晶（ＬＣＤ）や蛍光
表示管やエレクトロルミネッセンスやプラズマディスプ
レイ等を使用しても構わない、また、バス切替回路８は
アドレスが時分割されていない場合には不要となる。
以ヒ説明したように本発明は、メモリとしてデータ転送
型デュアルポートメモリを備え、デュアルポートメモリ
がメモリセルからデータレジスタヘデータ転送するデー
タトランスファサイクルに中央処理装置がデュアルポー
トメモリをアクセスする場合だけ中央処理装置の動作を
停止させることにより、データトランスファサイクル除
く時間に対しては中央処理装置がデュアルポートメモリ
の領域に待ち時間なしでアクセス可能で、中央処理装置
の効率が高くなる。
型デュアルポートメモリを備え、デュアルポートメモリ
がメモリセルからデータレジスタヘデータ転送するデー
タトランスファサイクルに中央処理装置がデュアルポー
トメモリをアクセスする場合だけ中央処理装置の動作を
停止させることにより、データトランスファサイクル除
く時間に対しては中央処理装置がデュアルポートメモリ
の領域に待ち時間なしでアクセス可能で、中央処理装置
の効率が高くなる。
たとえば、２５６にビットダイナミック型のＲＡＭの場
合、メモリセルは２５６個の行アドレスと１０２４個の
列アドレスで構成される場合が多いが、メモリセルを指
定する場合、２５６個の行アドレスの中から選択された
１０２４ビツトのデータが並列に読出されセンスアンプ
、コンパレータをａり列デコーダによって指定されたデ
ータのみが出力される。
合、メモリセルは２５６個の行アドレスと１０２４個の
列アドレスで構成される場合が多いが、メモリセルを指
定する場合、２５６個の行アドレスの中から選択された
１０２４ビツトのデータが並列に読出されセンスアンプ
、コンパレータをａり列デコーダによって指定されたデ
ータのみが出力される。
データ転送型デュアルポートメモリの場合、この１０２
４ビツトの列アドレス分のデータをデータレジスタにス
トアする（データトランスファサイクル）、以降、表示
用クロックによりシフトレジスタのようにデータが出力
されるので、データレジスタが１０２４ビツト×１ビー
２トの構成で１ビンの出力端子を持っている場合には１
０２４ビツトを表示データとして出力する時間について
１回データトランスファサイクルを発生させる必要があ
る。同様に、データレジスタが２５６ビツト×４ビツト
の構成で４ビンの出力端子を持つ場合には２５６ビツト
を表示する時間に１回データトランスファサイクルを発
生させる必要がある。
４ビツトの列アドレス分のデータをデータレジスタにス
トアする（データトランスファサイクル）、以降、表示
用クロックによりシフトレジスタのようにデータが出力
されるので、データレジスタが１０２４ビツト×１ビー
２トの構成で１ビンの出力端子を持っている場合には１
０２４ビツトを表示データとして出力する時間について
１回データトランスファサイクルを発生させる必要があ
る。同様に、データレジスタが２５６ビツト×４ビツト
の構成で４ビンの出力端子を持つ場合には２５６ビツト
を表示する時間に１回データトランスファサイクルを発
生させる必要がある。
すなわち、１０２４ビツトあるいは２５６ビツトのデー
タを表示する時間につき１度、データトランスファサイ
クルによって使用される時間以外は中央処理装置がデュ
アルポートメモリに対して待ち時間なしでアクセス回部
である。また、中央処理装置はちょうどデータトランス
ファサイクルのタイミングでアクセスする確率はさらに
少なくなるので、はぼ１００％に近い効率で動作できる
効果がある。
タを表示する時間につき１度、データトランスファサイ
クルによって使用される時間以外は中央処理装置がデュ
アルポートメモリに対して待ち時間なしでアクセス回部
である。また、中央処理装置はちょうどデータトランス
ファサイクルのタイミングでアクセスする確率はさらに
少なくなるので、はぼ１００％に近い効率で動作できる
効果がある。
さらに、表示用クロックと中央処理装置の動作クロック
は同期していても非同期であってもよく、制御回路も簡
単で済み、データ転送型デュアルポートメモリは一般の
ダイナミック型メモリが列アドレス分のデータを並列に
読出す構造であるために大きな犠牲を払うことなく、デ
ータレジスタとデータセレクタの追加で構成でき、価格
もメモリセルを２回路持つ完全なデュアルポートメモリ
に比較して安価に作ることが可能である。すなわち、表
示用クロックと中央処理袋δクロックの自由度が高く、
かつ中央処理装置の効率の高い、安価な情報処理装置が
構成できる効果がある。
は同期していても非同期であってもよく、制御回路も簡
単で済み、データ転送型デュアルポートメモリは一般の
ダイナミック型メモリが列アドレス分のデータを並列に
読出す構造であるために大きな犠牲を払うことなく、デ
ータレジスタとデータセレクタの追加で構成でき、価格
もメモリセルを２回路持つ完全なデュアルポートメモリ
に比較して安価に作ることが可能である。すなわち、表
示用クロックと中央処理袋δクロックの自由度が高く、
かつ中央処理装置の効率の高い、安価な情報処理装置が
構成できる効果がある。
第１図は本発明の表示情報処理システムの一一実施例を
示すブロック図、第２図は従来例のブロック図である。 １・・・中央処理装置、 ２・・・ＲＡＭ制御回路、３
・・・デュアルポートビデオＲＡＭ、４・・・シフトレ
ジスタ、５・・・ＣＰＵ制御回路、６・・・データトラ
ンスファ信号発生回路、７・・・表示アドレス発生回路
、 ８・・・バス切付回路、 ９・・・表示用クロック、
ＩＯ・・・表示用クロック発生回路、 １１・・・表示袋２１（ＣＲＴ）、 １２・・・データバス、 １３・・・アドレスバス
、１４・・・ＣＰＵ停止Ｆ信号、１５・・・制御信号、
１６・・・データトランスファ信号、 １７・・・パス切替信号、 １８・・・ＲＡＭ制御信号
。 １９・・・シリアルリードボート。 ２０・・・映像信号、 ２１・・・同期信号、２２
・・・データレジスタ。
示すブロック図、第２図は従来例のブロック図である。 １・・・中央処理装置、 ２・・・ＲＡＭ制御回路、３
・・・デュアルポートビデオＲＡＭ、４・・・シフトレ
ジスタ、５・・・ＣＰＵ制御回路、６・・・データトラ
ンスファ信号発生回路、７・・・表示アドレス発生回路
、 ８・・・バス切付回路、 ９・・・表示用クロック、
ＩＯ・・・表示用クロック発生回路、 １１・・・表示袋２１（ＣＲＴ）、 １２・・・データバス、 １３・・・アドレスバス
、１４・・・ＣＰＵ停止Ｆ信号、１５・・・制御信号、
１６・・・データトランスファ信号、 １７・・・パス切替信号、 １８・・・ＲＡＭ制御信号
。 １９・・・シリアルリードボート。 ２０・・・映像信号、 ２１・・・同期信号、２２
・・・データレジスタ。
Claims (1)
- 【特許請求の範囲】 プログラムを格納し、実行する中央処理装置と、 指定されたアドレスに対応するメモリセルの内容を読み
書きするための第１の端子と前記の指定されたアドレス
とは別に指定された複数のメモリセルの内容を保持する
データレジスタとデータレジスタの内容をクロックに同
期して順次表示データとして出力する第２の端子を有し
、前記表示データが格納されるとともに、第１の端子に
接続された中央処理装置により前記表示データの読み書
きが行なわれ、かつ表示クロックに同期して第２の端子
から表示データが読出されるデータ転送型デュアルポー
トメモリと、 デュアルポートメモリに蓄えられた表示データの表示ア
ドレスを発生する表示アドレス発生回路一定時間ごとに
表示器へのデータレジスタの表示データの供給を指示す
るためのタイミング信号を発生する表示用クロック発生
回路と、 デュアルポートメモリに対して、メモリセルからデータ
レジスタにデータ転送するタイミング信号を発生するタ
イミング発生回路と、 前記タイミングにおいて中央処理装置がデュアルポート
メモリに対しアクセスを行なった場合あるいは行なおう
とした場合に中央処理装置の動作を停止させる制御回路
とを有する表示情報処理システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182341A JPS6242228A (ja) | 1985-08-19 | 1985-08-19 | 表示情報処理システム |
| US06/897,898 US4845661A (en) | 1985-08-19 | 1986-08-19 | Display information processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182341A JPS6242228A (ja) | 1985-08-19 | 1985-08-19 | 表示情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6242228A true JPS6242228A (ja) | 1987-02-24 |
Family
ID=16116615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182341A Pending JPS6242228A (ja) | 1985-08-19 | 1985-08-19 | 表示情報処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4845661A (ja) |
| JP (1) | JPS6242228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62254181A (ja) * | 1986-04-28 | 1987-11-05 | 株式会社日立製作所 | 表示データ転送方法及びディスプレイシステム |
| JPH01195497A (ja) * | 1988-01-29 | 1989-08-07 | Nec Corp | 表示制御回路 |
Families Citing this family (17)
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| US5387945A (en) * | 1988-07-13 | 1995-02-07 | Seiko Epson Corporation | Video multiplexing system for superimposition of scalable video streams upon a background video data stream |
| JP2748562B2 (ja) | 1988-07-13 | 1998-05-06 | セイコーエプソン株式会社 | 画像処理装置 |
| JPH02146088A (ja) * | 1988-11-28 | 1990-06-05 | Toshiba Corp | 表示メモリ制御装置 |
| US5157775A (en) * | 1989-12-15 | 1992-10-20 | Eastman Kodak Company | Dual port, dual speed image memory access arrangement |
| JP2561162B2 (ja) * | 1990-01-29 | 1996-12-04 | 三菱電機株式会社 | 演算処理用半導体装置 |
| JP3350043B2 (ja) | 1990-07-27 | 2002-11-25 | 株式会社日立製作所 | 図形処理装置及び図形処理方法 |
| GB2250668B (en) * | 1990-11-21 | 1994-07-20 | Apple Computer | Tear-free updates of computer graphical output displays |
| CA2065979C (en) * | 1991-06-10 | 1999-01-19 | Stephen Patrick Thompson | Mode dependent minimum fifo fill level controls processor access to video memory |
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-
1985
- 1985-08-19 JP JP60182341A patent/JPS6242228A/ja active Pending
-
1986
- 1986-08-19 US US06/897,898 patent/US4845661A/en not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
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|---|---|
| US4845661A (en) | 1989-07-04 |
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