JP2624155B2 - 表示用メモリ書き込みデータ制御回路 - Google Patents
表示用メモリ書き込みデータ制御回路Info
- Publication number
- JP2624155B2 JP2624155B2 JP5318820A JP31882093A JP2624155B2 JP 2624155 B2 JP2624155 B2 JP 2624155B2 JP 5318820 A JP5318820 A JP 5318820A JP 31882093 A JP31882093 A JP 31882093A JP 2624155 B2 JP2624155 B2 JP 2624155B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- display memory
- memory
- write data
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Digital Computer Display Output (AREA)
- Information Transfer Systems (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【産業上の利用分野】本発明は表示用メモリ書き込みデ
ータ制御回路に関し、特にシステムバスと、そのバスに
接続される表示制御回路にあるの表示用メモリとの間
で、システムバスから表示用メモリに連続して書き込ま
れるデータを高速に転送する表示用メモリ書き込みデー
タ制御回路に関する。
ータ制御回路に関し、特にシステムバスと、そのバスに
接続される表示制御回路にあるの表示用メモリとの間
で、システムバスから表示用メモリに連続して書き込ま
れるデータを高速に転送する表示用メモリ書き込みデー
タ制御回路に関する。
【０００２】
【従来の技術】従来の表示用メモリ書き込みデータ制御
回路は、システムバスから表示用メモリに対して、書き
込みデータを連続して転送する際には、システムバスデ
ータ転送速度と表示用メモリデータ書き込み速度の違い
を考慮し、システムバスからの連続した書き込みデータ
およびアドレスを、システムバスと非同期のＦＩＦＯに
て格納し、ＦＩＦＯから表示用メモリに対して、順次デ
ータ書き込み処理を行なっていた。
回路は、システムバスから表示用メモリに対して、書き
込みデータを連続して転送する際には、システムバスデ
ータ転送速度と表示用メモリデータ書き込み速度の違い
を考慮し、システムバスからの連続した書き込みデータ
およびアドレスを、システムバスと非同期のＦＩＦＯに
て格納し、ＦＩＦＯから表示用メモリに対して、順次デ
ータ書き込み処理を行なっていた。
【０００３】このような従来技術は特開昭６１−２８６
９５５号公報等に開示されている。
９５５号公報等に開示されている。
【０００４】
【発明が解決しようとする課題】上述した従来の表示用
メモリ書き込みデータ制御回路は、以下のような問題点
がある。
メモリ書き込みデータ制御回路は、以下のような問題点
がある。
【０００５】ＦＩＦＯと表示用メモリ間でアドレスバ
ス、データバスおよび表示用メモリ制御信号ラインを共
有しており、あるブロックの表示用メモリでのデータ書
き込み処理実行時には、データ書き込み処理が完全に完
了するまでは、他のブロックの表示用メモリにアクセス
することができなく、ＦＩＦＯに蓄積されたデータの処
理効率が悪かった。表示用メモリへのアクセスは、書き
込みが主となるため、データ書き込み処理が遅いことは
表示性能への影響が大きい。
ス、データバスおよび表示用メモリ制御信号ラインを共
有しており、あるブロックの表示用メモリでのデータ書
き込み処理実行時には、データ書き込み処理が完全に完
了するまでは、他のブロックの表示用メモリにアクセス
することができなく、ＦＩＦＯに蓄積されたデータの処
理効率が悪かった。表示用メモリへのアクセスは、書き
込みが主となるため、データ書き込み処理が遅いことは
表示性能への影響が大きい。
【０００６】本発明の目的は、複数のメモリブロックに
並行同時書き込み処理を行ないデータ書き込み処理を高
速に行なえる表示用メモリ書き込みデータ制御回路を提
供することにある。
並行同時書き込み処理を行ないデータ書き込み処理を高
速に行なえる表示用メモリ書き込みデータ制御回路を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の表示用メモリ書
き込みデータ制御回路は、予めＮ個のブロックに分割さ
れた表示用メモリへの書き込みデータを転送する表示用
メモリ書き込みデータ制御回路において、システムバス
から供給される書き込み先アドレスと書き込みデータと
を格納し前記アドレスとデータとを先入れ先出し式で出
力するＦＩＦＯ手段と、前記分割されたメモリブロック
のそれぞれに対応して設けられ供給されるアドレスに対
応する前記分割されたメモリブロックに供給される前記
データを書き込むＮ個の制御手段とを備え、前記各制御
手段はシステムバスから供給されるアドレスが対応する
データを連続するアドレスに格納することを示すときに
はこれらのデータをｎ番目の制御手段から（ｎ＋１）番
目（ｎ＝Ｎのときは（ｎ＋１）＝１とする）の制御手段
へと順に受理し、前記メモリブロックの分割数Ｎは表示
画面の水平解像度を転送画素単位数で割った商の約数で
ないことを特徴としている。
き込みデータ制御回路は、予めＮ個のブロックに分割さ
れた表示用メモリへの書き込みデータを転送する表示用
メモリ書き込みデータ制御回路において、システムバス
から供給される書き込み先アドレスと書き込みデータと
を格納し前記アドレスとデータとを先入れ先出し式で出
力するＦＩＦＯ手段と、前記分割されたメモリブロック
のそれぞれに対応して設けられ供給されるアドレスに対
応する前記分割されたメモリブロックに供給される前記
データを書き込むＮ個の制御手段とを備え、前記各制御
手段はシステムバスから供給されるアドレスが対応する
データを連続するアドレスに格納することを示すときに
はこれらのデータをｎ番目の制御手段から（ｎ＋１）番
目（ｎ＝Ｎのときは（ｎ＋１）＝１とする）の制御手段
へと順に受理し、前記メモリブロックの分割数Ｎは表示
画面の水平解像度を転送画素単位数で割った商の約数で
ないことを特徴としている。
【０００８】
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明の表示用メモリ書き込みデー
タ制御回路の一実施例を使用した表示用メモリ書き込み
データ転送回路を示すブロック図である。
タ制御回路の一実施例を使用した表示用メモリ書き込み
データ転送回路を示すブロック図である。
【００１１】図１において、１は本発明の一実施例の表
示用メモリ書き込みデータ制御回路、２はシステムバ
ス、７はシステムバス２からの書き込みデータを格納す
るＮ個（Ｎは自然数、以下Ｎ＝４で説明する）のメモリ
７１〜７４からなる表示用メモリ部である。
示用メモリ書き込みデータ制御回路、２はシステムバ
ス、７はシステムバス２からの書き込みデータを格納す
るＮ個（Ｎは自然数、以下Ｎ＝４で説明する）のメモリ
７１〜７４からなる表示用メモリ部である。
【００１２】表示用メモリ書き込みデータ制御回路１
は、システムバス２とのインタフエースを行なうシステ
ムバスインタフエース部３と、システムバスインタフエ
ース部３から供給されるデータを格納しこれを先入れ先
出し式で出力するＦＩＦＯ部４と、ＦＩＦＯ部４を制御
するＦＩＦＯコントロール部５と、表示用メモリ部７の
Ｎ個のメモリ７１〜７４に対応してそれぞれ制御６１〜
６４を設け、個別にデータ書き込み処理を制御しＦＩＦ
Ｏ部４からの書き込みアドレス／データを表示用メモリ
部７へ出力するメモリ制御部６とからなる。
は、システムバス２とのインタフエースを行なうシステ
ムバスインタフエース部３と、システムバスインタフエ
ース部３から供給されるデータを格納しこれを先入れ先
出し式で出力するＦＩＦＯ部４と、ＦＩＦＯ部４を制御
するＦＩＦＯコントロール部５と、表示用メモリ部７の
Ｎ個のメモリ７１〜７４に対応してそれぞれ制御６１〜
６４を設け、個別にデータ書き込み処理を制御しＦＩＦ
Ｏ部４からの書き込みアドレス／データを表示用メモリ
部７へ出力するメモリ制御部６とからなる。
【００１３】表示用メモリ７はメモリ７１〜７４で構成
され、単位書き込みデータごとに、メモリ７１から７４
の順番で連続してアクセスされるアドレス構成になって
いる。
され、単位書き込みデータごとに、メモリ７１から７４
の順番で連続してアクセスされるアドレス構成になって
いる。
【００１４】なお、以下の説明においては、単位書き込
みデータのデータサイズは、固定とし、システムバス２
と表示用メモリ書き込みデータ制御回路１は互いに非同
期で動作するものであり、システムバス２上のデータ書
き込みサイクルと、表示用メモリ書き込みデータ制御回
路１上での表示用メモリ７へのデータ書き込みは同時に
は終了しない。
みデータのデータサイズは、固定とし、システムバス２
と表示用メモリ書き込みデータ制御回路１は互いに非同
期で動作するものであり、システムバス２上のデータ書
き込みサイクルと、表示用メモリ書き込みデータ制御回
路１上での表示用メモリ７へのデータ書き込みは同時に
は終了しない。
【００１５】図２は、表示用メモリへの書き込み処理動
作を示すタイムチャートである。
作を示すタイムチャートである。
【００１６】図２において、（ａ）はシステムバス２上
で発生している単位書き込みデータのデータ書き込みサ
イクルのアドレスおよびデータ出力状況を示す。
で発生している単位書き込みデータのデータ書き込みサ
イクルのアドレスおよびデータ出力状況を示す。
【００１７】図２（ａ）は説明上、複数の種類の書き込
みデータを示すもので、データ１０１〜１０４は表示用
メモリ部７において、メモリ７１〜７４へと連続したア
ドレスの書き込みデータ、データ１０５および１０６は
表示用メモリ部７上のアドレスに存在しない書き込みデ
ータ、データ１０７〜１１４はアドレスが４つ飛びに連
続して、つまり、メモリ７１に対し連続してアクセスさ
れる書き込みデータを示す。
みデータを示すもので、データ１０１〜１０４は表示用
メモリ部７において、メモリ７１〜７４へと連続したア
ドレスの書き込みデータ、データ１０５および１０６は
表示用メモリ部７上のアドレスに存在しない書き込みデ
ータ、データ１０７〜１１４はアドレスが４つ飛びに連
続して、つまり、メモリ７１に対し連続してアクセスさ
れる書き込みデータを示す。
【００１８】図２（ｂ）はシステムバスインタフエース
部３からシステムバス２へ返される書き込みデータ処理
完了を意味するレデイ信号であり、本信号の立ち上がり
でＦＩＦＯ部４にアドレスおよびデータを取り込み、立
ち下りでシステムバス２は次のサイクルのアドレスおよ
びデータ出力を行なう。
部３からシステムバス２へ返される書き込みデータ処理
完了を意味するレデイ信号であり、本信号の立ち上がり
でＦＩＦＯ部４にアドレスおよびデータを取り込み、立
ち下りでシステムバス２は次のサイクルのアドレスおよ
びデータ出力を行なう。
【００１９】図２（ｃ）はＦＩＦＯ部４でのアドレスお
よびデータのバッフア状況を示し、０で空の状態、４で
満杯の状態となり、４の状態では空きができるまで次の
アドレスおよびデータのバッフアを受け付けない。
よびデータのバッフア状況を示し、０で空の状態、４で
満杯の状態となり、４の状態では空きができるまで次の
アドレスおよびデータのバッフアを受け付けない。
【００２０】図２（ｄ）はＦＩＦＯ部４からメモリ制御
部６へ出力される表示用メモリ部７へのアドレスおよび
データを示す。
部６へ出力される表示用メモリ部７へのアドレスおよび
データを示す。
【００２１】図２（ｅ）から図２（ｈ）は、それぞれメ
モリ制御部６の制御６１〜６４でのアドレスおよびデー
タ出力を示し、表示用メモリ部７のメモリ７１〜７４へ
それぞれ出力される。
モリ制御部６の制御６１〜６４でのアドレスおよびデー
タ出力を示し、表示用メモリ部７のメモリ７１〜７４へ
それぞれ出力される。
【００２２】なお、本実施例においてデータ１０１〜１
１４は、書き込み先のアドレス、書き込もうとするデー
タを示すものである。
１４は、書き込み先のアドレス、書き込もうとするデー
タを示すものである。
【００２３】次に、本実施例の動作について図１および
図２を参照して説明する。
図２を参照して説明する。
【００２４】システムバス２上のデータ書き込みサイク
ルにおいて、その出力されたデータ１０１が表示用メモ
リ７に書き込むデータであるとシステムバスインタフエ
ース部３が判断すると、システムバスインタフエース部
３はシステムバス２へレデイ信号を出力し、そのレデイ
信号の立ち上りでＦＩＦＯ部コントロール部５はＦＩＦ
Ｏ部４へデータ１０１を取り込み、立ち下がりでシステ
ムバス２はデータ１０１書き込みサイクルの終了と判断
し、次サイクルを実行する。
ルにおいて、その出力されたデータ１０１が表示用メモ
リ７に書き込むデータであるとシステムバスインタフエ
ース部３が判断すると、システムバスインタフエース部
３はシステムバス２へレデイ信号を出力し、そのレデイ
信号の立ち上りでＦＩＦＯ部コントロール部５はＦＩＦ
Ｏ部４へデータ１０１を取り込み、立ち下がりでシステ
ムバス２はデータ１０１書き込みサイクルの終了と判断
し、次サイクルを実行する。
【００２５】ＦＩＦＯ部４に取り込まれたデータ１０１
は、ＦＩＦＯコントロール部５によりＦＩＦＯ部４から
直ちにメモリ制御部６に出力される。制御６１はデータ
１０１の有するアドレスから、メモリ７１への書き込み
データと判断し、ＦＩＦＯ部４からのデータ１０１をラ
ッチし、続いてメモリ７１に制御信号、アドレスおよび
データ１０１を出力しデータを書き込む。
は、ＦＩＦＯコントロール部５によりＦＩＦＯ部４から
直ちにメモリ制御部６に出力される。制御６１はデータ
１０１の有するアドレスから、メモリ７１への書き込み
データと判断し、ＦＩＦＯ部４からのデータ１０１をラ
ッチし、続いてメモリ７１に制御信号、アドレスおよび
データ１０１を出力しデータを書き込む。
【００２６】次のデータ１０２〜１０３については、デ
ータ１０１と同様にシステムバス２に対して表示用メモ
リ７での書き込み完了の如何にかかわらず高速にレデイ
信号を返すことができる。データ１０１〜１０４は連続
したアドレスを有しており、メモリ７１〜７４は単位書
き込みデータごとに連続してアクセスされるアドレス構
成で、制御６１〜６４で独立して制御可能である。した
がって図２に示されるように、次々と並列処理が可能で
あるため、ＦＩＦＯ部４にデータを取り込んだ時点で高
速にシステムバス２へレデイ信号を返すことが可能であ
り、ＦＩＦＯ部４の負荷は一定である。
ータ１０１と同様にシステムバス２に対して表示用メモ
リ７での書き込み完了の如何にかかわらず高速にレデイ
信号を返すことができる。データ１０１〜１０４は連続
したアドレスを有しており、メモリ７１〜７４は単位書
き込みデータごとに連続してアクセスされるアドレス構
成で、制御６１〜６４で独立して制御可能である。した
がって図２に示されるように、次々と並列処理が可能で
あるため、ＦＩＦＯ部４にデータを取り込んだ時点で高
速にシステムバス２へレデイ信号を返すことが可能であ
り、ＦＩＦＯ部４の負荷は一定である。
【００２７】次のデータ１０５、１０６については表示
メモリ部７に存在しないアドレスを有する書き込みデー
タであるので、システムバスインタフエース部３は無反
応となる。図２（ｂ）に示した点線のレデイ信号は、他
のメモリ制御回路から出力されたことを示す。
メモリ部７に存在しないアドレスを有する書き込みデー
タであるので、システムバスインタフエース部３は無反
応となる。図２（ｂ）に示した点線のレデイ信号は、他
のメモリ制御回路から出力されたことを示す。
【００２８】次に単一メモリブロックに対するデータ書
き込みが連続して発生した場合について説明する。
き込みが連続して発生した場合について説明する。
【００２９】データ１０７〜１１４は、データ１０７の
有するアドレスがメモリ７１に対するものであり、以下
データ１０８〜１１４は有するアドレスが順に４つ飛び
に連続している。
有するアドレスがメモリ７１に対するものであり、以下
データ１０８〜１１４は有するアドレスが順に４つ飛び
に連続している。
【００３０】表示用メモリ部７は、メモリ７１〜７４が
単位書き込みデータごとにメモリ７１から７４の順番で
連続してアクセスされるアドレス構成になっているた
め、データ１０７に続くデータ１０８〜１１４もメモリ
７１に対する書き込みデータとなる。
単位書き込みデータごとにメモリ７１から７４の順番で
連続してアクセスされるアドレス構成になっているた
め、データ１０７に続くデータ１０８〜１１４もメモリ
７１に対する書き込みデータとなる。
【００３１】システムバス２から書き込みデータを引き
取った後は、データ１０１と同様の手順で動作を行なう
が、図２を見てわかるように、単一メモリブロックに対
しての書き込みが連続して発生するので、メモリ７１に
対するデータ書き込みが完了しないうちに、次々とメモ
リ７１に対する書き込みデータを引き取ることになる。
取った後は、データ１０１と同様の手順で動作を行なう
が、図２を見てわかるように、単一メモリブロックに対
しての書き込みが連続して発生するので、メモリ７１に
対するデータ書き込みが完了しないうちに、次々とメモ
リ７１に対する書き込みデータを引き取ることになる。
【００３２】したがって、ＦＩＦＯ部４のバッフアする
データ量が多くなり、最終的にはバッフア状態″４″、
つまりＦＩＦＯ部４のバッフア容量が満杯となり、この
時点でデータを引き取るとデータ１１２の書き込みサイ
クルに対するシステムバス２へのレデイ信号はウエイト
が必要となる。
データ量が多くなり、最終的にはバッフア状態″４″、
つまりＦＩＦＯ部４のバッフア容量が満杯となり、この
時点でデータを引き取るとデータ１１２の書き込みサイ
クルに対するシステムバス２へのレデイ信号はウエイト
が必要となる。
【００３３】以後データ１１３、１１４についてもこの
状態は変わらないため、表示用メモリ部７に対するシス
テムバス２上のバス占有率が上がることとなる。
状態は変わらないため、表示用メモリ部７に対するシス
テムバス２上のバス占有率が上がることとなる。
【００３４】以上本実施例によれば、書き込みデータが
有するアドレスがデータ１０１〜１０４のように連続し
ている場合、すなわち、これは表示画面の横線描画処理
に相当するが、複数メモリブロックに並列同時処理でデ
ータを書き込むことができシステムバス２の占有率を低
下させることができ、表示性能を最大限に引き出すこと
ができる。
有するアドレスがデータ１０１〜１０４のように連続し
ている場合、すなわち、これは表示画面の横線描画処理
に相当するが、複数メモリブロックに並列同時処理でデ
ータを書き込むことができシステムバス２の占有率を低
下させることができ、表示性能を最大限に引き出すこと
ができる。
【００３５】また、画素データの転送単位が１画素で表
示画面の横線の画素数（水平解像度）がメモリの分割数
の整数倍のときには、縦線描画処理に際しては、データ
１１２〜１１４のように同一メモリブロックへのデータ
格納が連続することとなりシステムバス２の占有率が上
がり、表示性能を最大限に引き出すことはできないが、
この場合も、メモリ分割数を横線画素数の約数でない数
にすることにより、本実施例で期待できる表示性能を発
揮させることができる。画素データの転送単位がｋ画素
の場合には、水平解像度をｋで割った商ｐがメモリの分
割数の整数倍ででなければよい。
示画面の横線の画素数（水平解像度）がメモリの分割数
の整数倍のときには、縦線描画処理に際しては、データ
１１２〜１１４のように同一メモリブロックへのデータ
格納が連続することとなりシステムバス２の占有率が上
がり、表示性能を最大限に引き出すことはできないが、
この場合も、メモリ分割数を横線画素数の約数でない数
にすることにより、本実施例で期待できる表示性能を発
揮させることができる。画素データの転送単位がｋ画素
の場合には、水平解像度をｋで割った商ｐがメモリの分
割数の整数倍ででなければよい。
【００３６】さらに必要な場合には、ＦＩＦＯ部４の段
数を追加することにより、システムバス２の占有率を低
下させることができる。
数を追加することにより、システムバス２の占有率を低
下させることができる。
【００３７】
【発明の効果】以上説明したように、本発明の表示用メ
モリ書き込みデータ制御回路は、メモリブロックの分割
数Ｎを表示画面の水平解像度を転送画素単位数で割った
商の約数でない数とし、システムバスから表示用メモリ
への連続した書き込みデータをＦＩＦＯにて格納し、分
割された複数ブロックの表示用メモリに対し、並列処理
でデータ書き込みを行なうことができ、かつ、縦線描画
処理に際して同一メモリブロックへのデータ格納の連続
を回避でき、システムバス側から見れば、表示用メモリ
に対するデータ書き込み処理を高速に行なうことができ
るという効果を有する。
モリ書き込みデータ制御回路は、メモリブロックの分割
数Ｎを表示画面の水平解像度を転送画素単位数で割った
商の約数でない数とし、システムバスから表示用メモリ
への連続した書き込みデータをＦＩＦＯにて格納し、分
割された複数ブロックの表示用メモリに対し、並列処理
でデータ書き込みを行なうことができ、かつ、縦線描画
処理に際して同一メモリブロックへのデータ格納の連続
を回避でき、システムバス側から見れば、表示用メモリ
に対するデータ書き込み処理を高速に行なうことができ
るという効果を有する。
【図１】本発明の表示用メモリ書き込みデータ制御回路
の一実施例を使用した表示用メモリ書き込みデータ転送
回路を示すブロック図である。
の一実施例を使用した表示用メモリ書き込みデータ転送
回路を示すブロック図である。
【図２】本実施例の表示用メモリ書き込みデータ制御回
路における動作の一例を示すタイムチャートである。
路における動作の一例を示すタイムチャートである。
１ 表示用メモリ書き込みデータ制御回路 ２ システムバス ３ システムバスインタフエース部 ４ ＦＩＦＯ部 ５ ＦＩＦＯコントロール部 ６ メモリ制御部 ７ 表示用メモリ部 ６１ 制御（１） ６２ 制御（２） ６３ 制御（３） ６４ 制御（４） ７１ メモリ（１） ７２ メモリ（２） ７３ メモリ（３） ７４ メモリ（４）
Claims (1)
- 【請求項１】 予めＮ個のブロックに分割された表示用
メモリへの書き込みデータを転送する表示用メモリ書き
込みデータ制御回路において、システムバスから供給さ
れる書き込み先アドレスと書き込みデータとを格納し前
記アドレスとデータとを先入れ先出し式で出力するＦＩ
ＦＯ手段と、前記分割されたメモリブロックのそれぞれ
に対応して設けられ供給されるアドレスに対応する前記
分割されたメモリブロックに供給される前記データを書
き込むＮ個の制御手段とを備え、前記各制御手段はシス
テムバスから供給されるアドレスが対応するデータを連
続するアドレスに格納することを示すときにはこれらの
データをｎ番目の制御手段から（ｎ＋１）番目（ｎ＝Ｎ
のときは（ｎ＋１）＝１とする）の制御手段へと順に受
理し、前記メモリブロックの分割数Ｎは表示画面の水平
解像度を転送画素単位数で割った商の約数でないことを
特徴とする表示用メモリ書き込みデータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318820A JP2624155B2 (ja) | 1993-12-20 | 1993-12-20 | 表示用メモリ書き込みデータ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318820A JP2624155B2 (ja) | 1993-12-20 | 1993-12-20 | 表示用メモリ書き込みデータ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07175753A JPH07175753A (ja) | 1995-07-14 |
| JP2624155B2 true JP2624155B2 (ja) | 1997-06-25 |
Family
ID=18103320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5318820A Expired - Fee Related JP2624155B2 (ja) | 1993-12-20 | 1993-12-20 | 表示用メモリ書き込みデータ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624155B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59128169A (ja) * | 1983-01-11 | 1984-07-24 | Mitsuba Seisakusho:Kk | 巻取り線条終端の自動固定装置 |
| JPS63163938A (ja) * | 1986-12-26 | 1988-07-07 | Fujitsu Ltd | ダイナミツクｒａｍコントロ−ラ |
| JPH01181137A (ja) * | 1988-01-14 | 1989-07-19 | Nec Corp | 記憶装置 |
| US5226134A (en) * | 1990-10-01 | 1993-07-06 | International Business Machines Corp. | Data processing system including a memory controller for direct or interleave memory accessing |
-
1993
- 1993-12-20 JP JP5318820A patent/JP2624155B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07175753A (ja) | 1995-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7602389B2 (en) | Graphic processing apparatus and method | |
| US6002412A (en) | Increased performance of graphics memory using page sorting fifos | |
| EP0176801B1 (en) | A peripheral apparatus for image memories | |
| JP2624155B2 (ja) | 表示用メモリ書き込みデータ制御回路 | |
| EP0326171B1 (en) | Display controller having a function of controlling various display memories | |
| JP3288327B2 (ja) | 映像メモリ回路 | |
| JPS6055389A (ja) | 文字図形表示装置 | |
| JPS60217387A (ja) | Ｃｒｔ表示装置 | |
| JP3204297B2 (ja) | Ｄｍａ転送制御装置 | |
| JPH0611552B2 (ja) | プリンタ制御装置 | |
| JPS63156291A (ja) | 画像メモリ | |
| JPH0449115B2 (ja) | ||
| JP2744854B2 (ja) | Ｖｒａｍ、メモリ装置及び表示システム | |
| JP3124166B2 (ja) | Ｖｒａｍの表示アドレス演算回路 | |
| JPS6326896A (ja) | 半導体メモリ | |
| JPH04278652A (ja) | 図形描画装置及びそのメモリアクセス方式 | |
| JPS58184188A (ja) | デイスプレイデ−タの読み出し・書き込み方式 | |
| JPH11212860A (ja) | 画像記憶装置 | |
| JPH08147458A (ja) | メモリ制御装置 | |
| JPS60129786A (ja) | 画像メモリ装置 | |
| JPH05224656A (ja) | 動画拡大データ転送方式 | |
| JPH0954834A (ja) | 画像表示制御装置 | |
| JPH02178883A (ja) | 画像データの高速シリアル転送方法 | |
| JPS6362026A (ja) | データ転送制御回路 | |
| JPS61196286A (ja) | 表示情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970204 |
|
| LAPS | Cancellation because of no payment of annual fees |