JPH11212860A - 画像記憶装置 - Google Patents
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- JPH11212860A JPH11212860A JP10009197A JP919798A JPH11212860A JP H11212860 A JPH11212860 A JP H11212860A JP 10009197 A JP10009197 A JP 10009197A JP 919798 A JP919798 A JP 919798A JP H11212860 A JPH11212860 A JP H11212860A
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Abstract
(57)【要約】
【課題】 回路規模の増大を極力抑えて、並列度を高く
した画像記憶装置を提供する。 【解決手段】 画像記憶装置内のデータ入力部（図示せ
ず）と画像メモリであるＤＲＡＭ７〜１０の間に、デー
タのビット幅を拡張し、さらにそのデータを複数段記憶
し、転送することができる並列処理回路として、フリッ
プ・フロップ３〜６の前段に、データをそれぞれ複数段
記憶するＦＩＦＯ１、２を設ける。この構成により、Ｄ
ＲＡＭ７〜１０ヘの書き込み時は、複数のデータブロッ
クを連続して書き込めることになり、空き時間に他の処
理を割り当てることができ、回路規模の増大を抑えて、
並列度を高くすることができる。
した画像記憶装置を提供する。 【解決手段】 画像記憶装置内のデータ入力部（図示せ
ず）と画像メモリであるＤＲＡＭ７〜１０の間に、デー
タのビット幅を拡張し、さらにそのデータを複数段記憶
し、転送することができる並列処理回路として、フリッ
プ・フロップ３〜６の前段に、データをそれぞれ複数段
記憶するＦＩＦＯ１、２を設ける。この構成により、Ｄ
ＲＡＭ７〜１０ヘの書き込み時は、複数のデータブロッ
クを連続して書き込めることになり、空き時間に他の処
理を割り当てることができ、回路規模の増大を抑えて、
並列度を高くすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、特に、高機能で
高速の画像データを記憶する画像記憶装置に関する。
高速の画像データを記憶する画像記憶装置に関する。
【０００２】
【従来の技術】従来より、画像記憶装置が処理できるデ
ータ量よりも、入力されるデータの速度が速い場合、入
力部を複数ブロック並べて並列処理をし、ブロックあた
りの処理データを減らすことが一般に行われている。
ータ量よりも、入力されるデータの速度が速い場合、入
力部を複数ブロック並べて並列処理をし、ブロックあた
りの処理データを減らすことが一般に行われている。
【０００３】この画像記憶装置の一例の構成を図６に、
またその装置にデータを入力する場合のタイムチャート
を図７に示す。図６において、６１〜６４は３２ビット
構成のフリップ・フロップ（ＦＦ−１〜ＦＦ−４）、６
５〜６８は３２ビット構成のＤＲＡＭ（ＤＲＡＭ−１〜
ＤＲＡＭ−４）、そして６９は、これらのフリップ・フ
ロップ（ＦＦ−１〜ＦＦ−４）６１〜６４及びＤＲＡＭ
（ＤＲＡＭ−１〜ＤＲＡＭ−４）６５〜６８を制御する
コントロール回路である。
またその装置にデータを入力する場合のタイムチャート
を図７に示す。図６において、６１〜６４は３２ビット
構成のフリップ・フロップ（ＦＦ−１〜ＦＦ−４）、６
５〜６８は３２ビット構成のＤＲＡＭ（ＤＲＡＭ−１〜
ＤＲＡＭ−４）、そして６９は、これらのフリップ・フ
ロップ（ＦＦ−１〜ＦＦ−４）６１〜６４及びＤＲＡＭ
（ＤＲＡＭ−１〜ＤＲＡＭ−４）６５〜６８を制御する
コントロール回路である。
【０００４】ここで、ＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡ
Ｍ−４）６５〜６８に通常モードでデータを書き込む場
合、コントロール回路６９からＤＲＡＭ（ＤＲＡＭ−１
〜ＤＲＡＭ−４）６５〜６８に供給されるＲＡＳ制御信
号のレベルがＨからＬに下がった後、ＣＡＳ制御信号の
レベルがＨからＬに下がったときに書き込みが行われ
る。
Ｍ−４）６５〜６８に通常モードでデータを書き込む場
合、コントロール回路６９からＤＲＡＭ（ＤＲＡＭ−１
〜ＤＲＡＭ−４）６５〜６８に供給されるＲＡＳ制御信
号のレベルがＨからＬに下がった後、ＣＡＳ制御信号の
レベルがＨからＬに下がったときに書き込みが行われ
る。
【０００５】また、図７に示すタイムチャート内の項目
は以下の通りである。 （１）処理クロック：データ処理の基本となる基準信号 （２）入力：外部から入力されるデータ。番号は入力さ
れる順につけたもの。 （３）ＦＦ−１〜４：図６のＦＦ−１〜４内のデータ。
数字は入力のデータ番号に対応する。 （４）ＲＡＳ：ＤＲＡＭ−１〜４に入力されるＲＡＳ制
御信号。 （５）ＣＡＳ：ＤＲＡＭ−１〜４に入力されるＣＡＳ制
御信号。 （６）ＷＥ：ＤＲＡＭ−１〜４に入力されるＷＥ(Write
Enable)制御信号。 （７）ＯＥ：ＤＲＡＭ−１〜４に入力されるＯＥ(Outpu
t Enable) 制御信号。 （８）書き込み動作：実際にＤＲＡＭにデータを書き込
んでいる期間。４画素分のデータを、３画素分の期間で
書き込んでいるのがわかる（実際にデータを書き込んで
いるのは、ＲＡＳがＬになっている期間であるが、次の
サイクルに移るまでに一旦ＲＡＳをＨにするので３画素
になっている）。
は以下の通りである。 （１）処理クロック：データ処理の基本となる基準信号 （２）入力：外部から入力されるデータ。番号は入力さ
れる順につけたもの。 （３）ＦＦ−１〜４：図６のＦＦ−１〜４内のデータ。
数字は入力のデータ番号に対応する。 （４）ＲＡＳ：ＤＲＡＭ−１〜４に入力されるＲＡＳ制
御信号。 （５）ＣＡＳ：ＤＲＡＭ−１〜４に入力されるＣＡＳ制
御信号。 （６）ＷＥ：ＤＲＡＭ−１〜４に入力されるＷＥ(Write
Enable)制御信号。 （７）ＯＥ：ＤＲＡＭ−１〜４に入力されるＯＥ(Outpu
t Enable) 制御信号。 （８）書き込み動作：実際にＤＲＡＭにデータを書き込
んでいる期間。４画素分のデータを、３画素分の期間で
書き込んでいるのがわかる（実際にデータを書き込んで
いるのは、ＲＡＳがＬになっている期間であるが、次の
サイクルに移るまでに一旦ＲＡＳをＨにするので３画素
になっている）。
【０００６】即ち、図６に示す構成の場合、入力される
データを３２ビット構成のフリップ・フロップ（ＦＦ−
１〜ＦＦ−４）６１〜６４に順番に書き込み、４画素分
（図７の入力０〜３）のデータが書き込まれると、３２
ビット構成のＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４）
６５〜６８にそのデータを書き込む。これと同時に、３
２ビット構成のフリップ・フロップ（ＦＦ−１〜ＦＦ−
４）６１〜６４は次のデータ（図７の入力４〜７）を順
番に書き込んでいく。
データを３２ビット構成のフリップ・フロップ（ＦＦ−
１〜ＦＦ−４）６１〜６４に順番に書き込み、４画素分
（図７の入力０〜３）のデータが書き込まれると、３２
ビット構成のＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４）
６５〜６８にそのデータを書き込む。これと同時に、３
２ビット構成のフリップ・フロップ（ＦＦ−１〜ＦＦ−
４）６１〜６４は次のデータ（図７の入力４〜７）を順
番に書き込んでいく。
【０００７】
【発明が解決しようとする課題】ところが、この従来方
式では、並列度が増すと回路規模が大きくなるという欠
点がある。もし、画像記憶装置に対する処理がシーケン
シャルではいけない場合、つまり、ランダムに発生する
複数の要求に対してリアルタイムに対応しなければなら
ない場合は、回路の並列度をさらに上げて、ブロックあ
たりの書き込み周期をのばすことで、外部から入力され
るデータの書き込み以外の他の要求を処理できるだけの
時間的な余裕を持たせなければならないので、さらに回
路規模が大きくなる。この発明は、このような点に鑑み
為されたもので、回路規模の増大を極力抑えて、並列度
を高くした画像記憶装置を提供することを目的とする。
式では、並列度が増すと回路規模が大きくなるという欠
点がある。もし、画像記憶装置に対する処理がシーケン
シャルではいけない場合、つまり、ランダムに発生する
複数の要求に対してリアルタイムに対応しなければなら
ない場合は、回路の並列度をさらに上げて、ブロックあ
たりの書き込み周期をのばすことで、外部から入力され
るデータの書き込み以外の他の要求を処理できるだけの
時間的な余裕を持たせなければならないので、さらに回
路規模が大きくなる。この発明は、このような点に鑑み
為されたもので、回路規模の増大を極力抑えて、並列度
を高くした画像記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の本発明
は、データを入力または出力し、記憶する画像記憶装置
において、データを入力または出力する入力または出力
手段と、データを記憶する画像記憶手段と、入力または
出力手段と画像記憶手段との間に設けられ、データのビ
ット幅を変換する変換機能と、この変換機能によりビッ
ト幅を変換したデータまたはこの変換機能によりビット
幅を変換するためのデータを複数段記憶する機能と、ビ
ット幅を変換したデータまたはビット幅を変換するため
のデータを連続的に転送する機能とを有する並列処理手
段とを備え、データの転送と次の転送との空き時間に、
画像記憶手段に対して前記データの入力または出力以外
の処理を割り当てるようにしたことを特徴とする。
は、データを入力または出力し、記憶する画像記憶装置
において、データを入力または出力する入力または出力
手段と、データを記憶する画像記憶手段と、入力または
出力手段と画像記憶手段との間に設けられ、データのビ
ット幅を変換する変換機能と、この変換機能によりビッ
ト幅を変換したデータまたはこの変換機能によりビット
幅を変換するためのデータを複数段記憶する機能と、ビ
ット幅を変換したデータまたはビット幅を変換するため
のデータを連続的に転送する機能とを有する並列処理手
段とを備え、データの転送と次の転送との空き時間に、
画像記憶手段に対して前記データの入力または出力以外
の処理を割り当てるようにしたことを特徴とする。
【０００９】このような構成とすることにより、回路規
模の増大を極力抑えて、並列度を高くした画像記憶装置
を実現することができる。また、請求項２に記載の本発
明は、データを入力し、記憶する画像記憶装置におい
て、データを入力する入力手段と、データを記憶する画
像記憶手段と、入力手段と画像記憶手段との間に設けら
れ、データのビット幅を拡大する拡大機能と、この拡大
機能によりビット幅を拡大したデータを複数段記憶する
機能と、ビット幅を拡大したデータを連続的に転送する
機能とを有する並列処理手段とを備え、データの転送と
次の転送との空き時間に、画像記憶手段に対して前記デ
ータの入力以外の処理を割り当てるようにしたことを特
徴とする。
模の増大を極力抑えて、並列度を高くした画像記憶装置
を実現することができる。また、請求項２に記載の本発
明は、データを入力し、記憶する画像記憶装置におい
て、データを入力する入力手段と、データを記憶する画
像記憶手段と、入力手段と画像記憶手段との間に設けら
れ、データのビット幅を拡大する拡大機能と、この拡大
機能によりビット幅を拡大したデータを複数段記憶する
機能と、ビット幅を拡大したデータを連続的に転送する
機能とを有する並列処理手段とを備え、データの転送と
次の転送との空き時間に、画像記憶手段に対して前記デ
ータの入力以外の処理を割り当てるようにしたことを特
徴とする。
【００１０】このような構成とすることにより、入力手
段と画像記憶手段との間の回路規模の増大を極力抑え
て、並列度を高くした画像記憶装置を実現することがで
きる。更に、請求項３に記載の本発明は、データを記憶
し、出力する画像記憶装置において、データを記憶する
画像記憶手段と、データを出力する出力手段と、画像記
憶手段と出力手段との間に設けられ、画像記憶手段から
のデータを連続的に転送する機能と、この機能により転
送されるデータを複数段記憶する機能と、データのビッ
ト幅を縮小する縮小機能とを有する並列処理手段とを備
え、データの転送と次の転送との空き時間に、画像記憶
手段に対して前記データの出力以外の処理を割り当てる
ようにしたことを特徴とする。このような構成とするこ
とにより、画像記憶手段と出力手段との間の回路規模の
増大を極力抑えて、並列度を高くした画像記憶装置を実
現することができる。
段と画像記憶手段との間の回路規模の増大を極力抑え
て、並列度を高くした画像記憶装置を実現することがで
きる。更に、請求項３に記載の本発明は、データを記憶
し、出力する画像記憶装置において、データを記憶する
画像記憶手段と、データを出力する出力手段と、画像記
憶手段と出力手段との間に設けられ、画像記憶手段から
のデータを連続的に転送する機能と、この機能により転
送されるデータを複数段記憶する機能と、データのビッ
ト幅を縮小する縮小機能とを有する並列処理手段とを備
え、データの転送と次の転送との空き時間に、画像記憶
手段に対して前記データの出力以外の処理を割り当てる
ようにしたことを特徴とする。このような構成とするこ
とにより、画像記憶手段と出力手段との間の回路規模の
増大を極力抑えて、並列度を高くした画像記憶装置を実
現することができる。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。まず本発明に係る画像
記憶装置の第１の実施形態について説明する。この第１
の実施形態は、以下のユニットで構成される。 （１）データ入力部と画像メモリの間に設置された高速
のメモリ。 （２）画像データを記憶する大容量のメモリ。 （３）コントロール回路。
施形態について詳細に説明する。まず本発明に係る画像
記憶装置の第１の実施形態について説明する。この第１
の実施形態は、以下のユニットで構成される。 （１）データ入力部と画像メモリの間に設置された高速
のメモリ。 （２）画像データを記憶する大容量のメモリ。 （３）コントロール回路。
【００１２】この第１の実施形態の構成を図１に、また
その装置にデータを入力する場合のタイムチャートを図
２に示す。図１において、１及び２はＦＩＦＯ（ファー
ストイン・ファーストアウト）（ＦＩＦＯ−Ｅ、ＦＩＦ
Ｏ−Ｏ）、３〜６は３２ビット構成のフリップ・フロッ
プ（ＦＦ−１〜ＦＦ−４）、７〜１０は３２ビット構成
のＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４）、そして１
１は、これらのＦＩＦＯ（ＦＩＦＯ−Ｅ、ＦＩＦＯ−
Ｏ）１、２、フリップ・フロップ（ＦＦ−１〜ＦＦ−
４）３〜６、及びＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−
４）７〜１０を制御するコントロール回路である。
その装置にデータを入力する場合のタイムチャートを図
２に示す。図１において、１及び２はＦＩＦＯ（ファー
ストイン・ファーストアウト）（ＦＩＦＯ−Ｅ、ＦＩＦ
Ｏ−Ｏ）、３〜６は３２ビット構成のフリップ・フロッ
プ（ＦＦ−１〜ＦＦ−４）、７〜１０は３２ビット構成
のＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４）、そして１
１は、これらのＦＩＦＯ（ＦＩＦＯ−Ｅ、ＦＩＦＯ−
Ｏ）１、２、フリップ・フロップ（ＦＦ−１〜ＦＦ−
４）３〜６、及びＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−
４）７〜１０を制御するコントロール回路である。
【００１３】ここで、ＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡ
Ｍ−４）７〜１０に通常モードでデータを書き込む場
合、コントロール回路１１からＤＲＡＭ（ＤＲＡＭ−１
〜ＤＲＡＭ−４）７〜１０に供給されるＷＥ制御信号の
レベルがＬになっていて、ＲＡＳ制御信号のレベルがＨ
からＬに下がった後、ＣＡＳ制御信号のレベルがＨから
Ｌに下がったときに書き込みが行われる。
Ｍ−４）７〜１０に通常モードでデータを書き込む場
合、コントロール回路１１からＤＲＡＭ（ＤＲＡＭ−１
〜ＤＲＡＭ−４）７〜１０に供給されるＷＥ制御信号の
レベルがＬになっていて、ＲＡＳ制御信号のレベルがＨ
からＬに下がった後、ＣＡＳ制御信号のレベルがＨから
Ｌに下がったときに書き込みが行われる。
【００１４】また、ページモードでデータを書き込む場
合、コントロール回路１１からＤＲＡＭ（ＤＲＡＭ−１
〜ＤＲＡＭ−４）７〜１０に供給されるＷＥ制御信号の
レベルがＬになっていて、ＲＡＳ制御信号のレベルがＨ
からＬに下がった後、ＣＡＳ制御信号のレベルをＨから
Ｌ、ＬからＨ、ＨからＬと繰り返し変化させれば、ＣＡ
Ｓ制御信号のレベルがＨからＬに下がる毎に繰り返し書
き込みを行うことができる。
合、コントロール回路１１からＤＲＡＭ（ＤＲＡＭ−１
〜ＤＲＡＭ−４）７〜１０に供給されるＷＥ制御信号の
レベルがＬになっていて、ＲＡＳ制御信号のレベルがＨ
からＬに下がった後、ＣＡＳ制御信号のレベルをＨから
Ｌ、ＬからＨ、ＨからＬと繰り返し変化させれば、ＣＡ
Ｓ制御信号のレベルがＨからＬに下がる毎に繰り返し書
き込みを行うことができる。
【００１５】更に、ＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ
−４）７〜１０から通常モードでデータを読み出す場
合、コントロール回路１１からＤＲＡＭ（ＤＲＡＭ−１
〜ＤＲＡＭ−４）７〜１０に供給されるＯＥ制御信号の
レベルがＬになっていて、ＲＡＳ制御信号のレベルがＨ
からＬに下がった後、ＣＡＳ制御信号のレベルがＨから
Ｌに下がったときに読み出しが行われる。
−４）７〜１０から通常モードでデータを読み出す場
合、コントロール回路１１からＤＲＡＭ（ＤＲＡＭ−１
〜ＤＲＡＭ−４）７〜１０に供給されるＯＥ制御信号の
レベルがＬになっていて、ＲＡＳ制御信号のレベルがＨ
からＬに下がった後、ＣＡＳ制御信号のレベルがＨから
Ｌに下がったときに読み出しが行われる。
【００１６】また、図２に示すタイムチャート内の項目
は以下の通りである。図２のタイムチャート内の項目は
以下の通りである。 （１）処理クロック：データ処理の基本となる基準信
号。 （２）入力：外部から入力されるデータ。番号は入力さ
れる順につけたもの。 （３）ＦＩＦＯ−Ｅ、ＦＩＦＯ−Ｏ：図１のＦＩＦＯ−
Ｅ、ＦＩＦＯ−Ｏ内のデータ。数字は入力のデータ番号
に対応する。 （４）ＦＦ−１〜４：図１のＦＦ−１〜４内のデータ。
数字は入力のデータ番号に対応する。 （５）ＲＡＳ：ＤＲＡＭ−１〜４に入力されるＲＡＳ(R
ow Address Strobe)制御信号。 （６）ＣＡＳ：ＤＲＡＭ−１〜４に入力されるＣＡＳ(C
olumn Address Strobe)制御信号。 （７）ＷＥ：ＤＲＡＭ−１〜４に入力されるＷＥ(Write
Enable)制御信号。 （８）ＯＥ：ＤＲＡＭ−１〜４に入力されるＯＥ(Outpu
t Enable) 制御信号。 （９）書き込み動作：実際にＤＲＡＭにデータを書き込
んでいる期間。８画素分のデータを、５画素分の期間で
書き込んでいるのがわかる（実際にデータを書き込んで
いるのは、ＲＡＳがＬになっている期間であるが、次の
サイクルに移るまでに一旦ＲＡＳをＨにするので５画素
になっている）。
は以下の通りである。図２のタイムチャート内の項目は
以下の通りである。 （１）処理クロック：データ処理の基本となる基準信
号。 （２）入力：外部から入力されるデータ。番号は入力さ
れる順につけたもの。 （３）ＦＩＦＯ−Ｅ、ＦＩＦＯ−Ｏ：図１のＦＩＦＯ−
Ｅ、ＦＩＦＯ−Ｏ内のデータ。数字は入力のデータ番号
に対応する。 （４）ＦＦ−１〜４：図１のＦＦ−１〜４内のデータ。
数字は入力のデータ番号に対応する。 （５）ＲＡＳ：ＤＲＡＭ−１〜４に入力されるＲＡＳ(R
ow Address Strobe)制御信号。 （６）ＣＡＳ：ＤＲＡＭ−１〜４に入力されるＣＡＳ(C
olumn Address Strobe)制御信号。 （７）ＷＥ：ＤＲＡＭ−１〜４に入力されるＷＥ(Write
Enable)制御信号。 （８）ＯＥ：ＤＲＡＭ−１〜４に入力されるＯＥ(Outpu
t Enable) 制御信号。 （９）書き込み動作：実際にＤＲＡＭにデータを書き込
んでいる期間。８画素分のデータを、５画素分の期間で
書き込んでいるのがわかる（実際にデータを書き込んで
いるのは、ＲＡＳがＬになっている期間であるが、次の
サイクルに移るまでに一旦ＲＡＳをＨにするので５画素
になっている）。
【００１７】次に、図１及び図２を参照して、画像デー
タを画像メモリ即ちＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ
−４）７〜１０に画像データを書き込む動作について説
明する。
タを画像メモリ即ちＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ
−４）７〜１０に画像データを書き込む動作について説
明する。
【００１８】データ入力部（図示せず）に入力されるデ
ータは、２つのＦＩＦＯ（ＦＩＦＯ−Ｅ，ＦＩＦＯ−
Ｏ）１、２で交互に受け、同時に読み出すことで１６ビ
ットのデータに変換する。８画素分のデータがＦＩＦＯ
（ＦＩＦＯ−Ｅ、ＦＩＦＯ−Ｏ）１、２に書き込まれた
ら、連続して２回読み出すことで３２ビツト構成のフリ
ップ・フロップ（ＦＦ−１〜ＦＦ−４）３〜６にデータ
を書き込み、その後、３２ビット構成のＤＲＡＭ（ＤＲ
ＡＭ−１〜ＤＲＡＭ−４）７〜１０にそのデータを書き
込む。この動作で４画素分のデータが書き込まれるが、
ＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４）７〜１０のぺ
ージモードで引き続き４画素分のデータ（データ番号４
〜７）を書き込む。
ータは、２つのＦＩＦＯ（ＦＩＦＯ−Ｅ，ＦＩＦＯ−
Ｏ）１、２で交互に受け、同時に読み出すことで１６ビ
ットのデータに変換する。８画素分のデータがＦＩＦＯ
（ＦＩＦＯ−Ｅ、ＦＩＦＯ−Ｏ）１、２に書き込まれた
ら、連続して２回読み出すことで３２ビツト構成のフリ
ップ・フロップ（ＦＦ−１〜ＦＦ−４）３〜６にデータ
を書き込み、その後、３２ビット構成のＤＲＡＭ（ＤＲ
ＡＭ−１〜ＤＲＡＭ−４）７〜１０にそのデータを書き
込む。この動作で４画素分のデータが書き込まれるが、
ＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４）７〜１０のぺ
ージモードで引き続き４画素分のデータ（データ番号４
〜７）を書き込む。
【００１９】８ビットを３２ビットに変換し、さらにぺ
ージモードで連続２回書き込むことで、画像入力部に入
力されるデータ速度に対しＤＲＡＭ（ＤＲＡＭ−１〜Ｄ
ＲＡＭ−４）７〜１０への書き込み速度を高速にするこ
とができる。
ージモードで連続２回書き込むことで、画像入力部に入
力されるデータ速度に対しＤＲＡＭ（ＤＲＡＭ−１〜Ｄ
ＲＡＭ−４）７〜１０への書き込み速度を高速にするこ
とができる。
【００２０】この例では８画素分のデータを画像メモリ
に書き込むのに５画素分の時間ですむ。従って残りの３
画素分の時間を、他の要求、例えばリフレッシュ要求
（図２のａ）に割り当てることができ、見かけ上並列処
理を実現できる。
に書き込むのに５画素分の時間ですむ。従って残りの３
画素分の時間を、他の要求、例えばリフレッシュ要求
（図２のａ）に割り当てることができ、見かけ上並列処
理を実現できる。
【００２１】前述の効果を従来の方法で実現しようとす
ると、６４ビット分の回路を並列にしなければならない
が、この実施形態によればフリップ・フロップ（ＦＦ−
１〜ＦＦ−４）３〜６の前段に、データをそれぞれ複数
段（４段）記憶するＦＩＦＯ（ＦＩＦＯ−Ｅ、ＦＩＦＯ
−Ｏ）１、２を設けたことにより、３２ビット分の回路
を用意すればよい。
ると、６４ビット分の回路を並列にしなければならない
が、この実施形態によればフリップ・フロップ（ＦＦ−
１〜ＦＦ−４）３〜６の前段に、データをそれぞれ複数
段（４段）記憶するＦＩＦＯ（ＦＩＦＯ−Ｅ、ＦＩＦＯ
−Ｏ）１、２を設けたことにより、３２ビット分の回路
を用意すればよい。
【００２２】以上説明したように、この第１の実施形態
においては、画像記憶装置内のデータ入力部と画像メモ
リの間に、データのビット幅を拡張し、そのデータを複
数段記憶し、さらにそのデータを連続的に転送できる並
列処理回路を設置したことを特徴としている。
においては、画像記憶装置内のデータ入力部と画像メモ
リの間に、データのビット幅を拡張し、そのデータを複
数段記憶し、さらにそのデータを連続的に転送できる並
列処理回路を設置したことを特徴としている。
【００２３】従って、外部から入力されたデータは、並
列処理回路でデータのビット幅を拡張される（この部分
で、外部からのデータ入力速度を満足させる）。そのデ
ータはさらに複数段記憶される。画像メモリヘの書き込
み（即ち転送）時は、複数のデータブロックを連続して
書き込めるようにする。
列処理回路でデータのビット幅を拡張される（この部分
で、外部からのデータ入力速度を満足させる）。そのデ
ータはさらに複数段記憶される。画像メモリヘの書き込
み（即ち転送）時は、複数のデータブロックを連続して
書き込めるようにする。
【００２４】これらを総合したデータ転送速度を、入力
されるデータの速度よりも速くすることで、データブロ
ックの書き込みと次の書き込みまでの間に空き時間がで
きる。ここに他の処理を割り当てることで、複数の処理
を見かけ上同時に実行することができるようになってい
る。
されるデータの速度よりも速くすることで、データブロ
ックの書き込みと次の書き込みまでの間に空き時間がで
きる。ここに他の処理を割り当てることで、複数の処理
を見かけ上同時に実行することができるようになってい
る。
【００２５】次に、本発明に係る画像記憶装置の第２の
実施形態について説明する。この第２の実施形態は、２
つ以上のサイクルスチール方式によることとしたもの
で、画像記憶装置の回路構成は図１に示す第１の実施形
態のものと同じでよいが、この第２の実施形態におい
て、データを入力する場合のタイムチャートを図３に示
す。
実施形態について説明する。この第２の実施形態は、２
つ以上のサイクルスチール方式によることとしたもの
で、画像記憶装置の回路構成は図１に示す第１の実施形
態のものと同じでよいが、この第２の実施形態におい
て、データを入力する場合のタイムチャートを図３に示
す。
【００２６】第１の実施形態においては、画像データを
８画素分ＦＩＦＯ（ＦＩＦＯ−Ｅ、ＦＩＦＯ−Ｏ）１、
２に書き込む毎に画像メモリであるＤＲＡＭ（ＤＲＡＭ
−１〜ＤＲＡＭ−４）７〜１０に書き込むときの説明を
した。この場合、画像データの書き込みの他に空き時間
を利用して１つの要求（例えば、リフレッシュ要求）に
対応できる。この第２の実施形態においては、この単位
を１６画素にすることで、画像データの書き込みのため
に画像メモリを占有する割合が更に減少するので、その
間に画像メモリであるＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡ
Ｍ−４）７〜１０を、より多くの要求に、サイクルスチ
ール方式で対応できるようになる（図３参照）。この場
合でも基本部（ＦＩＦＯ、及び画像メモリ素子であるＤ
ＲＡＭ）の構成、素子数は増加しない。
８画素分ＦＩＦＯ（ＦＩＦＯ−Ｅ、ＦＩＦＯ−Ｏ）１、
２に書き込む毎に画像メモリであるＤＲＡＭ（ＤＲＡＭ
−１〜ＤＲＡＭ−４）７〜１０に書き込むときの説明を
した。この場合、画像データの書き込みの他に空き時間
を利用して１つの要求（例えば、リフレッシュ要求）に
対応できる。この第２の実施形態においては、この単位
を１６画素にすることで、画像データの書き込みのため
に画像メモリを占有する割合が更に減少するので、その
間に画像メモリであるＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡ
Ｍ−４）７〜１０を、より多くの要求に、サイクルスチ
ール方式で対応できるようになる（図３参照）。この場
合でも基本部（ＦＩＦＯ、及び画像メモリ素子であるＤ
ＲＡＭ）の構成、素子数は増加しない。
【００２７】前記第１及び第２の実施形態では、画像デ
ータを画像メモリに書き込むときの説明をしたが、逆
に、画像メモリの内容を読み出すときに適用しても良
い。この画像データ出力時の場合についての第３の実施
形態について、次に説明する。
ータを画像メモリに書き込むときの説明をしたが、逆
に、画像メモリの内容を読み出すときに適用しても良
い。この画像データ出力時の場合についての第３の実施
形態について、次に説明する。
【００２８】この第３の実施形態の構成を図４に、また
その装置からデータを出力する場合のタイムチャートを
図５に示す。図４において、４１〜４４は３２ビット構
成のＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４）、４５〜
４８はＦＩＦＯ（ＦＩＦＯ−１〜ＦＩＦＯ−４）、そし
て４９は、これらのＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ
−４）４１〜４４、及びＦＩＦＯ４５〜４８を制御する
コントロール回路である。
その装置からデータを出力する場合のタイムチャートを
図５に示す。図４において、４１〜４４は３２ビット構
成のＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４）、４５〜
４８はＦＩＦＯ（ＦＩＦＯ−１〜ＦＩＦＯ−４）、そし
て４９は、これらのＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ
−４）４１〜４４、及びＦＩＦＯ４５〜４８を制御する
コントロール回路である。
【００２９】ここで、ページモードでデータを読み出す
場合、コントロール回路４９からＤＲＡＭ（ＤＲＡＭ−
１〜ＤＲＡＭ−４）４１〜４４に供給されるＯＥ制御信
号のレベルがＬになっていて、ＲＡＳ制御信号のレベル
がＨからＬに下がった後、ＣＡＳ制御信号のレベルをＨ
からＬ、ＬからＨ、ＨからＬと繰り返し変化させれば、
ＣＡＳ制御信号のレベルがＨからＬに下がる毎に繰り返
しデータを読み出すことができる。
場合、コントロール回路４９からＤＲＡＭ（ＤＲＡＭ−
１〜ＤＲＡＭ−４）４１〜４４に供給されるＯＥ制御信
号のレベルがＬになっていて、ＲＡＳ制御信号のレベル
がＨからＬに下がった後、ＣＡＳ制御信号のレベルをＨ
からＬ、ＬからＨ、ＨからＬと繰り返し変化させれば、
ＣＡＳ制御信号のレベルがＨからＬに下がる毎に繰り返
しデータを読み出すことができる。
【００３０】図５のタイムチャートの説明は割愛する
が、この構成によれば、図５から明らかなように、８画
素分のデータを画像メモリから複数のデータブロックを
連続して読み出す（即ち連続して転送する）のに５画素
分の時間ですむ。従って残りの３画素分の時間を、他の
要求に割り当てることができ、見かけ上並列処理を実現
できる。
が、この構成によれば、図５から明らかなように、８画
素分のデータを画像メモリから複数のデータブロックを
連続して読み出す（即ち連続して転送する）のに５画素
分の時間ですむ。従って残りの３画素分の時間を、他の
要求に割り当てることができ、見かけ上並列処理を実現
できる。
【００３１】
【発明の効果】この発明によれば、回路規模の増大を極
力抑えて並列度の高い装置を実現することができ、複数
の処理を見かけ上同時に実行することができる。また、
この発明は拡張性に富み、同一構成のまま制御次第で並
列度を増すことができ、更に多くの処理を見かけ上同時
に実行することができる。
力抑えて並列度の高い装置を実現することができ、複数
の処理を見かけ上同時に実行することができる。また、
この発明は拡張性に富み、同一構成のまま制御次第で並
列度を増すことができ、更に多くの処理を見かけ上同時
に実行することができる。
【図面の簡単な説明】
【図１】 本発明に係る画像記憶装置の第１及び第２の
実施形態の構成を示すブロック図。
実施形態の構成を示すブロック図。
【図２】 第１の実施形態の動作を説明するためのタイ
ムチャート。
ムチャート。
【図３】 第２の実施形態の動作を説明するためのタイ
ムチャート。
ムチャート。
【図４】 本発明に係る画像記憶装置の第３の実施形態
の構成を示すブロック図。
の構成を示すブロック図。
【図５】 第３の実施形態の動作を説明するためのタイ
ムチャート。
ムチャート。
【図６】 従来の画像記憶装置の構成を示すブロック
図。
図。
【図７】 従来の画像記憶装置の動作を説明するための
タイムチャート。
タイムチャート。
１、２…ＦＩＦＯ（ＦＩＦＯ−Ｅ、ＦＩＦＯ−Ｏ） ３〜６…フリップ・フロップ ７〜１０…ＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４） １１…コントロール回路 ４１〜４４…ＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４） ４５〜４８…ＦＩＦＯ（ＦＩＦＯ−１〜ＦＩＦＯ−４） ４９…コントロール回路 ６１〜６４…フリップ・フロップ（ＦＦ−１〜ＦＦ−
４） ６５〜６８…ＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４） ６９…コントロール回路
４） ６５〜６８…ＤＲＡＭ（ＤＲＡＭ−１〜ＤＲＡＭ−４） ６９…コントロール回路
Claims (3)
- 【請求項１】データを入力または出力し、記憶する画像
記憶装置において、 データを入力または出力する入力または出力手段と、 データを記憶する画像記憶手段と、 前記入力または出力手段と前記画像記憶手段との間に設
けられ、データのビット幅を変換する変換機能と、この
変換機能によりビット幅を変換したデータまたはこの変
換機能によりビット幅を変換するためのデータを複数段
記憶する機能と、ビット幅を変換したデータまたはビッ
ト幅を変換するためのデータを連続的に転送する機能と
を有する並列処理手段とを備え、前記データの転送と次
の転送との空き時間に、前記画像記憶手段に対して前記
データの入力または出力以外の処理を割り当てるように
したことを特徴とする画像記憶装置。 - 【請求項２】データを入力し、記憶する画像記憶装置に
おいて、 データを入力する入力手段と、 データを記憶する画像記憶手段と、 前記入力手段と前記画像記憶手段との間に設けられ、デ
ータのビット幅を拡大する拡大機能と、この拡大機能に
よりビット幅を拡大したデータを複数段記憶する機能
と、ビット幅を拡大したデータを連続的に転送する機能
とを有する並列処理手段とを備え、前記データの転送と
次の転送との空き時間に、前記画像記憶手段に対して前
記データの入力以外の処理を割り当てるようにしたこと
を特徴とする画像記憶装置。 - 【請求項３】データを記憶し、出力する画像記憶装置に
おいて、 データを記憶する画像記憶手段と、 データを出力する出力手段と、 前記画像記憶手段と前記出力手段との間に設けられ、前
記画像記憶手段からのデータを連続的に転送する機能
と、この機能により転送されるデータを複数段記憶する
機能と、前記データのビット幅を縮小する縮小機能とを
有する並列処理手段とを備え、前記データの転送と次の
転送との空き時間に、前記画像記憶手段に対して前記デ
ータの出力以外の処理を割り当てるようにしたことを特
徴とする画像記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009197A JPH11212860A (ja) | 1998-01-21 | 1998-01-21 | 画像記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009197A JPH11212860A (ja) | 1998-01-21 | 1998-01-21 | 画像記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212860A true JPH11212860A (ja) | 1999-08-06 |
Family
ID=11713792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10009197A Pending JPH11212860A (ja) | 1998-01-21 | 1998-01-21 | 画像記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11212860A (ja) |
-
1998
- 1998-01-21 JP JP10009197A patent/JPH11212860A/ja active Pending
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