JP3596644B2 - 画像処理装置およびその処理方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、面順次型の描画データをフルカラー印刷装置の出力装置に出力するのに好適な画像処理装置に関し、詳細には、描画データを、点順次型で一旦記憶した後、それを面順次型に変換して出力する画像処理装置およびその処理方法に関する。
【０００２】
【従来の技術】
一般的に、カラー画像は、複数のピクセルから構成される。このピクセルは、さらに、そのピクセルの各基本色を示す多値データから構成される。例えば、１ピクセルがＹ（イエロー）、Ｍ（マゼンダ）、Ｃ（シアン）、Ｋ（ブラック）の４つの基本色で表され、かつ、１つの基本色が８ビットで示される場合、１つのピクセルを示すデータは、基本色を示す８ビットデータが４色分必要となるため、３２ビットで示されることになる。
したがって、複数のピクセルから構成されるカラー画像をデータとして記憶する場合、そのカラー画像を構成する各ピクセル毎に、基本色を示す多値データが基本色分存在することになる。
【０００３】
このようなカラー画像をデータとして記憶する方式としては、点順次型と面順次型との２つの方式が代表的なものとして挙げられる。
点順次型とは、１ピクセルについての色データを１つの単位としてパッキングして記憶する方式であり、また、面順次型は基本色単位にメモリ上に色プレーンを構成して、各描画データを基本色を単位として記憶する方式である。点順次型および面順次型の一般的なメモリ構成を、それぞれ図１５（ａ）および（ｂ）に示す。
ここで、描画ピクセルをＰ０、Ｐ１、Ｐ２、……とした場合、点順次型では、ピクセルＰ０について、それぞれ基本色Ｙ、Ｍ、Ｃ、Ｋを示すデータＰ０（Ｙ）、Ｐ０（Ｍ）、Ｐ０（Ｃ）、Ｐ０（Ｋ）、ピクセルＰ１についてデータＰ１（Ｙ）、Ｐ１（Ｍ）、Ｐ１（Ｃ）、Ｐ１（Ｋ）といったように、１つの描画点についてＹ、Ｍ、Ｃ、Ｋの基本色を表わすデータが順次記憶される。
一方、面順次型では基本色毎にプレーンが設けられ、ＹプレーンについてデータＰ０（Ｙ）、Ｐ１（Ｙ）、Ｐ２（Ｙ）……、ＭプレーンについてデータＰ０（Ｍ）、Ｐ１（Ｍ）、Ｐ２（Ｍ）……、ＣプレーンについてデータＰ０（Ｃ）、Ｐ１（Ｃ）、Ｐ２（Ｃ）……、ＫプレーンについてデータＰ０（Ｋ）、Ｐ１（Ｋ）、Ｐ２（Ｋ）……といったように、Ｙ、Ｍ、Ｃ、Ｋの基本色を表わすプレーンに、当該基本色のデータが順次記憶される。
【０００４】
ここで、描画データをメモリに描画（書込、記憶）する場合、点順次型、面順次型のどちらが効率的であるかを考察する。例として、図１６に示すように、４つのピクセルからなる直線を描画する場合について考えてみる。なお、描画データは、一般的にＣＰＵ等のプロセッサによりピクセル単位で処理され、アクセスは点順次型でも面順次型でも３２ビット幅の汎用データバスを介して行なわれるものとする。また、メモリに１回アクセスするのには、図１７で示されるようなサイクルが必要であるとする。
まず、点順次型によって描画データをメモリに記憶するには、図１８（ａ）に示すように、直線を構成する４つのピクセルに対応して書き込むため、４サイクルが必要となる。
これに対し、面順次型によって描画データをメモリに記憶するには、図１８（ｂ）に示すように、４つプレーンについて、それぞれ４つのピクセルに対応して書き込む関係上、点順次型と比べ、４倍のサイクル数が必要になる。すなわち、１サイクルがＡ［ｎｓ］であるとすると、点順次型では４Ａ［ｎｓ］なのに対して、面順次型では１６Ａ［ｎｓ］である。
したがって、ピクセル単位で処理された描画データをメモリ上に記憶させるには、点順次型で記憶させる方式が効率的であり、面順次型で記憶させる方式は非効率的あるといえる。
【０００５】
次に、メモリに記憶された描画データを出力する場合について考察する。描画データを出力する場合は種々あるが、ここでは、カラー印刷装置に出力する場合を考えてみる。近年のカラー印刷装置においては、描画データを面順次型で処理するタイプがほんとんどである。なぜなら、カラー画像の形成を、基本色を単位とする処理ため、描画データも必然的に面順次型で扱わなばならないからである。
最近では、カラー印刷装置の高速化傾向が進行し、従来では１色毎に実行していた処理も各色を連続処理（タンデム処理）する必要が生じてきた。かかる処理に追従するためには、記憶装置に対していかに高速にアクセスができるかが重要となっている。
【０００６】
ここで、描画データがメモリに面順次型で記憶されていれば、４つのピクセルを１つの単位として転送できるが、点順次型では、１回のアクセスで１ピクセル分の色データしか転送できないため、高速に処理することはできない。このため、カラー印刷装置へのデータ転送を考えると、描画データを面順次型でメモリに記憶することが望ましい。
しかし、描画データを面順次型でメモリに記憶することは、上述したように、非効率的であって、処理速度の低下を招くものである。したがって、記憶・読出という一連の処理を面順次型で行なうのは、記憶装置たるメモリに高速にアクセスするのに適当でないという問題があった。
【０００７】
この問題を解決するため、従来より次の技術が存在していた。すなわち、第１に、点順次型／面順次型書込と点順次面型／面順次型読出とを相互に可能とする技術や、第２に、点順次型を面順次型に変換する技術などがあり、これらの技術を用いて、描画データをメモリに点順次型で書き込む一方、出力する際には面順次型で読み出すことにより、記憶・読出という一連の処理に要する時間を短縮することが考えられた。
このうち、第１の技術は、さらに、アドレス変換を用いる技術とデータバスを分離する技術とに分けられる。
前者のアドレス変換を用いる技術については、例えば、特開昭６２−２７１１８４や、特開平１−３２１５７３、特開平２−２０１６４１、特開平３−６２２７２号公報など記載のものがあり、これらは、点順次型あるいは面順次型でアクセスする際に、アドレス変換手段を用いて、それぞれの独立したアドレス形式でアクセスを行なうものであり、アドレスには、どのプレーンを選択してアクセス（書き込みあるいは読み出し）するか、どのピクセル（画素）を選択してアクセスするか、といった情報が付加される。
後者のデータバスを分離する技術については、例えば、特開平３−５５６７２や、特開平４−２５３０９４号公報など記載のものがあり、これらは、点順次型アクセス用のアドレスバスとデータバスとを備え、さらに面順次型アクセス用のアドレスバスとデータバスとを備え、アクセスする際には、これらのアドレスバス、データバスを適宜選択する。
また、第２の点順次型を面順次型に変換する技術については、例えば、特開平５−２０５０３８や、特開平７−１４１１４４号公報など記載のものがあり、これらは、点順次型で描画されたデータをピクセル単位で読み出し、そのデータをシフトレジスタやハードウエアで構成されたデータ整列器に入力することによって面順次型データを形成するものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、点順次型／面順次型書込と点順次面型／面順次型読出とを相互に可能とする第１の技術や、点順次型を面順次型に変換する第２の技術では、次のような問題があった。
まず、第１の技術においてアドレス変換を用いる技術では、プレーンやピクセルを選択するためのデータを付加するため、実質的にアドレスバスがより多数必要となるといった欠点がある。さらに、アクセスには本来不必要なアドレス変換手段も必要となる。
また、第１の技術においてデータバスを分離する技術では、アドレスバス、データバスを選択するための手段が必要となるため、必然的に回路規模が大きくなるといった欠点がある。さらに、面順次型で描画データを読み出して出力する場合、１度に１色の描画データしか読み出すことができないという欠点もある。
一方、点順次型を面順次型に変換する第２の技術では、面順次型データを形成するのに、数サイクルを要するので、処理が低速となるばかりでなく、シフトレジスタや整列器などが必要となるので、回路規模が複雑化・肥大化するといった欠点もある。
【０００９】
本発明は、以上のような事情に鑑みてなされたもので、その目的とするところは、描画データを書き込む際には点順次型で行なう一方、読み出す際には面順次型で行なって、カラー印刷装置の高速化に寄与するとともに、その構成を簡易として、回路規模の簡易化・縮小化を図ることが可能な画像処理装置を提供することにある。
【００１０】
【課題を解決するための手段】
上述した課題を解決するため、本願第１の発明にあっては、ｐ、ｑおよびａをそれぞれ２以上の整数（ただし、ｑ＞ｐ≧ａ）とし、１つのピクセルについて、当該ピクセルの色要素を示す多値データを、色要素数のｐ個、色要素毎に配列した描画データを処理する画像処理装置であって、前記描画データを記憶するためのｑ個のメモリモジュールと、書込時において、連続する位置関係にあるｑ個のピクセルに対応する各描画データごとに、当該描画データを書き込むべきメモリモジュールを選択する書込選択手段と、当該ｑ個の描画データの各々が示す内容が同じである場合には、前記書込選択手段により選択された全メモリモジュールを対象に、当該ｑ個の描画データを１サイクルで書き込む一方、当該ｑ個の描画データの各々が示す内容が同じでない場合には、各描画データを１つずつ書き込む書込手段と、読出時において、ｑ個の描画データのうち、ピクセルが連続する位置関係にあるａ個の描画データの各々が書き込まれているメモリモジュールを選択する読出選択手段と、前記読出選択手段により選択されたａ個のメモリモジュールの各々から描画データを１サイクルで読み出す読出手段と、読み出されたａ個の描画データの各々を、それぞれ色要素を示す多値データに分離した後、１つの色要素について、当該色要素を示す多値データをピクセル順に配列させる分離配列手段とを具備することを特徴としている。
また、本願第２の発明にあっては、ｐ、ｑおよびａをそれぞれ２以上の整数（ただし、ｑ＞ｐ≧ａ）とし、１つのピクセルについて、当該ピクセルの色要素を示す多値データを、色要素数のｐ個、色要素毎に配列した描画データが書き込まれるｑ個のメモリモジュールを有する記憶手段を備えた画像処理装置の画像処理方法であって、書込時において、連続する位置関係にあるｑ個のピクセルに対応する各描画データごとに、当該描画データを書き込むべきメモリモジュールを選択し、当該ｑ個の描画データの各々が示す内容が同じである場合には、当該選択した全メモリモジュールを対象に、当該ｑ個の描画データを１サイクルで書き込む一方、当該ｑ個の描画データの各々が示す内容が同じでない場合には、各描画データを１つずつ書き込む第１の過程と、読出時において、ｑ個の描画データのうち、ピクセルが連続する位置関係にあるａ個の描画データの各々が書き込まれているメモリモジュールを選択する第２の過程と、前記第２の過程において選択されたａ個のメモリモジュールの各々から描画データを１サイクルで読み出す第３の過程と、読み出されたａ個の描画データの各々を、それぞれ色要素を示す多値データに分離した後、１つの色要素について、当該色要素を示す多値データをピクセル順に配列させる第４の過程とを具備することを特徴としている。
【００１１】
（作用）
本願第１の発明によれば、ピクセルが連続する位置関係にあるａ個の描画データが１サイクルで読み出される。これらａ個の描画データは、それぞれのピクセルについて、当該ピクセルの色要素を示す多値データを、色要素数のｐ個、色要素毎に配列したもの、すなわち、いわゆる点順次型の描画データである。これらの描画データを、分離配列手段によって、それぞれ色要素を示す多値データに分離した後、１つの色要素について、当該色要素を示す多値データをピクセル順に配列させることで、いわゆる面順次型の描画データを得ることができる。これらの配列を各色要素について行なうと、１サイクルの読み出しにより面順次型の描画データをすべての色要素について得ることできる。さらに、分離配列手段は、実質的に、読み出された描画データを転送するバスラインを組み替えることのみで構成することができるので、構成の簡略化を図ることも可能である。
さらに、描画データがｑ個同じであれば、このｑ個の描画データの書込については、ｑサイクル繰り返すことなく１サイクルで済ますことができる。したがって、いわゆる点順次型の描画データを書き込みに要する時間の短縮化に大きく寄与する。
また、本願第２の発明によれば、本願第１の発明と同様に、点順次型から面順次型の描画データを簡易に得ることが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【００１３】
＜１：全体構成＞
図１は、本実施形態にかかる画像処理装置の全体構成を説明するブロック図である。
この図において、６０は画像情報生成部であり、フレームメモリの読出範囲や、描画有効領域に描画される描画データＰＤ、その描画データを記憶させるためのアドレスＡＤＲ、後述するピクセル選択データなどを生成する。
【００１４】
８０は、記憶手段たるフレームメモリである。このフレームメモリ８０は、複数のＤＲＡＭから構成され、高速ページモードアクセスが使用可能であって、１つのアドレスに３２ビット幅のデータを記憶することが可能となっている。
７０は制御装置であり、書込部７１と読出部７２とから構成される。前者の書込部７１は、フレームメモリ８０に描画データを点順次型で書き込むものであり、後者の読出部７２は、フレームメモリ８０から描画データを読み出すものである。
なお、これら書込部７１と読出部７２との詳細構成については後述する。
９０はバッファであり、後述するように各基本色に対応して４つＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：先入れ先出し型のバッファ）から構成され、面順次型のデータを基本色毎にバッファリングする。
【００１５】
＜１−１：データフォーマット＞
ここで、本画像処理装置における描画データのフォーマットの一例について、図２を参照して説明する。
本実施形態にかかる画像処理装置は、基本色としてＹ、Ｍ、Ｃ、Ｋの４色を用いており、これら各基本色の階調を示すデータがそれぞれ８ビットで示される。このため、１ピクセルの描画データは３２ビットとなる。
本画像処理装置は、このような描画データを、点順次型では図２（ａ）に示すように４色の基本色データを有する１ピクセルを示すものとして扱い、面順次型では同図（ｂ）に示すように、基本色データを１色分有したものであって、４つのピクセルを示すものとして扱うものとする。いずれにかかるデータも３２ビットである。
【００１６】
このようなフォーマットを有する描画データは、フレームメモリ８０に、後述するように点順次型で書き込まれる。そこで、この記憶状態について図３を参照して説明すると、図に示すように、フレームメモリ８０を構成する１つＤＲＡＭの１つのアドレスには、１ピクセル分３２ビットの描画データが点順次型で記憶される。
【００１７】
＜１−２：メモリ構成の概略＞
次に、本画像処理装置におけるフレームメモリ８０の概略構成について説明する。はじめに、描画データの書込から読出までの過程について説明し、この過程を実現するための回路構成については後述することとする。
【００１８】
＜１−２−１：描画データの流れ＞
図４は、フレームメモリ８０における描画データの流れを説明するためのブロック図である。この図において、８００〜８１５は、フレームメモリ８０を構成するＤＲＡＭであり、上述したように、それぞれ３２ビット幅のデータを記憶することができる。なお、本実施形態においてＤＲＡＭとは、一般のダイナミックＲＡＭで構成されるメモリモジュールという意味で用いている。
【００１９】
この図に示すように、ＤＲＡＭ８００〜８１５は、４つのメモリブロックＭＢ０〜ＭＢ３を構成しており、さらに各メモリブロックはそれぞれ４つの面を有する。このような構成において、ピクセルが連続する位置関係にある描画データは、メモリブロックに順次記憶されている。すなわち、図５に示すように、カラー印刷装置に出力する有効領域ＥＡ（横ｍピクセル×縦ｎピクセル）において、当該領域の始点に描画されるピクセルをＰ０とし、以降描画されるピクセルを順にＰ１、Ｐ２、……、Ｐ（ｍｎ）とした場合、ピクセルＰ０〜Ｐ３の描画データは、メモリブロックＭＢ０〜ＭＢ３の第１面に、ピクセルＰ４〜Ｐ７の描画データは、メモリブロックＭＢ０〜ＭＢ３の第２面に、ピクセルＰ８〜Ｐ１１の描画データは、メモリブロックＭＢ０〜ＭＢ３の第３面に、ピクセルＰ１２〜Ｐ１５の描画データは、メモリブロックＭＢ０〜ＭＢ３の第４面にというようにそれぞれ記憶される。別の言い方をすれば、ピクセルＰ０〜Ｐ１５の描画データは、それぞれＤＲＡＭ８００〜８１５に記憶される。なお、これら描画データは点順次型で記憶される。
【００２０】
このようにＤＲＡＭ８００〜８１５に記憶された描画データは、各メモリブロックからそれぞれ描画データが１つずつ読み出される。そして、メモリブロックＭＢ０〜ＭＢ３から読み出された描画データＰＤ０〜ＰＤ３は、バス変換部８２０に供給される。
バス変換部８２０は、図４に示すように、描画データＰＤ０〜ＰＤ３をそれぞれ基本色Ｙ、Ｍ、Ｃ、Ｋの成分毎に分離した後、基本色Ｙ、Ｍ、Ｃ、Ｋの成分毎にピクセルの順番で並び替えるものである。これにより、面順次型の描画データＬＤＹ、ＬＤＭ、ＬＤＣ、ＬＤＫが得られることとなる。
なお、後述するように、描画データＰＤ０〜ＰＤ３は、メモリブロックＭＢ０〜ＭＢ３から１回のアクセスで同時に読み出される。このため、バス変換部８２０においては、面順次型の描画データＬＤＹ、ＬＤＭ、ＬＤＣ、ＬＤＫが同時に得られるようになっている。また、バス変換部８２０は、実質的にデータバスの並び替えにすぎない。
【００２１】
＜１−２−２：フレームメモリの回路構成＞
このような描画データの書込から読出までの過程を実現するための具体的な回路構成について、図６を参照して説明する。
この図に示すように、ＤＲＡＭ８００〜８１５の各々には、アドレスＡＤＲ、描画データＰＤ、ＲＡＳ（ロウ・アドレス・ストローブ）信号およびＷＥ（ライト・イネーブル）信号が、それぞれ共通して供給されている。また、ＤＲＡＭ８００〜８１５の各々には、ＤＲＡＭ毎に、対応するＣＡＳ（カラム・アドレス・ストローブ信号）が供給される。したがって、本画像処理装置においてはＤＲＡＭが１６個であるので、ＣＡＳ信号もこれらＤＲＡＭの各々に対応して１６本存在する。これらの１６本ＣＡＳ信号については、説明の便宜上、ＤＲＡＭ８００に対応するＣＡＳ信号をＬＳＢ、ＤＲＡＭ８１５に対応するＣＡＳ信号をＭＳＢとする１６ビットデータで表記することとする。
なお、フレームメモリ８０のアドレスは、ＲＡＳ（行）アドレスとＣＡＳ（列）アドレスとで定められる。
【００２２】
このような構成のフレームメモリ８０によれば、ＲＡＳアドレスおよびＣＡＳアドレスにより同一のアドレスを指定し、ＷＥ信号、ＲＡＳ信号をともにアクティブとし、かつ、１６本のＣＡＳ信号を「００００」としてＤＲＡＭ８００〜８１５に対応する各ＣＡＳ信号をローアクティブとすることにより、同一の描画データをＤＲＡＭ８００〜８１５の各々に１回のアクセスで書き込むことができるようになっている。
また、読出時においては、ＲＡＳアドレスおよびＣＡＳアドレスにより同一のアドレスを指定し、ＷＥ信号を非アクティブ、ＲＡＳ信号をアクティブとし、かつ、メモリブロックＭＢ０〜ＭＢ３において同一面上の関係にあるＤＲＡＭのＣＡＳ信号をアクティブとすることにより、連続する４つのピクセルの描画データＰＤ０〜ＰＤ３を１回のアクセスで読み出すことができるようになっている。
【００２３】
なお、フレームメモリ８０において、図５に示される描画データは、図７に示される関係で書き込まれて、図４に示されるように記憶される。すなわち、図７は、ＲＡＳアドレスおよびＣＡＳアドレスにより定まる１組のアドレスに、どのようなピクセルの画像データが記憶されているのかを、ＤＲＡＭ８００〜８１５毎に示した図である。この図に示すように、一つのアドレスにおいては、ピクセルが連続する位置関係にある１６個の描画データが、それぞれＤＲＡＭ８００〜８１５に記憶される。
【００２４】
＜１−３：ピクセル選択データ＞
このように本画像処理装置においては、書込時に、１度に最大１６個のＤＲＡＭにアクセスできるようになっている。しかしながら、１度のアクセスにおいて、アクセスする必要のないＤＲＡＭも当然のことながら存在する。また、読出時には、連続する４つのピクセルの描画データＰＤ０〜ＰＤ３を得るために、アクセスするＤＲＡＭを選択する必要もある。
そこで、本画像処理装置においては、ピクセル選択データにより、アクセスするＤＲＡＭを選択するようにしている。かかるピクセル選択データの構成を図８に示す。この図に示すようにピクセル選択データは、ＬＳＢ〜ＭＳＢがＤＲＡＭ８００〜８１５に対応した１６ビットデータであり、アクセスする必要のあるＤＲＡＭに対応したビットが「１」にセットされる。
【００２５】
かかるピクセル選択データは、書込時においては、画像情報生成部６０によりアドレスＡＤＲや、描画データＰＤとともに生成され、書込部７１に供給される。この場合、書込部７１は、ピクセル選択データの各ビットを検出し、そのうち「１」となっているビットに対応したＤＲＡＭのＣＡＳ信号のみをアクティブとする。
一方、ピクセル選択データは、読出時においては、後述するように読出部７２のタイミングコントローラにより生成されて、これによりＣＡＳ信号を生成している。
このようなピクセル選択データにより、あるアドレスにおいてアクセスする必要のあるＤＲＡＭのみを選択することができる。
【００２６】
＜１−４：書込部の詳細構成＞
次に、図１における書込部７１の詳細構成について説明する。図９は、この書込部７１の構成を示すブロック図である。
この図において、７１１はＲＡＳアドレスラッチ回路であり、画像情報生成部６０から供給されたアドレスＡＤＲのうちＲＡＳアドレスをラッチする。同様に、７１２はＣＡＳアドレスラッチ回路であり、アドレスＡＤＲのうちＣＡＳアドレスをラッチする。７１３はデータラッチ回路であり、画像情報生成部６０から供給された描画データＰＤをラッチする。７１４はピクセル選択ラッチ回路であり、同じく画像情報生成部６０から供給されたピクセル選択データ（図８参照）をラッチする。
【００２７】
７１５はタイミングコントローラであり、ラッチされたＲＡＳアドレスおよびＣＡＳアドレスの送出タイミングをそれぞれゲート７１６および７１７を介して制御し、これをフレームメモリ８０の書込アドレスとする。また、タイミングコントローラ７１５は、描画データＰＤの送出タイミングをデータラッチ回路７１３を介して制御し、さらに、ＣＡＳ信号の送出タイミングをＮＡＮＤゲート回路７１８を介して制御する。くわえて、タイミングコントローラ７１５は、書込アドレスの送出タイミングにあわせて、ＲＡＳ信号およびＷＥ信号のレベルも制御する。
なお、ＣＡＳ信号は、本実施形態においてはアクティブ・ローとしているため、ピクセル選択データをＮＡＮＤゲート回路７１８により反転し、その送出を制御している。
【００２８】
＜１−５：読出部の詳細構成＞
次に、図１における読出部７２の詳細構成について説明する。図１０は、この読出部７２の構成を示すブロック図である。
この図において、７２１は読出領域設定部であり、画像情報生成部６０から供給された読出範囲を示す情報に基づいて読出領域を設定する。７２２はアドレス生成部であり、設定された読出領域に基づいて、フレームメモリ８０の読出アドレスをＲＡＳアドレスおよびＣＡＳアドレスのそれぞれについて生成する。なお、アドレス生成部７２２は、バッファ５５から供給されるＰＡＦ信号（後述する）のレベルがローレベルとなるとアドレスの生成を中断する一方、ハイレベルとなるとアドレスの生成を再開する。
７２３はＲＡＳアドレスラッチ回路であり、生成されたＲＡＳアドレスをラッチする。同様に、７２４はＣＡＳアドレスラッチ回路であり、生成されたＣＡＳアドレスをラッチする。
【００２９】
７２５はタイミングコントローラであり、ラッチされたＲＡＳアドレスおよびＣＡＳアドレスの送出タイミングをそれぞれゲート７２６および７２７を介し制御して、これをフレームメモリ８０の読出アドレスとする。また、タイミングコントローラ７２５は、読出アドレスの送出タイミングにあわせて、ＲＡＳ信号およびＷＥ信号のレベルも制御する。
【００３０】
＜１−６：バッファの詳細構成＞
次に、図１におけるバッファ９０の詳細構成について説明する。図１１は、このバッファ９０の構成を示すブロック図である。
この図において、９０１〜９０４はＦＩＦＯであり、それぞれ基本色のＹ、Ｍ、Ｃ、Ｋに対応している。本実施形態にあっては、１つの基本色あたり３２ビットの面順次型データが入力されるため、１６ビット幅を有する一般的なＦＩＦＯを２個並列させて用いている。
そして、フレームメモリ８０からの面順次型描画データＬＤＹ、ＬＤＭ、ＬＤＣ、ＬＤＫの各々は、読出部７２からのＷＥ信号にしたがって、それぞれＦＩＦＯ９０１〜９０４に蓄積される一方、面順次型描画データを必要とするカラー印刷装置などの出力装置（図示せず）によるＲＥ信号にしたがって、各基本色毎に、それぞれ当該出力装置に出力される。すなわち、面順次型描画データＬＤＹ、ＬＤＭ、ＬＤＣ、ＬＤＫの各々は、読出部７２によるタイミングにて蓄積される一方、出力装置が要求するタイミングにて読み出され、出力されることになる。なお、点順次型から面順次型データを得る構成のみついて言及すれば、かかるバッファ９０は任意的構成要素というべきものである。
【００３１】
ここで、ＦＩＦＯ９０１〜９０４の各々からは、当該ＦＩＦＯのデータ蓄積量が容量一杯となった場合にローレベルに立ち下がるフラグＦＦ１〜ＦＦ４がそれぞれ出力される。そしてＡＮＤ回路９０５により、これらのフルフラグＦＦ１〜ＦＦ４の論理積が求められ、これが読出部７２へのＰＡＦ（Ａｌｍｏｓｔ Ｆｕｌｌ Ｆｌａｇ）信号となる。このようなＰＡＦ信号は、すべてのＦＩＦＯに空きがあるなら、ハイレベルとなって、読出部によるアドレスの歩進を許可する一方、いずれかのＦＩＦＯのデータ蓄積量が容量一杯となると、ローレベルとなって、読出部７２によるアドレスの歩進が禁止されることになる。
【００３２】
＜２：動作＞
次に、上述した構成による画像処理装置の動作について説明する。
はじめに、画像情報生成部６０により生成された描画データを、フレームメモリ８０に点順次型で書き込む（描画する）動作について説明する。
【００３３】
＜２−１：点順次型の書込動作＞
フレームメモリ８０に描画を行なうための種々のデータは、画像情報生成部６０により生成される。詳細には、アドレスＡＤＲが、ＲＡＳアドレス、ＣＡＳアドレスに分けて生成された後、当該アドレスに書き込むべき点順次型の描画データＰＤおよびピクセル選択データが生成される。そして、これらのデータは、図９の書込部７１において対応するラッチ回路に入力されて、ラッチされる。
このとき、タイミングコントローラ７１５は、一般的なＤＲＡＭの書込タイミング（例えば図１７参照）にしたがって各信号の出力タイミングを制御する。すなわち、タイミングコントローラ７１５は、ＲＡＳアドレスタイミングにてＲＡＳアドレスを出力した後、ＲＡＳ信号をアクティブにするとともに、ＣＡＳアドレスタイミングでＣＡＳアドレスを出力した後、ＣＡＳ信号をアクティブにし、所定のタイミングで描画データＰＤを出力して書込タイミングを作り出す。このとき、ＣＡＳ信号は、ピクセル選択データとＮＡＮＤされるので、書き込むべきＤＲＡＭに対応するＣＡＳ信号のみがローアクティブとなる。このため、当該描画データＰＤは、ピクセル選択データにより選択されたＤＲＡＭに対してのみ、ＲＡＳアドレスおよびＣＡＳアドレスで定まるアドレスＡＤＲに書き込まれることとなる。
【００３４】
より具体的な書込動作について、図１２を参照して説明する。なお、この図の例では、この図の左半分に示される場合を示している。すなわち、「ＦＦＦＦＦＦＦＦ」で示される描画データＰＤを、ＲＡＳアドレスが「０００」、ＣＡＳアドレスが「００１」で定まるアドレスＡＤＲに、ピクセル選択データが「Ｆ０Ｆ０」で示されるＤＲＡＭに対し書き込む場合である。なお、これらの情報は、画像情報生成部６０により生成され、書込部７１に供給される。
【００３５】
この場合、書込部７１のタイミングコントローラ７１５は、各ゲートおよびラッチ回路を次のように制御する。すなわち、タイミングコントローラ７１５は、第１に、ＲＡＳアドレス「０００」を送出した後、ＲＡＳ信号をローアクティブとし、次に、ＣＡＳアドレス「００１」とともに、描画データＰＤ「ＦＦＦＦＦＦＦＦ」を送出し、第３に、ＣＡＳ信号を、すべて非アクティブ状態の「ＦＦＦＦ」からピクセル選択データを反転させた「０Ｆ０Ｆ」にする（ローアクティブのため）。
これにより、「ＦＦＦＦＦＦＦＦ」の描画データＰＤは、ピクセル選択データ「Ｆ０Ｆ０」に対応するＤＲＡＭ８０４〜８０７および８１２〜８１７に、１回のアクセスで書き込まれることとなる。
なお、ＲＡＳアドレス「０００」、ＣＡＳアドレス「００１」で定まるアドレスは、図７を参照しても判るようように、ピクセルＰ１６〜Ｐ３１の描画データを記憶する場所である。
したがって、図１２に示される例においては、描画データＰＤが、ピクセルＰ２０〜Ｐ２３およびピクセルＰ２８〜Ｐ３１の描画データとして、ＤＲＡＭ８０４〜８０７、８１２〜８１７に、１回のアクセスで書き込まれたことを意味する。
【００３６】
ここで、同一アドレスで書き込まれるべき１６ピクセルの描画データが、すべて違う場合、画像情報生成部６０は、ＤＲＡＭ８００〜８１５を順番に１つずつ指定するように、ピクセル選択データを変化させ、フレームメモリ８０に対し１６回のアクセスで書込を行なうようにする。
逆に、同一アドレスで書き込まれるべき１６ピクセルの描画データが、すべて同じ場合、画像情報生成部６０は、ＤＲＡＭ８００〜８１５のすべてを指定するように、ピクセル選択データ設定する。すなわち「ＦＦＦＦ」とする。これにより、１６ピクセルの描画データは、フレームメモリ８０に１回のアクセスで書き込まれることになり、書込に要する時間を短縮することができる。
【００３７】
なお、このような書込は、画像情報生成部６０により生成された描画データの順に行なわれるため、アクセスするアドレスが連続している必要はなく、ランダムなアドレスに対して書込を行なうことができる。そして１面分の画像有効領域の書込がフレームメモリ８０に対して行なわれると、この書込動作は終了となる。
また、書き込みの場合、ＲＡＳアドレスが変化するまで、あるいはメモリリフレッシュが入るまで、ＤＲＡＭの高速ページモードが最大限利用されて、連続した書込動作が行なわれる。
【００３８】
＜２−２：面順次型の読み出し動作＞
次に、上述したように書き込んだ描画データを読み出して点順次型に変換する動作について説明する。
フレームメモリ８０に書き込まれた描画データを読み出す場合、画像情報生成部６０は、はじめに、読出部７２における読出領域設定部７２１（図１０参照）に対し、描画データの読出範囲を設定する。この読出範囲とは、書込部７１によって書き込まれたフレームメモリ８０から出力すべき領域を示すものである。したがって、描画データをフレームメモリ８０から読み出す場合には、点順次型で書き込んだ場合と同じアドレスが用いられる。
【００３９】
かかる読出範囲が読出領域設定部７２１に設定されると、アドレス生成部７２２は、描画有効領域における最初のピクセルから４つピクセルを単位としてＲＡＳアドレス、ＣＡＳアドレスを生成する。生成されたアドレスは、それぞれＲＡＳアドレスラッチ回路７２３およびＣＡＳアドレスラッチ回路７２４に入力されて、ラッチされる。
このとき、タイミングコントローラ７２５は、一般的なＤＲＡＭの高速ページモード読出タイミングにしたがって各信号の出力タイミングを制御する。すなわち、タイミングコントローラ７２５は、ＲＡＳアドレスタイミングでＲＡＳアドレスを出力した後、ＲＡＳ信号をアクティブにするとともに、ＣＡＳアドレスタイミングでＣＡＳアドレスを出力した後、ＣＡＳ信号をアクティブにすることにより、読出タイミングを作り出す。このときフレームメモリ８０には、１組のアドレスにおいて連続する１６ピクセル分の描画データが記憶されているので、同一アドレスについての読み出しは、ＣＡＳ信号を変化させて、４ピクセル分ずつ４回に分けて行なわれる。すなわち、同一アドレスについて読み出しは、最初の１回目のアクセスではＤＲＡＭ８００〜８０３について、次の２回目のアクセスではＤＲＡＭ８０４〜８０７について、３回目のアクセスではＤＲＡＭ８０８〜８１１について、そして４回目のアクセスではＤＲＡＭ８１２〜８１５について、それぞれ行なわれる。したがって、１回のアクセスにおいては、ピクセルが連続する位置関係にある４つの点順次型描画データが読み出されることになる。
なお、読み出しの場合、ＲＡＳアドレスが変化するまで、メモリリフレッシュが入るまで、あるいは、読み出したデータを格納するＦＩＦＯが一杯となるまで、ＤＲＡＭの高速ページモードが利用されて、連続した読出動作が行なわれる。
【００４０】
こうして、１回のアクセスにおいてピクセルが連続する位置関係にある４つの点順次型描画データが読みされると、これら描画データの各々は、バス変換部８２０（図４参照）により、各基本色毎のデータに分離された後、同じ基本色のデータをピクセル順に、各基本色について配列させる。この分離・再配列により、結局、１回のアクセスにおいて各基本色について４色分の面順次型データが得られることとなる。
このような動作を、指定された領域の始点のピクセルから終点のピクセルまでアドレスを変化させながら切替えを行なって、指定された領域すべてが読み出されると動作が終了することとなる。
【００４１】
より具体的な読出動作について、図１３を参照して説明する。なお、この図の例では、ＲＡＳアドレスが「０００」、ＣＡＳアドレスが「０００」で定まるアドレスから、順番に描画データを読み出す場合を示している。なお、この場合、読出範囲は画像情報生成部６０により生成されて読出部７２に供給され、その読出範囲の始点は、図５におけるピクセルＰ０である。
【００４２】
この場合、まず、アドレス生成部７２２は、ＲＡＳアドレス「０００」、ＣＡＳアドレス「０００」を生成し、タイミングコントローラ７２５は、各ラッチ回路を次のように制御する。すなわち、タイミングコントローラ７２５は、ＲＡＳアドレス「０００」を送出した後、ＲＡＳ信号をローアクティブとし、次に、ＣＡＳアドレス「０００」として、ＣＡＳ信号を「ＦＦＦ０」とする。なお、ＣＡＳ信号を「ＦＦＦ０」とするのは、最初の１回目においてＤＲＡＭ８００〜８０３にアクセスするためである。
これによりＤＲＡＭ８００〜８０３によりそれぞれ点順次型の描画データＰＤ０〜ＰＤ３が読み出され、これらがバス変換部８２０により直ちに変換されて面順次型データＰＤＹ、ＰＤＭ、ＰＤＣ、ＰＤＫが得られる。
【００４３】
次に、タイミングコントローラ７２５は、ＣＡＳ信号を「ＦＦＦＦ」として、ＤＲＡＭの選択を一旦解除した後、次の２回目においてＤＲＡＭ８０４〜８０７にアクセスするためＣＡＳ信号を「ＦＦ０Ｆ」とする。
これによりＤＲＡＭ８０４〜８０７によりそれぞれ点順次型の描画データが読み出され、これらが直ちに変換されて面順次型データが得られる。
以下同様に、タイミングコントローラ７２５は、３回目においてＣＡＳ信号を「Ｆ０ＦＦ」としてＤＲＡＭ８０８〜８１１にアクセスし、４回目において「０ＦＦＦ」としてＤＲＡＭ８１２〜８１５にアクセスして、各アクセスにおいて面順次型データが直ちに得られることとなる。
【００４４】
こうして、ＤＲＡＭ８００〜８１５から連続する１６ピクセルの描画データが読み出されると、アドレス生成部７２２は、ＣＡＳアドレスを「１」だけインクリメントさせて、そのアドレスについても、同様にして、連続する１６ピクセルの描画データが読み出される。そして、読出範囲の終点に位置するピクセルの描画データが読み出されるまで、以下同様な動作が繰り返される。
【００４５】
このように本実施形態にかかる画像処理装置によれば、書込時において、ピクセルが連続する位置関係にある１６個の描画データのうち、ピクセル選択データにより任意に選択し、選択したものを１回のアクセスでフレームメモリ８０に書き込むので、同じ描画データを書き込むのであれば、１回のアクセスで済ますことができる。したがって、いわゆる点順次型の描画データを書き込む際に要する時間の短縮化に大きく寄与する。
また、本実施形態にかかる画像処理装置によれば、読出時において、ピクセルが連続する位置関係にある４個の描画データを１回のアクセスで読み出し、これらの４個の描画データを、それぞれ基本色を示す他値データに分離した後、基本色を示すデータをピクセル順に基本色毎に配列させて、面順次型の描画データを得る。これにより、各基本色の面順次型データを１回のアクセスで得るので、書込時も含めて、高速な処理に大きく寄与することができるのである。
【００４６】
＜３：応用形態＞
本願発明は上述した実施形態に限定されず、次のように応用することが可能である。
上述した実施形態にあっては、バッファ９０を各基本色に対応したＦＩＦＯ９０１〜９０４により構成し、ＦＩＦＯ後段に位置するカラー印刷装置等の出力装置が４色の面順次型データをすべて処理する場合を想定していた。しかし、出力装置が例えば４色のデータのうち２色だけを処理する場合を想定すると、必要のない他の２色のデータは対応するＦＩＦＯに蓄積され続けるため、当該ＦＩＦＯに蓄積量が容量一杯となってしまう。そうなると、フレームメモリ８０からの読み出し動作が中断してしまい、必要な基本色のデータが供給されないといった不都合が生じることが考えられる。そこで、この応用形態では、図１４に示すように、読出部７２の内部に読出色設定部７３１を設けた。この読出色設定部７３１は、画像情報生成部６０あるいは出力装置が要求する読出色を入力すると、読出色以外の基本色のＦＩＦＯに対しバッファリングしないようにリセット信号を出力するものである。これにより、バッファ９０においては、出力装置が要求する基本色のデータのみが当該ＦＩＦＯに蓄積され、当該出力装置が要求しない基本色のデータについては当該ＦＩＦＯに蓄積されないので、読み出し動作に悪影響を及ぼすのが防止されることとなる。
【００４７】
＜４：その他＞
なお、上述した実施形態、応用形態では、制御装置７０を書込部７１および読出部７２からなる構成としたが、図９および図１０を見ても判るように、書込部７１および読出部７２の構成は互いに近似しているので、これらの構成を一体化するのが望ましい。こうして１つ構成の制御装置７０とすることにより、バスラインを省略化することが可能となる上、ＤＲＡＭのリフレッシュ動作も書込制御と読出制御とで共通化されるので、制御の簡略化も可能となる。
【００４８】
また、上述した実施形態あるいは応用形態においては、ｐ＝４として色要素を基本色のＹ、Ｍ、Ｃ、Ｋの４色分とする場合を例にとって説明したが、本願は色要素を限定するものではない。例えば、色空間のＲＧＢや、Ｌ＊ａ＊ｂ＊などすることも、もちろん可能である。この場合、ｐ＝３となり、１回のアクセスにつき、ピクセルが連続する位置関係にあるｑ個の描画データを読み出すことにより、各色要素の面順次型データについてそれぞれｑピクセル分、得られることになる。
また、上述した実施形態あるいは応用形態においては、ｑ＝４としてピクセルが４つ連続する描画データを１回のアクセスで読み出して転送する場合を例にして説明したため、フレームメモリ８０から読み出された描画データを転送するバス幅が、点順次型データ（３２ビット）の４倍となっていた。しかし、本願におけるｑの値はこれに限定されず、２以上の整数であればなんでもよい。例えば、ｑを「３」にすると、１つの面順次型データについて３ピクセル分が得られることになる。
このように、本願におけるｐ、ｑは互いに独立であり、それぞれ２以上の整数であればいかなるものであっても良い。なお、本願におけるｒおよびｗはｐに、ｚはｑに、それぞれ関連するものである。
【００４９】
【発明の効果】
以上説明したように本発明によれば、描画データを書き込む際には点順次型で行なう一方、読み出す際には面順次型で行なって、カラー印刷装置等の高速化に寄与するとともに、その構成を簡易として、回路規模の簡易化・縮小化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかる画像処理装置の構成を示すブロック図である。
【図２】（ａ）は点順次型データの構成を示す図であり、（ｂ）は面順次型データの構成を示す図である。
【図３】同画像処理装置のフレームメモリにおける描画データの記憶状態を示す図である。
【図４】同画像処理装置のフレームメモリにおける描画データの流れを示す図である。
【図５】同画像処理装置において処理される描画データにかかるピクセルの位置関係を説明するための図である。
【図６】同画像処理装置におけるフレームメモリの構成を示すブロック図である。
【図７】１組のアドレスに、どのようなピクセルの画像データが記憶されているのかを、ＤＲＡＭ毎に示した図である。
【図８】同画像処理装置におけるピクセル選択データの構成を示す図である。
【図９】同画像処理装置における書込部の構成を示すブロック図である。
【図１０】同画像処理装置における読出部の構成を示すブロック図である。
【図１１】同画像処理装置におけるバッファの構成を示すブロック図である。
【図１２】同画像処理装置における書込動作を示すタイミングチャートである。
【図１３】同画像処理装置における読出動作を示すタイミングチャートである。
【図１４】本発明の応用形態にかかる読出部の構成を示すブロック図である。
【図１５】（ａ）は従来における点順次型のメモリ構成を示す図であり、（ａ）は従来における面順次型のメモリ構成を示す図である。
【図１６】直線描画の動作を示す図である。
【図１７】１回のアクセスに要するサイクルを示す図である。
【図１８】（ａ）は従来における点順次型データの書き込みを示す図であり、（ｂ）は従来における面順次型データの書き込みを示す図である。
【符号の説明】
６０……画像情報生成部（書込選択手段、読出選択手段）、７１……書込部（書込手段）、７２……読出部（読出手段）、８０……フレームメモリ（記憶手段）、９０……バッファ（緩衝記憶手段）、８００〜８１５……ＤＲＡＭ、８２０……バス変換部（分離配列手段）
【発明の属する技術分野】
本発明は、例えば、面順次型の描画データをフルカラー印刷装置の出力装置に出力するのに好適な画像処理装置に関し、詳細には、描画データを、点順次型で一旦記憶した後、それを面順次型に変換して出力する画像処理装置およびその処理方法に関する。
【０００２】
【従来の技術】
一般的に、カラー画像は、複数のピクセルから構成される。このピクセルは、さらに、そのピクセルの各基本色を示す多値データから構成される。例えば、１ピクセルがＹ（イエロー）、Ｍ（マゼンダ）、Ｃ（シアン）、Ｋ（ブラック）の４つの基本色で表され、かつ、１つの基本色が８ビットで示される場合、１つのピクセルを示すデータは、基本色を示す８ビットデータが４色分必要となるため、３２ビットで示されることになる。
したがって、複数のピクセルから構成されるカラー画像をデータとして記憶する場合、そのカラー画像を構成する各ピクセル毎に、基本色を示す多値データが基本色分存在することになる。
【０００３】
このようなカラー画像をデータとして記憶する方式としては、点順次型と面順次型との２つの方式が代表的なものとして挙げられる。
点順次型とは、１ピクセルについての色データを１つの単位としてパッキングして記憶する方式であり、また、面順次型は基本色単位にメモリ上に色プレーンを構成して、各描画データを基本色を単位として記憶する方式である。点順次型および面順次型の一般的なメモリ構成を、それぞれ図１５（ａ）および（ｂ）に示す。
ここで、描画ピクセルをＰ０、Ｐ１、Ｐ２、……とした場合、点順次型では、ピクセルＰ０について、それぞれ基本色Ｙ、Ｍ、Ｃ、Ｋを示すデータＰ０（Ｙ）、Ｐ０（Ｍ）、Ｐ０（Ｃ）、Ｐ０（Ｋ）、ピクセルＰ１についてデータＰ１（Ｙ）、Ｐ１（Ｍ）、Ｐ１（Ｃ）、Ｐ１（Ｋ）といったように、１つの描画点についてＹ、Ｍ、Ｃ、Ｋの基本色を表わすデータが順次記憶される。
一方、面順次型では基本色毎にプレーンが設けられ、ＹプレーンについてデータＰ０（Ｙ）、Ｐ１（Ｙ）、Ｐ２（Ｙ）……、ＭプレーンについてデータＰ０（Ｍ）、Ｐ１（Ｍ）、Ｐ２（Ｍ）……、ＣプレーンについてデータＰ０（Ｃ）、Ｐ１（Ｃ）、Ｐ２（Ｃ）……、ＫプレーンについてデータＰ０（Ｋ）、Ｐ１（Ｋ）、Ｐ２（Ｋ）……といったように、Ｙ、Ｍ、Ｃ、Ｋの基本色を表わすプレーンに、当該基本色のデータが順次記憶される。
【０００４】
ここで、描画データをメモリに描画（書込、記憶）する場合、点順次型、面順次型のどちらが効率的であるかを考察する。例として、図１６に示すように、４つのピクセルからなる直線を描画する場合について考えてみる。なお、描画データは、一般的にＣＰＵ等のプロセッサによりピクセル単位で処理され、アクセスは点順次型でも面順次型でも３２ビット幅の汎用データバスを介して行なわれるものとする。また、メモリに１回アクセスするのには、図１７で示されるようなサイクルが必要であるとする。
まず、点順次型によって描画データをメモリに記憶するには、図１８（ａ）に示すように、直線を構成する４つのピクセルに対応して書き込むため、４サイクルが必要となる。
これに対し、面順次型によって描画データをメモリに記憶するには、図１８（ｂ）に示すように、４つプレーンについて、それぞれ４つのピクセルに対応して書き込む関係上、点順次型と比べ、４倍のサイクル数が必要になる。すなわち、１サイクルがＡ［ｎｓ］であるとすると、点順次型では４Ａ［ｎｓ］なのに対して、面順次型では１６Ａ［ｎｓ］である。
したがって、ピクセル単位で処理された描画データをメモリ上に記憶させるには、点順次型で記憶させる方式が効率的であり、面順次型で記憶させる方式は非効率的あるといえる。
【０００５】
次に、メモリに記憶された描画データを出力する場合について考察する。描画データを出力する場合は種々あるが、ここでは、カラー印刷装置に出力する場合を考えてみる。近年のカラー印刷装置においては、描画データを面順次型で処理するタイプがほんとんどである。なぜなら、カラー画像の形成を、基本色を単位とする処理ため、描画データも必然的に面順次型で扱わなばならないからである。
最近では、カラー印刷装置の高速化傾向が進行し、従来では１色毎に実行していた処理も各色を連続処理（タンデム処理）する必要が生じてきた。かかる処理に追従するためには、記憶装置に対していかに高速にアクセスができるかが重要となっている。
【０００６】
ここで、描画データがメモリに面順次型で記憶されていれば、４つのピクセルを１つの単位として転送できるが、点順次型では、１回のアクセスで１ピクセル分の色データしか転送できないため、高速に処理することはできない。このため、カラー印刷装置へのデータ転送を考えると、描画データを面順次型でメモリに記憶することが望ましい。
しかし、描画データを面順次型でメモリに記憶することは、上述したように、非効率的であって、処理速度の低下を招くものである。したがって、記憶・読出という一連の処理を面順次型で行なうのは、記憶装置たるメモリに高速にアクセスするのに適当でないという問題があった。
【０００７】
この問題を解決するため、従来より次の技術が存在していた。すなわち、第１に、点順次型／面順次型書込と点順次面型／面順次型読出とを相互に可能とする技術や、第２に、点順次型を面順次型に変換する技術などがあり、これらの技術を用いて、描画データをメモリに点順次型で書き込む一方、出力する際には面順次型で読み出すことにより、記憶・読出という一連の処理に要する時間を短縮することが考えられた。
このうち、第１の技術は、さらに、アドレス変換を用いる技術とデータバスを分離する技術とに分けられる。
前者のアドレス変換を用いる技術については、例えば、特開昭６２−２７１１８４や、特開平１−３２１５７３、特開平２−２０１６４１、特開平３−６２２７２号公報など記載のものがあり、これらは、点順次型あるいは面順次型でアクセスする際に、アドレス変換手段を用いて、それぞれの独立したアドレス形式でアクセスを行なうものであり、アドレスには、どのプレーンを選択してアクセス（書き込みあるいは読み出し）するか、どのピクセル（画素）を選択してアクセスするか、といった情報が付加される。
後者のデータバスを分離する技術については、例えば、特開平３−５５６７２や、特開平４−２５３０９４号公報など記載のものがあり、これらは、点順次型アクセス用のアドレスバスとデータバスとを備え、さらに面順次型アクセス用のアドレスバスとデータバスとを備え、アクセスする際には、これらのアドレスバス、データバスを適宜選択する。
また、第２の点順次型を面順次型に変換する技術については、例えば、特開平５−２０５０３８や、特開平７−１４１１４４号公報など記載のものがあり、これらは、点順次型で描画されたデータをピクセル単位で読み出し、そのデータをシフトレジスタやハードウエアで構成されたデータ整列器に入力することによって面順次型データを形成するものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、点順次型／面順次型書込と点順次面型／面順次型読出とを相互に可能とする第１の技術や、点順次型を面順次型に変換する第２の技術では、次のような問題があった。
まず、第１の技術においてアドレス変換を用いる技術では、プレーンやピクセルを選択するためのデータを付加するため、実質的にアドレスバスがより多数必要となるといった欠点がある。さらに、アクセスには本来不必要なアドレス変換手段も必要となる。
また、第１の技術においてデータバスを分離する技術では、アドレスバス、データバスを選択するための手段が必要となるため、必然的に回路規模が大きくなるといった欠点がある。さらに、面順次型で描画データを読み出して出力する場合、１度に１色の描画データしか読み出すことができないという欠点もある。
一方、点順次型を面順次型に変換する第２の技術では、面順次型データを形成するのに、数サイクルを要するので、処理が低速となるばかりでなく、シフトレジスタや整列器などが必要となるので、回路規模が複雑化・肥大化するといった欠点もある。
【０００９】
本発明は、以上のような事情に鑑みてなされたもので、その目的とするところは、描画データを書き込む際には点順次型で行なう一方、読み出す際には面順次型で行なって、カラー印刷装置の高速化に寄与するとともに、その構成を簡易として、回路規模の簡易化・縮小化を図ることが可能な画像処理装置を提供することにある。
【００１０】
【課題を解決するための手段】
上述した課題を解決するため、本願第１の発明にあっては、ｐ、ｑおよびａをそれぞれ２以上の整数（ただし、ｑ＞ｐ≧ａ）とし、１つのピクセルについて、当該ピクセルの色要素を示す多値データを、色要素数のｐ個、色要素毎に配列した描画データを処理する画像処理装置であって、前記描画データを記憶するためのｑ個のメモリモジュールと、書込時において、連続する位置関係にあるｑ個のピクセルに対応する各描画データごとに、当該描画データを書き込むべきメモリモジュールを選択する書込選択手段と、当該ｑ個の描画データの各々が示す内容が同じである場合には、前記書込選択手段により選択された全メモリモジュールを対象に、当該ｑ個の描画データを１サイクルで書き込む一方、当該ｑ個の描画データの各々が示す内容が同じでない場合には、各描画データを１つずつ書き込む書込手段と、読出時において、ｑ個の描画データのうち、ピクセルが連続する位置関係にあるａ個の描画データの各々が書き込まれているメモリモジュールを選択する読出選択手段と、前記読出選択手段により選択されたａ個のメモリモジュールの各々から描画データを１サイクルで読み出す読出手段と、読み出されたａ個の描画データの各々を、それぞれ色要素を示す多値データに分離した後、１つの色要素について、当該色要素を示す多値データをピクセル順に配列させる分離配列手段とを具備することを特徴としている。
また、本願第２の発明にあっては、ｐ、ｑおよびａをそれぞれ２以上の整数（ただし、ｑ＞ｐ≧ａ）とし、１つのピクセルについて、当該ピクセルの色要素を示す多値データを、色要素数のｐ個、色要素毎に配列した描画データが書き込まれるｑ個のメモリモジュールを有する記憶手段を備えた画像処理装置の画像処理方法であって、書込時において、連続する位置関係にあるｑ個のピクセルに対応する各描画データごとに、当該描画データを書き込むべきメモリモジュールを選択し、当該ｑ個の描画データの各々が示す内容が同じである場合には、当該選択した全メモリモジュールを対象に、当該ｑ個の描画データを１サイクルで書き込む一方、当該ｑ個の描画データの各々が示す内容が同じでない場合には、各描画データを１つずつ書き込む第１の過程と、読出時において、ｑ個の描画データのうち、ピクセルが連続する位置関係にあるａ個の描画データの各々が書き込まれているメモリモジュールを選択する第２の過程と、前記第２の過程において選択されたａ個のメモリモジュールの各々から描画データを１サイクルで読み出す第３の過程と、読み出されたａ個の描画データの各々を、それぞれ色要素を示す多値データに分離した後、１つの色要素について、当該色要素を示す多値データをピクセル順に配列させる第４の過程とを具備することを特徴としている。
【００１１】
（作用）
本願第１の発明によれば、ピクセルが連続する位置関係にあるａ個の描画データが１サイクルで読み出される。これらａ個の描画データは、それぞれのピクセルについて、当該ピクセルの色要素を示す多値データを、色要素数のｐ個、色要素毎に配列したもの、すなわち、いわゆる点順次型の描画データである。これらの描画データを、分離配列手段によって、それぞれ色要素を示す多値データに分離した後、１つの色要素について、当該色要素を示す多値データをピクセル順に配列させることで、いわゆる面順次型の描画データを得ることができる。これらの配列を各色要素について行なうと、１サイクルの読み出しにより面順次型の描画データをすべての色要素について得ることできる。さらに、分離配列手段は、実質的に、読み出された描画データを転送するバスラインを組み替えることのみで構成することができるので、構成の簡略化を図ることも可能である。
さらに、描画データがｑ個同じであれば、このｑ個の描画データの書込については、ｑサイクル繰り返すことなく１サイクルで済ますことができる。したがって、いわゆる点順次型の描画データを書き込みに要する時間の短縮化に大きく寄与する。
また、本願第２の発明によれば、本願第１の発明と同様に、点順次型から面順次型の描画データを簡易に得ることが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【００１３】
＜１：全体構成＞
図１は、本実施形態にかかる画像処理装置の全体構成を説明するブロック図である。
この図において、６０は画像情報生成部であり、フレームメモリの読出範囲や、描画有効領域に描画される描画データＰＤ、その描画データを記憶させるためのアドレスＡＤＲ、後述するピクセル選択データなどを生成する。
【００１４】
８０は、記憶手段たるフレームメモリである。このフレームメモリ８０は、複数のＤＲＡＭから構成され、高速ページモードアクセスが使用可能であって、１つのアドレスに３２ビット幅のデータを記憶することが可能となっている。
７０は制御装置であり、書込部７１と読出部７２とから構成される。前者の書込部７１は、フレームメモリ８０に描画データを点順次型で書き込むものであり、後者の読出部７２は、フレームメモリ８０から描画データを読み出すものである。
なお、これら書込部７１と読出部７２との詳細構成については後述する。
９０はバッファであり、後述するように各基本色に対応して４つＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：先入れ先出し型のバッファ）から構成され、面順次型のデータを基本色毎にバッファリングする。
【００１５】
＜１−１：データフォーマット＞
ここで、本画像処理装置における描画データのフォーマットの一例について、図２を参照して説明する。
本実施形態にかかる画像処理装置は、基本色としてＹ、Ｍ、Ｃ、Ｋの４色を用いており、これら各基本色の階調を示すデータがそれぞれ８ビットで示される。このため、１ピクセルの描画データは３２ビットとなる。
本画像処理装置は、このような描画データを、点順次型では図２（ａ）に示すように４色の基本色データを有する１ピクセルを示すものとして扱い、面順次型では同図（ｂ）に示すように、基本色データを１色分有したものであって、４つのピクセルを示すものとして扱うものとする。いずれにかかるデータも３２ビットである。
【００１６】
このようなフォーマットを有する描画データは、フレームメモリ８０に、後述するように点順次型で書き込まれる。そこで、この記憶状態について図３を参照して説明すると、図に示すように、フレームメモリ８０を構成する１つＤＲＡＭの１つのアドレスには、１ピクセル分３２ビットの描画データが点順次型で記憶される。
【００１７】
＜１−２：メモリ構成の概略＞
次に、本画像処理装置におけるフレームメモリ８０の概略構成について説明する。はじめに、描画データの書込から読出までの過程について説明し、この過程を実現するための回路構成については後述することとする。
【００１８】
＜１−２−１：描画データの流れ＞
図４は、フレームメモリ８０における描画データの流れを説明するためのブロック図である。この図において、８００〜８１５は、フレームメモリ８０を構成するＤＲＡＭであり、上述したように、それぞれ３２ビット幅のデータを記憶することができる。なお、本実施形態においてＤＲＡＭとは、一般のダイナミックＲＡＭで構成されるメモリモジュールという意味で用いている。
【００１９】
この図に示すように、ＤＲＡＭ８００〜８１５は、４つのメモリブロックＭＢ０〜ＭＢ３を構成しており、さらに各メモリブロックはそれぞれ４つの面を有する。このような構成において、ピクセルが連続する位置関係にある描画データは、メモリブロックに順次記憶されている。すなわち、図５に示すように、カラー印刷装置に出力する有効領域ＥＡ（横ｍピクセル×縦ｎピクセル）において、当該領域の始点に描画されるピクセルをＰ０とし、以降描画されるピクセルを順にＰ１、Ｐ２、……、Ｐ（ｍｎ）とした場合、ピクセルＰ０〜Ｐ３の描画データは、メモリブロックＭＢ０〜ＭＢ３の第１面に、ピクセルＰ４〜Ｐ７の描画データは、メモリブロックＭＢ０〜ＭＢ３の第２面に、ピクセルＰ８〜Ｐ１１の描画データは、メモリブロックＭＢ０〜ＭＢ３の第３面に、ピクセルＰ１２〜Ｐ１５の描画データは、メモリブロックＭＢ０〜ＭＢ３の第４面にというようにそれぞれ記憶される。別の言い方をすれば、ピクセルＰ０〜Ｐ１５の描画データは、それぞれＤＲＡＭ８００〜８１５に記憶される。なお、これら描画データは点順次型で記憶される。
【００２０】
このようにＤＲＡＭ８００〜８１５に記憶された描画データは、各メモリブロックからそれぞれ描画データが１つずつ読み出される。そして、メモリブロックＭＢ０〜ＭＢ３から読み出された描画データＰＤ０〜ＰＤ３は、バス変換部８２０に供給される。
バス変換部８２０は、図４に示すように、描画データＰＤ０〜ＰＤ３をそれぞれ基本色Ｙ、Ｍ、Ｃ、Ｋの成分毎に分離した後、基本色Ｙ、Ｍ、Ｃ、Ｋの成分毎にピクセルの順番で並び替えるものである。これにより、面順次型の描画データＬＤＹ、ＬＤＭ、ＬＤＣ、ＬＤＫが得られることとなる。
なお、後述するように、描画データＰＤ０〜ＰＤ３は、メモリブロックＭＢ０〜ＭＢ３から１回のアクセスで同時に読み出される。このため、バス変換部８２０においては、面順次型の描画データＬＤＹ、ＬＤＭ、ＬＤＣ、ＬＤＫが同時に得られるようになっている。また、バス変換部８２０は、実質的にデータバスの並び替えにすぎない。
【００２１】
＜１−２−２：フレームメモリの回路構成＞
このような描画データの書込から読出までの過程を実現するための具体的な回路構成について、図６を参照して説明する。
この図に示すように、ＤＲＡＭ８００〜８１５の各々には、アドレスＡＤＲ、描画データＰＤ、ＲＡＳ（ロウ・アドレス・ストローブ）信号およびＷＥ（ライト・イネーブル）信号が、それぞれ共通して供給されている。また、ＤＲＡＭ８００〜８１５の各々には、ＤＲＡＭ毎に、対応するＣＡＳ（カラム・アドレス・ストローブ信号）が供給される。したがって、本画像処理装置においてはＤＲＡＭが１６個であるので、ＣＡＳ信号もこれらＤＲＡＭの各々に対応して１６本存在する。これらの１６本ＣＡＳ信号については、説明の便宜上、ＤＲＡＭ８００に対応するＣＡＳ信号をＬＳＢ、ＤＲＡＭ８１５に対応するＣＡＳ信号をＭＳＢとする１６ビットデータで表記することとする。
なお、フレームメモリ８０のアドレスは、ＲＡＳ（行）アドレスとＣＡＳ（列）アドレスとで定められる。
【００２２】
このような構成のフレームメモリ８０によれば、ＲＡＳアドレスおよびＣＡＳアドレスにより同一のアドレスを指定し、ＷＥ信号、ＲＡＳ信号をともにアクティブとし、かつ、１６本のＣＡＳ信号を「００００」としてＤＲＡＭ８００〜８１５に対応する各ＣＡＳ信号をローアクティブとすることにより、同一の描画データをＤＲＡＭ８００〜８１５の各々に１回のアクセスで書き込むことができるようになっている。
また、読出時においては、ＲＡＳアドレスおよびＣＡＳアドレスにより同一のアドレスを指定し、ＷＥ信号を非アクティブ、ＲＡＳ信号をアクティブとし、かつ、メモリブロックＭＢ０〜ＭＢ３において同一面上の関係にあるＤＲＡＭのＣＡＳ信号をアクティブとすることにより、連続する４つのピクセルの描画データＰＤ０〜ＰＤ３を１回のアクセスで読み出すことができるようになっている。
【００２３】
なお、フレームメモリ８０において、図５に示される描画データは、図７に示される関係で書き込まれて、図４に示されるように記憶される。すなわち、図７は、ＲＡＳアドレスおよびＣＡＳアドレスにより定まる１組のアドレスに、どのようなピクセルの画像データが記憶されているのかを、ＤＲＡＭ８００〜８１５毎に示した図である。この図に示すように、一つのアドレスにおいては、ピクセルが連続する位置関係にある１６個の描画データが、それぞれＤＲＡＭ８００〜８１５に記憶される。
【００２４】
＜１−３：ピクセル選択データ＞
このように本画像処理装置においては、書込時に、１度に最大１６個のＤＲＡＭにアクセスできるようになっている。しかしながら、１度のアクセスにおいて、アクセスする必要のないＤＲＡＭも当然のことながら存在する。また、読出時には、連続する４つのピクセルの描画データＰＤ０〜ＰＤ３を得るために、アクセスするＤＲＡＭを選択する必要もある。
そこで、本画像処理装置においては、ピクセル選択データにより、アクセスするＤＲＡＭを選択するようにしている。かかるピクセル選択データの構成を図８に示す。この図に示すようにピクセル選択データは、ＬＳＢ〜ＭＳＢがＤＲＡＭ８００〜８１５に対応した１６ビットデータであり、アクセスする必要のあるＤＲＡＭに対応したビットが「１」にセットされる。
【００２５】
かかるピクセル選択データは、書込時においては、画像情報生成部６０によりアドレスＡＤＲや、描画データＰＤとともに生成され、書込部７１に供給される。この場合、書込部７１は、ピクセル選択データの各ビットを検出し、そのうち「１」となっているビットに対応したＤＲＡＭのＣＡＳ信号のみをアクティブとする。
一方、ピクセル選択データは、読出時においては、後述するように読出部７２のタイミングコントローラにより生成されて、これによりＣＡＳ信号を生成している。
このようなピクセル選択データにより、あるアドレスにおいてアクセスする必要のあるＤＲＡＭのみを選択することができる。
【００２６】
＜１−４：書込部の詳細構成＞
次に、図１における書込部７１の詳細構成について説明する。図９は、この書込部７１の構成を示すブロック図である。
この図において、７１１はＲＡＳアドレスラッチ回路であり、画像情報生成部６０から供給されたアドレスＡＤＲのうちＲＡＳアドレスをラッチする。同様に、７１２はＣＡＳアドレスラッチ回路であり、アドレスＡＤＲのうちＣＡＳアドレスをラッチする。７１３はデータラッチ回路であり、画像情報生成部６０から供給された描画データＰＤをラッチする。７１４はピクセル選択ラッチ回路であり、同じく画像情報生成部６０から供給されたピクセル選択データ（図８参照）をラッチする。
【００２７】
７１５はタイミングコントローラであり、ラッチされたＲＡＳアドレスおよびＣＡＳアドレスの送出タイミングをそれぞれゲート７１６および７１７を介して制御し、これをフレームメモリ８０の書込アドレスとする。また、タイミングコントローラ７１５は、描画データＰＤの送出タイミングをデータラッチ回路７１３を介して制御し、さらに、ＣＡＳ信号の送出タイミングをＮＡＮＤゲート回路７１８を介して制御する。くわえて、タイミングコントローラ７１５は、書込アドレスの送出タイミングにあわせて、ＲＡＳ信号およびＷＥ信号のレベルも制御する。
なお、ＣＡＳ信号は、本実施形態においてはアクティブ・ローとしているため、ピクセル選択データをＮＡＮＤゲート回路７１８により反転し、その送出を制御している。
【００２８】
＜１−５：読出部の詳細構成＞
次に、図１における読出部７２の詳細構成について説明する。図１０は、この読出部７２の構成を示すブロック図である。
この図において、７２１は読出領域設定部であり、画像情報生成部６０から供給された読出範囲を示す情報に基づいて読出領域を設定する。７２２はアドレス生成部であり、設定された読出領域に基づいて、フレームメモリ８０の読出アドレスをＲＡＳアドレスおよびＣＡＳアドレスのそれぞれについて生成する。なお、アドレス生成部７２２は、バッファ５５から供給されるＰＡＦ信号（後述する）のレベルがローレベルとなるとアドレスの生成を中断する一方、ハイレベルとなるとアドレスの生成を再開する。
７２３はＲＡＳアドレスラッチ回路であり、生成されたＲＡＳアドレスをラッチする。同様に、７２４はＣＡＳアドレスラッチ回路であり、生成されたＣＡＳアドレスをラッチする。
【００２９】
７２５はタイミングコントローラであり、ラッチされたＲＡＳアドレスおよびＣＡＳアドレスの送出タイミングをそれぞれゲート７２６および７２７を介し制御して、これをフレームメモリ８０の読出アドレスとする。また、タイミングコントローラ７２５は、読出アドレスの送出タイミングにあわせて、ＲＡＳ信号およびＷＥ信号のレベルも制御する。
【００３０】
＜１−６：バッファの詳細構成＞
次に、図１におけるバッファ９０の詳細構成について説明する。図１１は、このバッファ９０の構成を示すブロック図である。
この図において、９０１〜９０４はＦＩＦＯであり、それぞれ基本色のＹ、Ｍ、Ｃ、Ｋに対応している。本実施形態にあっては、１つの基本色あたり３２ビットの面順次型データが入力されるため、１６ビット幅を有する一般的なＦＩＦＯを２個並列させて用いている。
そして、フレームメモリ８０からの面順次型描画データＬＤＹ、ＬＤＭ、ＬＤＣ、ＬＤＫの各々は、読出部７２からのＷＥ信号にしたがって、それぞれＦＩＦＯ９０１〜９０４に蓄積される一方、面順次型描画データを必要とするカラー印刷装置などの出力装置（図示せず）によるＲＥ信号にしたがって、各基本色毎に、それぞれ当該出力装置に出力される。すなわち、面順次型描画データＬＤＹ、ＬＤＭ、ＬＤＣ、ＬＤＫの各々は、読出部７２によるタイミングにて蓄積される一方、出力装置が要求するタイミングにて読み出され、出力されることになる。なお、点順次型から面順次型データを得る構成のみついて言及すれば、かかるバッファ９０は任意的構成要素というべきものである。
【００３１】
ここで、ＦＩＦＯ９０１〜９０４の各々からは、当該ＦＩＦＯのデータ蓄積量が容量一杯となった場合にローレベルに立ち下がるフラグＦＦ１〜ＦＦ４がそれぞれ出力される。そしてＡＮＤ回路９０５により、これらのフルフラグＦＦ１〜ＦＦ４の論理積が求められ、これが読出部７２へのＰＡＦ（Ａｌｍｏｓｔ Ｆｕｌｌ Ｆｌａｇ）信号となる。このようなＰＡＦ信号は、すべてのＦＩＦＯに空きがあるなら、ハイレベルとなって、読出部によるアドレスの歩進を許可する一方、いずれかのＦＩＦＯのデータ蓄積量が容量一杯となると、ローレベルとなって、読出部７２によるアドレスの歩進が禁止されることになる。
【００３２】
＜２：動作＞
次に、上述した構成による画像処理装置の動作について説明する。
はじめに、画像情報生成部６０により生成された描画データを、フレームメモリ８０に点順次型で書き込む（描画する）動作について説明する。
【００３３】
＜２−１：点順次型の書込動作＞
フレームメモリ８０に描画を行なうための種々のデータは、画像情報生成部６０により生成される。詳細には、アドレスＡＤＲが、ＲＡＳアドレス、ＣＡＳアドレスに分けて生成された後、当該アドレスに書き込むべき点順次型の描画データＰＤおよびピクセル選択データが生成される。そして、これらのデータは、図９の書込部７１において対応するラッチ回路に入力されて、ラッチされる。
このとき、タイミングコントローラ７１５は、一般的なＤＲＡＭの書込タイミング（例えば図１７参照）にしたがって各信号の出力タイミングを制御する。すなわち、タイミングコントローラ７１５は、ＲＡＳアドレスタイミングにてＲＡＳアドレスを出力した後、ＲＡＳ信号をアクティブにするとともに、ＣＡＳアドレスタイミングでＣＡＳアドレスを出力した後、ＣＡＳ信号をアクティブにし、所定のタイミングで描画データＰＤを出力して書込タイミングを作り出す。このとき、ＣＡＳ信号は、ピクセル選択データとＮＡＮＤされるので、書き込むべきＤＲＡＭに対応するＣＡＳ信号のみがローアクティブとなる。このため、当該描画データＰＤは、ピクセル選択データにより選択されたＤＲＡＭに対してのみ、ＲＡＳアドレスおよびＣＡＳアドレスで定まるアドレスＡＤＲに書き込まれることとなる。
【００３４】
より具体的な書込動作について、図１２を参照して説明する。なお、この図の例では、この図の左半分に示される場合を示している。すなわち、「ＦＦＦＦＦＦＦＦ」で示される描画データＰＤを、ＲＡＳアドレスが「０００」、ＣＡＳアドレスが「００１」で定まるアドレスＡＤＲに、ピクセル選択データが「Ｆ０Ｆ０」で示されるＤＲＡＭに対し書き込む場合である。なお、これらの情報は、画像情報生成部６０により生成され、書込部７１に供給される。
【００３５】
この場合、書込部７１のタイミングコントローラ７１５は、各ゲートおよびラッチ回路を次のように制御する。すなわち、タイミングコントローラ７１５は、第１に、ＲＡＳアドレス「０００」を送出した後、ＲＡＳ信号をローアクティブとし、次に、ＣＡＳアドレス「００１」とともに、描画データＰＤ「ＦＦＦＦＦＦＦＦ」を送出し、第３に、ＣＡＳ信号を、すべて非アクティブ状態の「ＦＦＦＦ」からピクセル選択データを反転させた「０Ｆ０Ｆ」にする（ローアクティブのため）。
これにより、「ＦＦＦＦＦＦＦＦ」の描画データＰＤは、ピクセル選択データ「Ｆ０Ｆ０」に対応するＤＲＡＭ８０４〜８０７および８１２〜８１７に、１回のアクセスで書き込まれることとなる。
なお、ＲＡＳアドレス「０００」、ＣＡＳアドレス「００１」で定まるアドレスは、図７を参照しても判るようように、ピクセルＰ１６〜Ｐ３１の描画データを記憶する場所である。
したがって、図１２に示される例においては、描画データＰＤが、ピクセルＰ２０〜Ｐ２３およびピクセルＰ２８〜Ｐ３１の描画データとして、ＤＲＡＭ８０４〜８０７、８１２〜８１７に、１回のアクセスで書き込まれたことを意味する。
【００３６】
ここで、同一アドレスで書き込まれるべき１６ピクセルの描画データが、すべて違う場合、画像情報生成部６０は、ＤＲＡＭ８００〜８１５を順番に１つずつ指定するように、ピクセル選択データを変化させ、フレームメモリ８０に対し１６回のアクセスで書込を行なうようにする。
逆に、同一アドレスで書き込まれるべき１６ピクセルの描画データが、すべて同じ場合、画像情報生成部６０は、ＤＲＡＭ８００〜８１５のすべてを指定するように、ピクセル選択データ設定する。すなわち「ＦＦＦＦ」とする。これにより、１６ピクセルの描画データは、フレームメモリ８０に１回のアクセスで書き込まれることになり、書込に要する時間を短縮することができる。
【００３７】
なお、このような書込は、画像情報生成部６０により生成された描画データの順に行なわれるため、アクセスするアドレスが連続している必要はなく、ランダムなアドレスに対して書込を行なうことができる。そして１面分の画像有効領域の書込がフレームメモリ８０に対して行なわれると、この書込動作は終了となる。
また、書き込みの場合、ＲＡＳアドレスが変化するまで、あるいはメモリリフレッシュが入るまで、ＤＲＡＭの高速ページモードが最大限利用されて、連続した書込動作が行なわれる。
【００３８】
＜２−２：面順次型の読み出し動作＞
次に、上述したように書き込んだ描画データを読み出して点順次型に変換する動作について説明する。
フレームメモリ８０に書き込まれた描画データを読み出す場合、画像情報生成部６０は、はじめに、読出部７２における読出領域設定部７２１（図１０参照）に対し、描画データの読出範囲を設定する。この読出範囲とは、書込部７１によって書き込まれたフレームメモリ８０から出力すべき領域を示すものである。したがって、描画データをフレームメモリ８０から読み出す場合には、点順次型で書き込んだ場合と同じアドレスが用いられる。
【００３９】
かかる読出範囲が読出領域設定部７２１に設定されると、アドレス生成部７２２は、描画有効領域における最初のピクセルから４つピクセルを単位としてＲＡＳアドレス、ＣＡＳアドレスを生成する。生成されたアドレスは、それぞれＲＡＳアドレスラッチ回路７２３およびＣＡＳアドレスラッチ回路７２４に入力されて、ラッチされる。
このとき、タイミングコントローラ７２５は、一般的なＤＲＡＭの高速ページモード読出タイミングにしたがって各信号の出力タイミングを制御する。すなわち、タイミングコントローラ７２５は、ＲＡＳアドレスタイミングでＲＡＳアドレスを出力した後、ＲＡＳ信号をアクティブにするとともに、ＣＡＳアドレスタイミングでＣＡＳアドレスを出力した後、ＣＡＳ信号をアクティブにすることにより、読出タイミングを作り出す。このときフレームメモリ８０には、１組のアドレスにおいて連続する１６ピクセル分の描画データが記憶されているので、同一アドレスについての読み出しは、ＣＡＳ信号を変化させて、４ピクセル分ずつ４回に分けて行なわれる。すなわち、同一アドレスについて読み出しは、最初の１回目のアクセスではＤＲＡＭ８００〜８０３について、次の２回目のアクセスではＤＲＡＭ８０４〜８０７について、３回目のアクセスではＤＲＡＭ８０８〜８１１について、そして４回目のアクセスではＤＲＡＭ８１２〜８１５について、それぞれ行なわれる。したがって、１回のアクセスにおいては、ピクセルが連続する位置関係にある４つの点順次型描画データが読み出されることになる。
なお、読み出しの場合、ＲＡＳアドレスが変化するまで、メモリリフレッシュが入るまで、あるいは、読み出したデータを格納するＦＩＦＯが一杯となるまで、ＤＲＡＭの高速ページモードが利用されて、連続した読出動作が行なわれる。
【００４０】
こうして、１回のアクセスにおいてピクセルが連続する位置関係にある４つの点順次型描画データが読みされると、これら描画データの各々は、バス変換部８２０（図４参照）により、各基本色毎のデータに分離された後、同じ基本色のデータをピクセル順に、各基本色について配列させる。この分離・再配列により、結局、１回のアクセスにおいて各基本色について４色分の面順次型データが得られることとなる。
このような動作を、指定された領域の始点のピクセルから終点のピクセルまでアドレスを変化させながら切替えを行なって、指定された領域すべてが読み出されると動作が終了することとなる。
【００４１】
より具体的な読出動作について、図１３を参照して説明する。なお、この図の例では、ＲＡＳアドレスが「０００」、ＣＡＳアドレスが「０００」で定まるアドレスから、順番に描画データを読み出す場合を示している。なお、この場合、読出範囲は画像情報生成部６０により生成されて読出部７２に供給され、その読出範囲の始点は、図５におけるピクセルＰ０である。
【００４２】
この場合、まず、アドレス生成部７２２は、ＲＡＳアドレス「０００」、ＣＡＳアドレス「０００」を生成し、タイミングコントローラ７２５は、各ラッチ回路を次のように制御する。すなわち、タイミングコントローラ７２５は、ＲＡＳアドレス「０００」を送出した後、ＲＡＳ信号をローアクティブとし、次に、ＣＡＳアドレス「０００」として、ＣＡＳ信号を「ＦＦＦ０」とする。なお、ＣＡＳ信号を「ＦＦＦ０」とするのは、最初の１回目においてＤＲＡＭ８００〜８０３にアクセスするためである。
これによりＤＲＡＭ８００〜８０３によりそれぞれ点順次型の描画データＰＤ０〜ＰＤ３が読み出され、これらがバス変換部８２０により直ちに変換されて面順次型データＰＤＹ、ＰＤＭ、ＰＤＣ、ＰＤＫが得られる。
【００４３】
次に、タイミングコントローラ７２５は、ＣＡＳ信号を「ＦＦＦＦ」として、ＤＲＡＭの選択を一旦解除した後、次の２回目においてＤＲＡＭ８０４〜８０７にアクセスするためＣＡＳ信号を「ＦＦ０Ｆ」とする。
これによりＤＲＡＭ８０４〜８０７によりそれぞれ点順次型の描画データが読み出され、これらが直ちに変換されて面順次型データが得られる。
以下同様に、タイミングコントローラ７２５は、３回目においてＣＡＳ信号を「Ｆ０ＦＦ」としてＤＲＡＭ８０８〜８１１にアクセスし、４回目において「０ＦＦＦ」としてＤＲＡＭ８１２〜８１５にアクセスして、各アクセスにおいて面順次型データが直ちに得られることとなる。
【００４４】
こうして、ＤＲＡＭ８００〜８１５から連続する１６ピクセルの描画データが読み出されると、アドレス生成部７２２は、ＣＡＳアドレスを「１」だけインクリメントさせて、そのアドレスについても、同様にして、連続する１６ピクセルの描画データが読み出される。そして、読出範囲の終点に位置するピクセルの描画データが読み出されるまで、以下同様な動作が繰り返される。
【００４５】
このように本実施形態にかかる画像処理装置によれば、書込時において、ピクセルが連続する位置関係にある１６個の描画データのうち、ピクセル選択データにより任意に選択し、選択したものを１回のアクセスでフレームメモリ８０に書き込むので、同じ描画データを書き込むのであれば、１回のアクセスで済ますことができる。したがって、いわゆる点順次型の描画データを書き込む際に要する時間の短縮化に大きく寄与する。
また、本実施形態にかかる画像処理装置によれば、読出時において、ピクセルが連続する位置関係にある４個の描画データを１回のアクセスで読み出し、これらの４個の描画データを、それぞれ基本色を示す他値データに分離した後、基本色を示すデータをピクセル順に基本色毎に配列させて、面順次型の描画データを得る。これにより、各基本色の面順次型データを１回のアクセスで得るので、書込時も含めて、高速な処理に大きく寄与することができるのである。
【００４６】
＜３：応用形態＞
本願発明は上述した実施形態に限定されず、次のように応用することが可能である。
上述した実施形態にあっては、バッファ９０を各基本色に対応したＦＩＦＯ９０１〜９０４により構成し、ＦＩＦＯ後段に位置するカラー印刷装置等の出力装置が４色の面順次型データをすべて処理する場合を想定していた。しかし、出力装置が例えば４色のデータのうち２色だけを処理する場合を想定すると、必要のない他の２色のデータは対応するＦＩＦＯに蓄積され続けるため、当該ＦＩＦＯに蓄積量が容量一杯となってしまう。そうなると、フレームメモリ８０からの読み出し動作が中断してしまい、必要な基本色のデータが供給されないといった不都合が生じることが考えられる。そこで、この応用形態では、図１４に示すように、読出部７２の内部に読出色設定部７３１を設けた。この読出色設定部７３１は、画像情報生成部６０あるいは出力装置が要求する読出色を入力すると、読出色以外の基本色のＦＩＦＯに対しバッファリングしないようにリセット信号を出力するものである。これにより、バッファ９０においては、出力装置が要求する基本色のデータのみが当該ＦＩＦＯに蓄積され、当該出力装置が要求しない基本色のデータについては当該ＦＩＦＯに蓄積されないので、読み出し動作に悪影響を及ぼすのが防止されることとなる。
【００４７】
＜４：その他＞
なお、上述した実施形態、応用形態では、制御装置７０を書込部７１および読出部７２からなる構成としたが、図９および図１０を見ても判るように、書込部７１および読出部７２の構成は互いに近似しているので、これらの構成を一体化するのが望ましい。こうして１つ構成の制御装置７０とすることにより、バスラインを省略化することが可能となる上、ＤＲＡＭのリフレッシュ動作も書込制御と読出制御とで共通化されるので、制御の簡略化も可能となる。
【００４８】
また、上述した実施形態あるいは応用形態においては、ｐ＝４として色要素を基本色のＹ、Ｍ、Ｃ、Ｋの４色分とする場合を例にとって説明したが、本願は色要素を限定するものではない。例えば、色空間のＲＧＢや、Ｌ＊ａ＊ｂ＊などすることも、もちろん可能である。この場合、ｐ＝３となり、１回のアクセスにつき、ピクセルが連続する位置関係にあるｑ個の描画データを読み出すことにより、各色要素の面順次型データについてそれぞれｑピクセル分、得られることになる。
また、上述した実施形態あるいは応用形態においては、ｑ＝４としてピクセルが４つ連続する描画データを１回のアクセスで読み出して転送する場合を例にして説明したため、フレームメモリ８０から読み出された描画データを転送するバス幅が、点順次型データ（３２ビット）の４倍となっていた。しかし、本願におけるｑの値はこれに限定されず、２以上の整数であればなんでもよい。例えば、ｑを「３」にすると、１つの面順次型データについて３ピクセル分が得られることになる。
このように、本願におけるｐ、ｑは互いに独立であり、それぞれ２以上の整数であればいかなるものであっても良い。なお、本願におけるｒおよびｗはｐに、ｚはｑに、それぞれ関連するものである。
【００４９】
【発明の効果】
以上説明したように本発明によれば、描画データを書き込む際には点順次型で行なう一方、読み出す際には面順次型で行なって、カラー印刷装置等の高速化に寄与するとともに、その構成を簡易として、回路規模の簡易化・縮小化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかる画像処理装置の構成を示すブロック図である。
【図２】（ａ）は点順次型データの構成を示す図であり、（ｂ）は面順次型データの構成を示す図である。
【図３】同画像処理装置のフレームメモリにおける描画データの記憶状態を示す図である。
【図４】同画像処理装置のフレームメモリにおける描画データの流れを示す図である。
【図５】同画像処理装置において処理される描画データにかかるピクセルの位置関係を説明するための図である。
【図６】同画像処理装置におけるフレームメモリの構成を示すブロック図である。
【図７】１組のアドレスに、どのようなピクセルの画像データが記憶されているのかを、ＤＲＡＭ毎に示した図である。
【図８】同画像処理装置におけるピクセル選択データの構成を示す図である。
【図９】同画像処理装置における書込部の構成を示すブロック図である。
【図１０】同画像処理装置における読出部の構成を示すブロック図である。
【図１１】同画像処理装置におけるバッファの構成を示すブロック図である。
【図１２】同画像処理装置における書込動作を示すタイミングチャートである。
【図１３】同画像処理装置における読出動作を示すタイミングチャートである。
【図１４】本発明の応用形態にかかる読出部の構成を示すブロック図である。
【図１５】（ａ）は従来における点順次型のメモリ構成を示す図であり、（ａ）は従来における面順次型のメモリ構成を示す図である。
【図１６】直線描画の動作を示す図である。
【図１７】１回のアクセスに要するサイクルを示す図である。
【図１８】（ａ）は従来における点順次型データの書き込みを示す図であり、（ｂ）は従来における面順次型データの書き込みを示す図である。
【符号の説明】
６０……画像情報生成部（書込選択手段、読出選択手段）、７１……書込部（書込手段）、７２……読出部（読出手段）、８０……フレームメモリ（記憶手段）、９０……バッファ（緩衝記憶手段）、８００〜８１５……ＤＲＡＭ、８２０……バス変換部（分離配列手段）
Claims (9)
- ｐ、ｑおよびａをそれぞれ２以上の整数（ただし、ｑ＞ｐ≧ａ）とし、１つのピクセルについて、当該ピクセルの色要素を示す多値データを、色要素数のｐ個、色要素毎に配列した描画データを処理する画像処理装置であって、
前記描画データを記憶するためのｑ個のメモリモジュールと、
書込時において、
連続する位置関係にあるｑ個のピクセルに対応する各描画データごとに、当該描画データを書き込むべきメモリモジュールを選択する書込選択手段と、
当該ｑ個の描画データの各々が示す内容が同じである場合には、前記書込選択手段により選択された全メモリモジュールを対象に、当該ｑ個の描画データを１サイクルで書き込む一方、当該ｑ個の描画データの各々が示す内容が同じでない場合には、各描画データを１つずつ書き込む書込手段と、
読出時において、
ｑ個の描画データのうち、ピクセルが連続する位置関係にあるａ個の描画データの各々が書き込まれているメモリモジュールを選択する読出選択手段と、
前記読出選択手段により選択されたａ個のメモリモジュールの各々から描画データを１サイクルで読み出す読出手段と、
読み出されたａ個の描画データの各々を、それぞれ色要素を示す多値データに分離した後、１つの色要素について、当該色要素を示す多値データをピクセル順に配列させる分離配列手段と
を具備することを特徴とする画像処理装置。 - 前記ｑ個のメモリモジュールは、ピクセルが連続する位置関係にあるｑ個の描画データを同一番地で記憶する一方、
前記書込手段は、当該同一番地を指定することで、前記ｑ個のピクセルに対応する描画データを書き込む
ことを特徴とする請求項１記載の画像処理装置。 - 前記ｑ個のメモリモジュールは、ピクセルが連続する位置関係にあるｑ個の描画データを同一番地で記憶する一方、
前記読出手段は、当該同一番地を指定することで前記ａ個の描画データを読み出す
ことを特徴とする請求項１記載の画像処理装置。 - 前記分離配列手段は、前記メモリモジュールから読み出された描画データを転送するバスラインを組み替えたものである
ことを特徴とする請求項１記載の画像処理装置。 - 前記分離配列手段は、ピクセル順の配列を各色要素毎についてそれぞれ行なう
ことを特徴とする請求項１記載の画像処理装置。 - 前記分離配列手段によってピクセル順に配列されたデータを、各色要素毎に蓄積するとともに、蓄積されたデータを、各色要素毎の要求に応じて供給する緩衝記憶手段を備えた
ことを特徴とする請求項５記載の画像処理装置。 - 前記読出手段は、前記緩衝記憶手段において、いずれかの色要素に対応するデータ蓄積量が容量一杯となったならば、描画データの読出を中断する
ことを特徴とする請求項６記載の画像処理装置。 - 要求される色要素を指定する指定手段を備え、
前記読出手段は、前記緩衝記憶手段において、前記指定手段により指定された色要素に対応するデータ蓄積量が容量一杯となったならば、描画データの読出を中断する
ことを特徴とする請求項６記載の画像処理装置。 - ｐ、ｑおよびａをそれぞれ２以上の整数（ただし、ｑ＞ｐ≧ａ）とし、１つのピクセルについて、当該ピクセルの色要素を示す多値データを、色要素数のｐ個、色要素毎に配列した描画データが書き込まれるｑ個のメモリモジュールを有する記憶手段を備えた画像処理装置の画像処理方法であって、
書込時において、
連続する位置関係にあるｑ個のピクセルに対応する各描画データごとに、当該描画データを書き込むべきメモリモジュールを選択し、当該ｑ個の描画データの各々が示す内容が同じである場合には、当該選択した全メモリモジュールを対象に、当該ｑ個の描画データを１サイクルで書き込む一方、当該ｑ個の描画データの各々が示す内容が同じでない場合には、各描画データを１つずつ書き込む第１の過程と、
読出時において、
ｑ個の描画データのうち、ピクセルが連続する位置関係にあるａ個の描画データの各々が書き込まれているメモリモジュールを選択する第２の過程と、
前記第２の過程において選択されたａ個のメモリモジュールの各々から描画データを１サイクルで読み出す第３の過程と、
読み出されたａ個の描画データの各々を、それぞれ色要素を示す多値データに分離した後、１つの色要素について、当該色要素を示す多値データをピクセル順に配列させる第４の過程と
を具備することを特徴とする画像処理方法。
Priority Applications (1)
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| JP18379196A JP3596644B2 (ja) | 1996-07-12 | 1996-07-12 | 画像処理装置およびその処理方法 |
Applications Claiming Priority (1)
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| JP18379196A JP3596644B2 (ja) | 1996-07-12 | 1996-07-12 | 画像処理装置およびその処理方法 |
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