JPH05144259A

JPH05144259A - メモリ装置

Info

Publication number: JPH05144259A
Application number: JP3302994A
Authority: JP
Inventors: Akifumi Kawahara; 昭文川原; Toshiki Mori; 俊樹森; Akihiro Matsumoto; 昭浩松本; Keizo Sumida; 圭三隅田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-11-19
Filing date: 1991-11-19
Publication date: 1993-06-11
Anticipated expiration: 2015-08-28
Also published as: JP3081037B2

Abstract

(57)【要約】【目的】スクロール転送を高速でかつ簡易な構成で行
なうことができるメモリ装置を提供する。【構成】メモリアレイ１内の転送データを含む行デー
タを選択するローデコーダ４と、選択された行データを
増幅するセンスアンプ２と、増幅された行データをその
最上位ビットから４ビットづつＦＩＦＯ８に転送するカ
ラムデコーダ３と、ＦＩＦＯ８からの出力データ及びソ
ースデータの何れかを選択するデータ選択ゲート１０
と、データ選択ゲート１０により選択されたデータのう
ち、転送先のメモリに対応するビットのみをメモリアレ
イ１に出力するライトマスクロジック５とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、グラフィックスに用い
られるコンピュータのメモリ装置に関するものである。

【０００２】

【従来の技術】グラフィックスに用いられるコンピュー
タでは、描画速度の向上を図るため、ソフトウェアで行
っていた描画処理をハードウェアで行なうようになりつ
つある。図１１に従来のメモリ装置の一例を示す。この
メモリ装置は、多数の行及び列を成すメモリを有するメ
モリアレイ１と、外部より入力されるローアドレスＲｏ
ｗに基づいてメモリアレイ１内の行データを選択するロ
ーデコーダ４と、同じく外部より入力されるカラムアド
レスＣｏｌに基づいて、ローデコーダ４により選択され
た行データを増幅するセンスアンプ２と、データを読み
出す場合にセンスアンプ２によって増幅された行データ
を最上位ビットから４ビットづつ内部データバス７に出
力するカラムデコーダ３と、データの書き込みの場合に
新たに書き込むべきデータ（ソースデータ）をマスクデ
ータに基づいてメモリアレイ１に書き込むライトマスク
ロジック５とを有している。

【０００３】このメモリ装置におけるスクロール転送の
動作を図１２に基づいて説明する。この例では、図１２
（１）に示すように、メモリアレイ１内の行データの所
定のメモリ領域（ａａ）に格納されている１２ビットの
データが、図１２（２）に示す他の位置の１２ビットの
メモリ領域（ｂｂ）に転送される。なお、この従来例に
おいてはデータ幅を４ビットとして説明する。

【０００４】同図の図１２（３）に示すように、まず、
メモリのリードサイクルにより図１２（１）に示す転送
元のデータ群の最初の４ビット（ａ１）が読み出され、
メモリ装置の外部のレジスタに保持される。次に、４ビ
ットデータ（ａ１）は書き込みデータ（ｄ１）としてメ
モリのライトサイクルにおいて転送先の（ｂ１）に書き
込まれる。このとき、転送先の（ｂ１）の転送データを
格納すべきビットが右端の３ビットなので、このライト
サイクルの際のマスクデータは（ｄ２）に示すように設
定される。ここで、マスクデータ（ｄ２）のうちの斜線
を施した部分に対応するビットにのみデータのアクセス
が行われることを示している。

【０００５】以下の図１２（４）、（５）、（６）に示
すサイクルにおいても同様な動作が行なわれ、図１２
（１）の転送元の領域（ａａ）内の個々のデータが、図
１２（２）の転送先の領域（ｂｂ）に転送される。この
ようにして、図１２（７）に示す転送結果が得られ、ス
クロール転送が正しく行なわれる。

【０００６】次に、図１１の従来のメモリ装置におい
て、所定の連続したメモリ領域に格納されているデータ
群を他のメモリ領域に転送する（以下、「ＢｉｔＢＬ
Ｔ」という）場合の動作を図１３〜図１９を用いて説明
する。この例では、図１３に示すメモリアレイ１上の行
データの所定のメモリ領域（ａａ）に格納されている１
２ビットのデータを、図１４に示す他の位置の１２ビッ
トのメモリ領域（ｂｂ）に転送する場合である。

【０００７】まず、図１５に示すように、メモリのリー
ドサイクルにより図１３の転送データ（ａａ）を含む行
データの最上位４ビット（ａ１）が読み出され、メモリ
装置の外部のレジスタにデータ（ｄ１）として保持され
る。このとき、格納されたデータ（ｄ１）の上位に４ビ
ットの任意のデータ（ｄ０）が連結される。そして、バ
レルシフトにより８ビットのデータ（ｄ０）（ｄ１）が
下位に２ビットシフトされ、その結果、データ（ｄ２）
が得られる。このデータ（ｄ２）の下位の４ビットが、
書き込みデータ（ｄ３）としてメモリのライトサイクル
において図１４の転送先のデータ（ｂ１）が格納されて
いるメモリに書き込まれる。このとき、転送先の（ｂ
１）の転送データを格納すべきビットが下位の１ビット
だけなので、このライトサイクルにおけるマスクデータ
も（ｄ４）に示すように設定される。

【０００８】次に、図１６に示すように、メモリのリー
ドサイクルにより図１３の転送データを含む行データに
おける最上位４ビットの次の４ビット（ａ２）が読み出
され、メモリ装置の外部のレジスタにデータ（ｅ１）と
して保持される。このとき、先に読み出され保持されて
いたデータ（ａ１）が、データ（ｅ１）の上位にデータ
（ｅ０）として連結される。次に、バレルシフトにより
８ビットのデータ（ｅ０）（ｅ１）が下位に２ビットシ
フトされ、その結果、データ（ｅ２）が得られる。デー
タ（ｅ２）の下位の４ビットが、書き込みデータ（ｅ
３）としてメモリのライトサイクルにおいて図１４の転
送先のデータ（ｂ２）が格納されているメモリに書き込
まれる。このとき、図１４の転送先の（ｂ２）の全ビッ
トに転送データが格納されるので、ライトサイクルにお
けるマスクデータは（ｅ４）に示すように設定される。

【０００９】以下の図１７及び図１８に示すサイクルに
おいても同様な動作が行なわれ、図１３のメモリ領域
（ａａ）に格納されている転送データを構成する個々の
データが、図１４の転送先のメモリ領域（ｂｂ）に転送
される。このようにして、図１９の転送結果が得られ、
ＢｉｔＢＬＴが正しく行なわれる。

【００１０】次に、図１１の従来のメモリ装置における
ラスタ演算処理を伴うＢｉｔＢＬＴの動作を図２０〜図
２６を用いて説明する。ラスタ演算とは、前述の図１４
の転送先のメモリ領域（ｂｂ）に格納されているデステ
ィネーションデータと、転送元のメモリ領域（ａａ）に
格納されているパターンデータとの間で論理的な演算を
行うことであり、グラフィックス処理において頻繁に用
いられている処理の１つである。この例では、図２０に
示すようなメモリアレイ１内のメモリ領域（ａａ）に格
納されている１２ビットの転送データを、図２１に示す
他の位置の１２ビットの領域（ｂｂ）にラスタ演算処理
して転送する場合が示されている。

【００１１】まず、図２２に示すように、メモリのリー
ドサイクルにより図２０の転送データを含む行データの
最上位４ビット（ａ１）が読み出され、メモリ装置の外
部のレジスタにデータ（ｄ１）として保持される。この
とき、保持されたデータ（ｄ１）の上位に４ビットの任
意データ（ｄ０）が連結される。次に、バレルシフトに
より８ビットのデータ（ｄ０）（ｄ１）が下位に２ビッ
トシフトされ、その結果、データ（ｄ２）が得られる。
次に、メモリのリードサイクルにより図２１の転送先の
行データの最上位４ビット（ｂ１）が読み出され、メモ
リ装置の外部のレジスタにデスティネーションデータ
（ｄ３）として保持される。次に、そのデスティネーシ
ョンデータ（ｄ３）とバレルシフト後のデータ（ｄ２）
の下位の４ビットとの間でラスタ演算が行なわれ、演算
結果（ｄ４）が得られる。その演算結果（ｄ４）は、ラ
イトサイクルにより図２１の転送先のデータ（ｂ１）が
格納されているメモリ領域に書き込まれる。このとき、
転送先のデータ（ｂ１）が格納されているメモリ領域の
うち、転送データが格納されるのは下位の１ビットなの
で、ライトサイクルの際のマスクデータは（ｄ５）に示
すように設定される。

【００１２】次に、図２３に示すように、メモリのリー
ドサイクルにより図２０の転送データを含む行データの
最上位４ビットの次の４ビット（ａ２）が読み出され、
メモリ装置の外部でレジスタにデータ（ｅ１）として保
持される。そのとき、先に読み出され保持されていたデ
ータ（ａ１）が、データ（ｅ１）の上位にデータ（ｅ
０）として連結される。次に、バレルシフトにより８ビ
ットのデータ（ｅ０）（ｅ１）が下位に２ビットシフト
され、その結果、データ（ｅ２）が得られる。次に、メ
モリのリードサイクルにより図２１の転送先の行データ
の最上位４ビットの次の４ビット（ｂ２）が読み出さ
れ、メモリ装置の外部のレジスタにデスティネーション
データ（ｅ３）として保持される。次に、そのデスティ
ネーションデータ（ｅ３）とバレルシフト後のデータ
（ｅ２）の下位の４ビットとの間でラスタ演算が行なわ
れ、演算結果（ｅ４）が得られる。演算結果（ｅ４）
は、ライトサイクルにより図２１の転送先の（ｂ２）に
書き込まれる。このとき、転送先のデータ（ｂ２）が格
納されているメモリ領域の全ビットに転送データが格納
されるので、このライトサイクルにおけるマスクデータ
は（ｅ５）に示すように設定される。

【００１３】以下の図２４及び図２５に示すサイクルに
おいても同様な動作が行なわれ、図２０の転送元の領域
（ａａ）内の個々のデータが、図２１の転送先の領域
（ｂｂ）にラスタ演算処理されて転送される。このよう
にして、図２６に示す転送結果が得られ、ラスタ演算処
理を伴うＢｉｔＢＬＴが正しく行なわれる。

【００１４】

【発明が解決しようとする課題】このような構成を有す
る従来のメモリ装置は、以下に示す問題点を有してい
る。第１に、スクロール転送やＢｉｔＢＬＴを行う際
に、転送元のデータを保持しておく手段をメモリ装置の
外部に設ける必要があるため、メモリ装置と外部との間
のデータアクセスに伴う遅延時間が大きくなり、高速化
に適さない。第２に、ＢｉｔＢＬＴを行なうに際して、
転送元のデータの保持、バレルシフト等をメモリ装置の
外部で行なわなければならないため、特にグラフィック
ス処理におけるＣＰＵの負荷が大きくなり、処理速度を
大きくすることができない。第３に、ラスタ演算をメモ
リ装置外部のＣＰＵで行わなければならないため、ＣＰ
Ｕの負荷が大きくなり、処理の高速化に適さない。

【００１５】本発明はかかる問題点を解決するものであ
り、本発明の目的は、スクロール転送、ＢｉｔＢＬＴ、
ラスタ演算処理を伴うＢｉｔＢＬＴ等を行なうに際し
て、メモリをアクセスするための余分なサイクルを省
き、データ保持、バレルシフト処理及びラスタ演算処理
に要する時間を短縮することができ、しかも簡単な構成
を有する高速処理可能なメモリ装置を提供することであ
る。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、スクロール転送されるべき転送
データを含む行データを一時的に記憶するデータ記憶手
段を設け、このデータ記憶手段から行データを所定ビッ
ト数づつ出力し、更にデータ記憶手段から出力される所
定ビット数のデータのうち転送データの部分のみをメモ
リアレイの転送先のメモリに書き込むものである。

【００１７】具体的に請求項１の発明が講じた解決手段
は、多数の行及び列を成すメモリを有するメモリアレイ
と、該メモリアレイ中の転送データを含む行データを選
択するローデコーダと、該ローデコーダによって選択さ
れた行データを増幅するセンスアンプと、該センスアン
プにより増幅された行データを最上位ビットから所定ビ
ット数づつ順次出力するカラムデコーダと、該カラムデ
コーダから出力された前記所定ビット数のデータが順次
入力され該所定ビット数のデータを先入れ先出しによっ
て出力するデータ記憶手段と、該データ記憶手段から出
力される前記所定ビット数のデータのうち前記転送デー
タの部分のみを前記メモリアレイの転送先のメモリに書
き込む書き込み手段とを備えた構成とするものである。

【００１８】また、請求項２の発明は、ＢｉｔＢＬＴを
行うべき転送データを含む行データを一時的に記憶し最
上位ビットから所定ビット数づつ出力するデータ記憶手
段と、このデータ記憶手段から出力される所定ビット数
のデータをシフトさせるバレルシフタとを設け、行デー
タを構成する所定ビット数のデータのそれぞれを最下位
側のビットとして含むデータをデータ記憶手段からバレ
ルシフタに順次出力し、バレルシフタでシフトさせた
後、このシフト後のデータのうち転送データの部分のみ
をメモリアレイの転送先に書き込むものである。

【００１９】具体的に請求項２の発明が講じた解決手段
は、多数の行及び列を成すメモリを有するメモリアレイ
と、該メモリアレイ中の転送データを含む行データを選
択するローデコーダと、該ローデコーダによって選択さ
れた行データを増幅するセンスアンプと、該センスアン
プにより増幅された行データを最上位ビットから所定ビ
ット数づつ順次出力するカラムデコーダと、該カラムデ
コーダから出力された前記所定ビット数のデータが順次
入力され該所定ビット数のデータのそれぞれを最下位側
のビットとして含む前記所定ビット数よりビット数が大
きい出力データを順次出力するデータ記憶手段と、該デ
ータ記憶手段からの出力データを所定ビット数だけシフ
トさせて出力するバレルシフタと、該バレルシフタから
出力されたデータのうち前記転送データの部分のみを前
記メモリアレイの転送先のメモリに書き込む書き込み手
段とを備えた構成とするものである。

【００２０】また、請求項３の発明は、ラスタ演算処理
を行い更にＢｉｔＢＬＴを行うべき転送データを含む行
データを一時的に記憶し最上位ビットから所定ビット数
づつ出力するするデータ記憶手段と、このデータ記憶手
段から出力される所定ビット数のデータをシフトさせる
バレルシフタと、ラスタ演算処理後の演算結果が格納さ
れるべきメモリを含む行に格納されている転送先の行デ
ータを最上位ビットから所定ビット数づつ順次格納し出
力するデータ保持手段と、ラスタ演算回路とを設け、転
送データを含む行データのうち所定ビット数のデータを
最下位側のビットとして含むデータをデータ記憶手段か
らバレルシフタに順次出力しシフトさせ、シフト後のデ
ータとデータ保持手段から出力されるデータとに基づい
てラスタ演算回路においてラスタ演算処理を行い、得ら
れた演算結果のうち転送データに対応する部分のみをメ
モリアレイの転送先のメモリに書き込むものである。

【００２１】具体的に請求項３の発明が講じた解決手段
は、転送データをラスタ演算処理することにより得られ
た演算結果を転送先のメモリに出力するメモリ装置を前
提とし、多数の行及び列を成すメモリを有するメモリア
レイと、該メモリアレイ中の前記転送データを含む行デ
ータを選択するローデコーダと、該ローデコーダによっ
て選択された行データを増幅するセンスアンプと、該セ
ンスアンプにより増幅された行データを最上位ビットか
ら所定ビット数づつ順次出力するカラムデコーダと、該
カラムデコーダから出力された前記所定ビット数のデー
タが順次入力され該所定ビット数のデータのそれぞれを
最下位側のビットとして含む前記所定ビット数よりビッ
ト数が大きい出力データを順次出力するデータ記憶手段
と、該データ記憶手段からの出力データを所定ビット数
だけシフトさせて出力するバレルシフタと、ラスタ演算
処理による演算結果が格納されるべきメモリを含む行に
格納されている転送先の行データを最上位ビットから前
記所定ビット数づつ順次保持し出力するデータ保持手段
と、少なくとも前記バレルシフタからの出力と前記デー
タ保持手段からの出力とが入力され少なくとも前記バレ
ルシフタからの出力に基づいてラスタ演算を行うラスタ
演算回路と、該ラスタ演算回路での演算結果のうち前記
転送データに対応する部分のみを前記メモリアレイの転
送先のメモリに書き込む書き込み手段とを備えた構成と
するものである。

【００２２】また、請求項４の発明は、ＢｉｔＢＬＴを
行うべき転送データの最上位ビットから所定ビット数の
データを順次出力するカラムデコーダと、このカラムデ
コーダから出力された所定ビット数のデータを先入れ先
出しによって出力するデータ記憶手段とを設けて転送デ
ータをメモリアレイの転送先のメモリに書き込むもので
ある。

【００２３】具体的に請求項４の発明が講じた解決手段
は、多数の行及び列を成すメモリを有するメモリアレイ
と、該メモリアレイ中の転送データを含む行データを選
択するローデコーダと、該ローデコーダによって選択さ
れた行データを増幅するセンスアンプと、該センスアン
プにより増幅された行データのうちの前記転送データを
最上位ビットから所定ビット数づつ順次出力するカラム
デコーダと、該カラムデコーダから出力された前記所定
ビット数のデータが順次入力され該所定ビット数のデー
タを先入れ先出しによって出力するデータ記憶手段と、
該データ記憶手段から出力される前記所定ビット数のデ
ータを前記メモリアレイの転送先のメモリに書き込む書
き込み手段とを備えた構成とするものである。

【００２４】また、請求項５の発明は、ラスタ処理の後
ＢｉｔＢＬＴを行うべき転送データを最上位ビットから
所定ビット数づつ順次出力するカラムデコーダと、この
カラムデコーダから出力された所定ビット数のデータを
先入れ先出しによって出力するデータ記憶手段と、ラス
タ演算処理後の演算結果が格納されるべきメモリに格納
されている転送先データを最上位ビットから所定ビット
数づつ順次保持し出力するデータ保持手段と、ラスタ演
算回路とを設け、データ記憶手段からの出力データとデ
ータ保持手段からの出力データとに基づいてラスタ演算
回路においてラスタ演算処理を行い、得られた演算結果
をメモリアレイの転送先のメモリに書き込むものであ
る。

【００２５】具体的に請求項５の発明が講じた解決手段
は、転送データをラスタ演算処理することにより得られ
た演算結果を転送先のメモリに出力するメモリ装置を前
提とし、多数の行及び列を成すメモリを有するメモリア
レイと、該メモリアレイ中の転送データを含む行データ
を選択するローデコーダと、該ローデコーダによって選
択された行データを増幅するセンスアンプと、該センス
アンプにより増幅された行データのうちの前記転送デー
タを最上位ビットから所定ビット数づつ順次出力するカ
ラムデコーダと、該カラムデコーダから出力された前記
所定ビット数のデータが順次入力され該所定ビット数の
データを先入れ先出しによって出力するデータ記憶手段
と、ラスタ演算処理による演算結果が格納されるべきメ
モリに格納されている転送先データを最上位ビットから
前記所定ビット数づつ順次保持し出力するデータ保持手
段と、少なくとも前記データ記憶手段からの出力と前記
データ保持手段からの出力とが入力され少なくとも前記
データ記憶手段からの出力に基づいてラスタ演算を行う
ラスタ演算回路と、該ラスタ演算回路での演算結果を前
記メモリアレイの転送先のメモリに書き込む書き込み手
段とを備えた構成とするものである。

【００２６】

【作用】請求項１の発明の構成により、転送データを含
む行データはローデコーダによって選択されセンスアン
プによって増幅された後、その最上位ビットから所定ビ
ットづつカラムデコーダを介してデータ記憶手段に格納
される。データ記憶手段に格納された行データは、所定
ビット数づつ先入れ先だしによって順次書き込み手段に
出力され、書き込み手段ではデータ記憶手段から出力さ
れた所定ビット数のデータのうち転送データの部分のみ
がメモリアレイの転送先に書き込まれる。このように、
請求項１の発明に係るメモリ装置では、転送元のデータ
を保持しておく手段をメモリ装置の外部に設ける必要が
なく、ＣＰＵの負荷を増大させることなくスクロール転
送を行うことができる。

【００２７】請求項２の発明の構成により、転送データ
を含む行データはローデコーダによって選択されセンス
アンプによって増幅された後、その最上位ビットから所
定ビットづつカラムデコーダを介してデータ記憶手段に
格納される。データ記憶手段からは、行データを構成す
る所定ビット数の各データを最下位側のビットとして含
みこの所定ビット数よりビット数が大きい出力データが
順次バレルシフタに出力される。バレルシフタに出力さ
れた出力データは予め決められたビット数だけシフトさ
れて書き込み手段に出力される。書き込み手段ではデー
タ記憶手段から出力された所定ビット数のデータのうち
転送データに相当する部分のみがメモリアレイの転送先
に書き込まれる。このように、請求項２の発明に係るメ
モリ装置では、転送元のデータを保持する手段をメモリ
装置の外部に設ける必要がなく、ＣＰＵの負荷を増大さ
せることなくＢｉｔＢＬＴを行うことができる。

【００２８】請求項３の発明の構成により、転送データ
を含む行データはローデコーダによって選択されセンス
アンプによって増幅された後、その最上位ビットから所
定ビットづつカラムデコーダを介してデータ記憶手段に
格納される。データ記憶手段からは、行データを構成す
る所定ビット数の各データを最下位側のビットとして含
みこの所定ビット数よりビット数が大きい出力データが
順次バレルシフタに出力される。バレルシフタに出力さ
れた出力データは予め決められたビット数だけシフトさ
れてラスタ演算回路に入力される。一方、ラスタ演算処
理による演算結果が格納されるべきメモリを含む行に格
納されている転送先の行データが最上位ビットから所定
ビット数づつデータ保持手段に順次格納されラスタ演算
回路に出力される。ラスタ演算回路では少なくともバレ
ルシフタからの出力に基づいてラスタ演算が行われる。
ラスタ演算処理後の演算結果は書き込み手段に出力さ
れ、転送データに対応する部分のみがメモリアレイの転
送先に書き込まれる。このように、請求項３の発明に係
るメモリ装置では、転送元のデータを保持しておく手段
をメモリ装置の外部に設ける必要がなく、また、ラスタ
演算をメモリ装置外部のＣＰＵで行う必要がないので、
ＣＰＵの負荷を増大させることなくラスタ演算処理を伴
ったＢｉｔＢＬＴを行うことができる。

【００２９】請求項４の発明の構成により、転送データ
を含む行データはローデコーダによって選択されセンス
アンプによって増幅された後、その最上位ビットから所
定ビットづつカラムデコーダを介してデータ記憶手段に
格納される。データ記憶手段からは転送データが最上位
ビットから所定ビット数づつ順次書き込み手段に出力さ
れる。書き込み手段はデータ記憶手段から出力された所
定ビット数のデータをメモリアレイの転送先に書き込
む。このように、請求項４の発明に係るメモリ装置で
は、転送元のデータを保持する手段をメモリ装置の外部
に設ける必要がなく、ＣＰＵの負荷を増大させることな
くＢｉｔＢＬＴを行うことができる。

【００３０】請求項５の発明の構成により、転送データ
を含む行データはローデコーダによって選択されセンス
アンプによって増幅された後、その最上位ビットから所
定ビットづつカラムデコーダを介してデータ記憶手段に
格納される。データ記憶手段からは、転送データが最上
位ビットから所定ビット数づつ順次ラスタ演算回路に入
力される。一方、ラスタ演算処理による演算結果が格納
されるべきメモリを含む行に格納されている転送先のデ
ータは最上位ビットから所定ビット数づつデータ保持手
段に格納され、この所定ビット数のデータが順次ラスタ
演算回路に出力される。ラスタ演算回路では少なくとも
データ記憶手段からの出力に基づいてラスタ演算が行わ
れる。ラスタ演算処理後の演算結果は書き込み手段に出
力され、メモリアレイの転送先のメモリに書き込まれ
る。このように、請求項５の発明に係るメモリ装置で
は、転送元のデータを保持しておく手段をメモリ装置の
外部に設ける必要がなく、また、ラスタ演算をメモリ装
置外部のＣＰＵで行う必要がないので、ＣＰＵの負荷を
増大させることなくラスタ演算処理を伴ったＢｉｔＢＬ
Ｔを行うことができる。

【００３１】

【実施例】本発明の実施例について図面を参照しながら
説明する。

【００３２】図１に本発明の第１の実施例に係るメモリ
装置の構成を示す。本実施例のメモリ装置は転送データ
のスクロール転送を行うものである。本実施例のメモリ
装置は、多数の行及び列を成すメモリを有するメモリア
レイ１と、メモリアレイ１中の転送データを含む行デー
タを選択するローデコーダ４と、ローデコーダによって
選択された行データを増幅するセンスアンプ２と、セン
スアンプ２により増幅された行データを最上位ビットか
ら４ビットづつ順次出力するカラムデコーダ３とを有し
ている。更に、本実施例のメモリ装置は、カラムデコー
ダ３から出力される４ビットのデータを順次入力しこの
４ビットのデータを先入れ先出しによって出力するデー
タ記憶手段としてのＦＩＦＯ８と、ＦＩＦＯ８から出力
される４ビットのデータ及びソースデータの何れかを選
択するデータ選択ゲート１０と、マスクデータに基づい
て、データ選択ゲート１０からのデータのうち転送デー
タの部分のみを書き込むライトマスクロジック５とを備
えている。データ選択ゲート１０とライトマスクロジッ
ク５とによって書き込み手段が構成されている。

【００３３】本実施例のメモリ装置の動作について説明
する。まず、外部よりローアドレスＲｏｗ及びカラムア
ドレスＣｏｌがローデコーダ４及びカラムデコーダ３に
それぞれ入力される。これにより、ローデコーダ４によ
ってメモリアレイ１内の行データが選択され、センスア
ンプ２により増幅される。センスアンプ２により増幅さ
れた行データは、４ビットづつカラムデコーダ３によっ
て内部データバス７に順次読み出され、内部データバス
７に読み出された４ビットのデータはＦＩＦＯ８に順次
保持される。ＦＩＦＯ８に保持された各４ビットのデー
タは、先入れ先だしによってデータ選択ゲート１０に出
力される。次に、データ選択ゲート１０により、ソース
データまたはＦＩＦＯ８の出力のうちどちらかがライト
マスクロジック５に出力される。ライトマスクロジック
５ではデータ選択ゲート１０の出力によってメモリアレ
イ１内のデータを更新するかどうかが決定され、更新す
る場合にはライトマスクロジック５からの出力がマスク
データに基づいてメモリアレイ１に書き込まれる。

【００３４】次に、本実施例のメモリ装置におけるスク
ロール転送の動作について図２を参照しながら説明す
る。図２に示す例では、同図（１）に示すように、メモ
リアレイ１内の行データの所定のメモリ領域（ａａ）に
格納されている１２ビットの転送データが、同図（２）
に示す他の１２ビットのメモリ領域（ｂｂ）に転送され
る。なお、本発明の実施例においてはデータ幅を４ビッ
トとして説明する。

【００３５】まず、メモリのページサイクルにより、図
２（３）に示すように、図２（１）の転送元の行データ
の全て、即ち、（ａ１）（ａ２）（ａ３）（ａ４）が図
１の内部データバス７に読み出され、同図のＦＩＦＯ８
に（ｃ１）（ｃ２）（ｃ３）（ｃ４）として順次保持さ
れる。次に、図２（４）に示すように、メモリのライト
サイクルにより、図１のＦＩＦＯ８内の最初の４ビット
のデータ（ｃ１）がデータ（ｄ１）として図１のデータ
選択ゲート１０に入力され、ライトマスクロジック５に
出力される。このとき、図２（２）の転送先の（ｂ１）
が格納されているメモリ領域のうち転送データが格納さ
れるのは下位の３ビットなので、ライトサイクルにおけ
るマスクデータは（ｄ２）に示すように設定される。

【００３６】以下、図２の（５）、（６）及び（７）示
すサイクルにおいても同様な動作が行なわれ、図２
（１）の転送元メモリの領域（ａａ）に格納されている
転送データを構成する個々の４ビットのデータ（ａ
２）、（ａ３）及び（ａ４）が、図２（２）の転送先の
メモリ領域（ｂｂ）に転送される。このようにして図２
（８）に示す転送結果が（ｈ１）（ｈ２）（ｈ３）（ｈ
４）として得られる。以上のようにしてスクロール転送
が正しく行なわれる。

【００３７】図３に本発明の第２の実施例に係るメモリ
装置の構成を示す。本実施例のメモリ装置は転送データ
のＢｉｔＢＬＴを行うものである。本実施例のメモリ装
置は、前述の図１に示す第１の実施例の構成に加えて、
ＦＩＦＯ８とデータ選択ゲート１０との間に、入力され
たデータを２ビットだけ下位にシフトさせるバレルシフ
タ９が設けられている。それ以外の構成は図１と同様で
あり、対応する部分には同じ符号が付してある。

【００３８】本実施例のメモリ装置の動作について説明
する。まず、外部よりローアドレスＲｏｗ及びカラムア
ドレスＣｏｌがローデコーダ４とカラムデコーダ３にそ
れぞれ入力される。これにより、ローデコーダ４によっ
てメモリアレイ１内の行データが選択され、センスアン
プ２により増幅される。センスアンプ２により増幅され
た行データが、４ビットづつカラムデコーダ３によって
内部データバス７に順次読み出され、内部データバス７
に読み出された４ビットのデータはＦＩＦＯ８に順次保
持される。次に、ＦＩＦＯ８に保持されている各４ビッ
トのデータとその４ビットのデータの上位に位置する３
ビットとが、バレルシフタ９に入力される。即ち、ＦＩ
ＦＯ８上で連続する７ビットがバレルシフタ９に入力さ
れることになる。また、最上位の４ビットが出力される
場合には、任意の３ビットのデータがその上位側に付加
されてバレルシフタ９に入力される。バレルシフタ９で
は入力された７ビットのデータが下位へ２ビットだけシ
フトされ、シフト後の下位４ビットがデータ選択ゲート
１０に出力される。

【００３９】次に、データ選択ゲート１０により、ソー
スデータまたはバレルシフタ９の出力のうちどちらかが
ライトマスクロジック５に出力される。ライトマスクロ
ジック５ではデータ選択ゲート１０の出力によってメモ
リアレイ１内のデータを更新するかどうかが決定され、
更新する場合にはライトマスクロジック５からの出力が
マスクデータに基づいてメモリアレイ１に書き込まれ
る。

【００４０】次に、本実施例のメモリ装置におけるＢｉ
ｔＢＬＴの動作について図４を参照しながら説明する。
図４に示す例では、同図（１）に示すように、メモリア
レイ１内の行データの所定のメモリ領域（ａａ）に格納
されている１２ビットの転送データが、同図（２）に示
す他の位置の１２ビットの領域（ｂｂ）に転送される。
なお、本発明の実施例においてもデータ幅を４ビットと
して説明する。

【００４１】まず、メモリのページサイクルにより、図
４（３）に示すように、同図（１）の転送元の行データ
の全て、即ち、（ａ１）（ａ２）（ａ３）（ａ４）が図
３の内部データバス７に読み出され、同図のＦＩＦＯ８
に（ｃ１）（ｃ２）（ｃ３）（ｃ４）として順次保持さ
れる。次に、図４（４）に示すように、図３のＦＩＦＯ
８に保持されている最上位４ビットのデータ（ｃ１）の
上位に、任意の４ビットのデータが連結される。更に、
このように連結された８ビットデータのうちの下位７ビ
ット（ｄ１）が図３のバレルシフタ９に入力される。バ
レルシフタ９では７ビットのデータ（ｄ１）が下位に２
ビットシフトされる。次に、シフトされたデータの下位
の４ビットのデータ（ｄ２）がバレルシフタ９から出力
される。バレルシフタ９から出力された４ビットのデー
タ（ｄ２）はデータ選択ゲート１０を経由してライトマ
スクロジック５に出力される。このとき、図４（２）に
示す転送先の（ｂ１）が格納されているメモリ領域のう
ち転送データが格納されるのは下位の１ビットだけなの
で、ライトサイクルにおけるマスクデータは（ｄ３）に
示すように設定される。

【００４２】次に、図４（５）に示すように、図３のＦ
ＩＦＯ８に保持されている４ビットのデータ（ｃ２）の
上位に、同じくＦＩＦＯ８に保持されている（ｃ２）よ
り上位側の４ビットのデータ（ｃ１）が連結される。更
に、このように連結された８ビットデータのうちの下位
７ビット（ｅ１）が図３のバレルシフタ９に入力され
る。バレルシフタ９では７ビットのデータ（ｅ１）が下
位に２ビットだけシフトされる。次に、シフトされたデ
ータの下位の４ビットのデータ（ｅ２）がバレルシフタ
９から出力される。バレルシフタ９から出力された４ビ
ットのデータ（ｅ２）はデータ選択ゲート１０を経由し
ライトマスクロジック５に出力される。このとき、図４
（２）に示す転送先の（ｂ２）が格納されているメモリ
領域の全ビットに転送データが格納されるので、ライト
サイクルにおけるマスクデータは（ｅ３）に示すように
設定される。

【００４３】以下、図４の（６）及び（７）に示すサイ
クルにおいても同様な動作が行なわれ、図４（１）の転
送元のメモリ領域（ａａ）に格納されている転送データ
を構成する個々の４ビットのデータ（ａ２）、（ａ３）
及び（ａ４）が、図４（２）の転送先のメモリ領域（ｂ
ｂ）に転送される。このようにして図４（８）に示すの
転送結果が（ｈ１）（ｈ２）（ｈ３）（ｈ４）として得
られる。以上のようにしてＢｉｔＢＬＴが正しく行なわ
れる。

【００４４】図５に本発明の第３の実施例に係るメモリ
装置の構成を示す。本実施例のメモリ装置は、転送デー
タのラスタ演算処理を行った後、ＢｉｔＢＬＴを行うも
のである。本実施例の演算処理装置は、前述の図３に示
すメモリアレイ１、ローデコーダ４、センスアンプ２及
びカラムデコーダ３、ＦＩＦＯ８及びバレルシフタ９に
加えて、ラスタ演算処理後の演算結果が格納されるメモ
リを含む転送先の行データを格納するデータ保持手段と
してのデスティネーションデータラッチ６と、バレルシ
フタ９の出力、デスティネーションデータラッチ６の出
力及びソースデータが入力されるラスタ演算回路１１と
を備えている。ラスタ演算回路１１はバレルシフタ９の
出力、デスティネーションデータラッチ６の出力及びソ
ースデータの少なくとも１つに基づいてラスタ演算処理
を行う。また、本実施例のメモリ装置のライトマスクロ
ジック５には、ラスタ演算回路１１の出力と、デスティ
ネーションデータラッチ６の出力と、マスクデータとが
入力されている。

【００４５】本実施例のメモリ装置の動作について説明
する。まず、外部よりローアドレスＲｏｗ及びカラムア
ドレスＣｏｌがローデコーダ４とカラムデコーダ３にそ
れぞれ入力される。これにより、ローデコーダ４によっ
てメモリアレイ１内の行データが選択され、センスアン
プ２により増幅される。センスアンプ２により増幅され
た行データは、４ビットづつカラムデコーダ３によって
内部データバス７に順次読み出され、内部データバス７
に読み出された４ビットのデータはＦＩＦＯ８に順次保
持される。次に、ＦＩＦＯ８に保持されている各４ビッ
トのデータとその４ビットのデータの上位に位置する３
ビットとが、バレルシフタ９に入力される。即ち、ＦＩ
ＦＯ８上で連続する７ビットがバレルシフタ９に入力さ
れることになる。また、最上位の４ビットが出力される
場合には、任意の３ビットのデータがその上位側に付加
されてバレルシフタ９に入力される。バレルシフタ９で
は入力された７ビットのデータが下位へ２ビットだけシ
フトされ、シフト後の下位４ビットがラスタ演算処理回
路１１に入力される。

【００４６】一方、ラスタ演算処理後の演算結果が書き
込まれるメモリを含む行に格納されている転送先の行デ
ータは、最上位から４ビットづつ内部データバス７を介
してデスティネーションデータラッチ６に保持される。
デスティネーションデータラッチ６に保持されている４
ビットのデータは、同じく前記ラスタ演算回路１１に入
力される。次に、ラスタ演算回路１１により、ソースデ
ータバレルシフタ９の出力とデスティネーションデータ
ラッチ６の出力とに基づいてラスタ演算が行なわれ、そ
の演算結果がライトマスクロジック５に出力される。ラ
イトマスクロジック５においてラスタ演算回路１１での
演算結果によりメモリアレイ１内のデータを更新するか
どうかが決定され、更新する場合には演算結果がマスク
データに基づいてメモリアレイ１に書き込まれる。

【００４７】次に、本実施例のメモリ装置におけるラス
タ演算処理を伴うＢｉｔＢＬＴの動作を図６を参照しな
がら説明する。図６に示す例では、同図（１）に示すよ
うに、メモリアレイ１上の行データの所定領域（ａａ）
に格納されている１２ビットの転送データがラスタ演算
処理された後、同図（２）に示す他の位置の１２ビット
の領域（ｂｂ）に転送される。なお、本発明の実施例に
おいてもデータ幅を４ビットとして説明する。

【００４８】まず、メモリのページサイクルにより、図
６（３）に示すように、同図（１）の転送元の行データ
の全て、即ち、（ａ１）（ａ２）（ａ３）（ａ４）が図
５の内部データバス７に読み出され、同図のＦＩＦＯ８
に（ｃ１）（ｃ２）（ｃ３）（ｃ４）として保持され
る。次に、図６（４）に示すように、図５のＦＩＦＯ８
に保持されている最上位４ビットのデータ（ｃ１）の上
位に、任意の４ビットのデータが連結される。更に、こ
のように連結された８ビットデータのうちの下位７ビッ
ト（ｄ１）が図５のバレルシフタ９に入力される。バレ
ルシフタ９では７ビットのデータ（ｄ１）が下位に２ビ
ットだけシフトされる。次に、シフトされたデータの下
位の４ビットのデータ（ｄ２）がバレルシフタ９から出
力される。バレルシフタ９から出力された４ビットのデ
ータ（ｄ２）は図５のラスタ演算回路１１に入力され
る。

【００４９】一方、ラスタ演算処理後の演算結果が格納
される図６（２）の転送先のメモリ領域に格納されてい
る行データに含まれるデスティネーションデータのうち
のデータ（ｂ１）は、メモリアレイ１から内部データバ
ス７を介してデスティネーションデータラッチ６に（ｄ
３）として格納され、同じくラスタ演算回路１１に入力
される。次に、ラスタ演算回路１１において、ソースデ
ータとバレルシフタ９の出力（ｄ２）とデスティネーシ
ョンデータラッチ６の出力（ｄ３）との間でラスタ演算
が行なわれ、その演算結果（ｄ４）がライトマスクロジ
ック５に出力される。このとき、図６（２）の転送先の
（ｂ１）が格納されているメモリ領域のうちラスタ演算
処理の演算結果が格納されるのは下位の１ビットだけな
ので、ライトサイクルにおけるマスクデータは（ｄ５）
に示すように設定される。

【００５０】次に、図６（５）に示すように、図５のＦ
ＩＦＯ８に保持されている４ビットのデータ（ｃ２）の
上位に、同じくＦＩＦＯ８に保持されている（ｃ２）よ
り上位に位置する４ビットのデータ（ｃ１）が連結され
る。更に、このように連結された８ビットデータのうち
の下位７ビット（ｅ１）が図５のバレルシフタ９に入力
される。バレルシフタ９では７ビットのデータ（ｅ１）
が下位に２ビットだけシフトされる。次に、シフトされ
たデータの下位の４ビットのデータ（ｅ２）がバレルシ
フタ９から出力される。バレルシフタ９から出力された
４ビットのデータ（ｅ２）は図５のラスタ演算回路１１
に入力される。

【００５１】一方、ラスタ演算処理後の演算結果が格納
される図６（２）の転送先のメモリ領域に格納されてい
る行データのうちのデータ（ｂ２）は、メモリアレイ１
から内部データバス７を介してデスティネーションデー
タラッチ６に（ｅ３）として格納され、同じくラスタ演
算回路１１に入力される。次に、ラスタ演算回路１１に
おいて、ソースデータとバレルシフタ９の出力（ｅ２）
とデスティネーションデータラッチ６の出力（ｅ３）と
の間でラスタ演算が行なわれ、その演算結果（ｅ４）が
ライトマスクロジック５に出力される。このとき、図６
（２）の転送先の（ｂ２）が格納されているメモリ領域
の全てにラスタ演算処理の演算結果が格納されるので、
ライトサイクルにおけるマスクデータは（ｅ５）に示す
ように設定される。

【００５２】以下、図６の（６）及び（７）に示すサイ
クルにおいても同様な動作が行なわれ、図６（１）の転
送元のメモリ領域（ａａ）に格納されている転送データ
を構成する個々の４ビットのデータ（ａ２）、（ａ３）
及び（ａ４）が、図６（２）の転送先のメモリ領域（ｂ
ｂ）に転送される。このようにして図６（８）に示すの
転送結果が（ｈ１）（ｈ２）（ｈ３）（ｈ４）として得
られる。以上のようにしてラスタ演算処理が行われた
後、ＢｉｔＢＬＴが正しく行なわれる。

【００５３】図７に本発明の第４の実施例に係るメモリ
装置の構成を示す。本実施例のメモリ装置は転送データ
のＢｉｔＢＬＴを行うものである。本実施例のメモリ装
置は、カラムレコーダ２に代えてピクセルアライン機能
を有するカラムレコーダ１２が設けられている点を除い
て、前述の図１に示す第１の実施例と同様である。即
ち、前述の図１のメモリ装置に設けられているカラムレ
コーダ２はローレコーダ４によって選択された行データ
の最上位ビットから所定数のビットデータづつを選択し
て出力し得るのみであったが、本実施例におけるカラム
デコーダ１２はローレコーダ４によって選択された行デ
ータのうち、任意のビット位置からのビットデータを選
択する機能（以下、「ピクセルアライン機能」という）
を有している。

【００５４】本実施例のメモリ装置の動作について説明
する。まず、外部よりローアドレスＲｏｗ及びカラムア
ドレスＣｏｌがローデコーダ４及びカラムデコーダ３に
それぞれ入力される。これにより、ローデコーダ４によ
ってメモリアレイ１内の行データが選択され、センスア
ンプ２により増幅される。センスアンプ２により増幅さ
れた行データのうち、転送データの最上位ビットから４
ビットづつカラムデコーダ３によって内部データバス７
に順次読み出され、内部データバス７に読み出された４
ビットのデータはＦＩＦＯ８に順次保持される。ＦＩＦ
Ｏ８に保持された各４ビットのデータは、先入れ先だし
によってデータ選択ゲート１０に順次入力される。次
に、データ選択ゲート１０により、ソースデータまたは
ＦＩＦＯ８の出力のうちどちらかがライトマスクロジッ
ク５に出力される。ライトマスクロジック５ではデータ
選択ゲート１０の出力によってメモリアレイ１内のデー
タを更新するかどうかが決定され、更新する場合にはラ
イトマスクロジック５からの出力がマスクデータに基づ
いてメモリアレイ１に書き込まれる。

【００５５】次に、本実施例のメモリ装置を用いたＢｉ
ｔＢＬＴの動作について図８を参照しながら説明する。
図８に示す例では、同図（１）に示すように、メモリア
レイ１上の行データの所定領域（ａａ）に格納されてい
る１２ビットの転送データが、同図（２）に示す他の位
置の１２ビットのメモリ領域（ｂｂ）に転送される。な
お、本発明の実施例においてもデータ幅を４ビットとし
て説明する。

【００５６】まず、メモリのページサイクルにより、図
８（３）に示すように、図８（１）の転送データ、即
ち、（ａ１）（ａ２）（ａ３）（ａ４）のうちの領域
（ａａ）に格納されているデータのみが最上位ビットか
ら４ビットづつ図７のピクセルアライン機能を有するカ
ラムデコーダ１２によって内部データバス７に読み出さ
れ、同図のＦＩＦＯ８に（ｃ１）（ｃ２）（ｃ３）（ｃ
４）として保持される。このようなカラムデコーダ１２
のピクセルアラインの機能により、転送元の各４ビット
のデータ（ａ１）、（ａ２）、（ａ３）、（ａ４）は転
送後の各４ビットのデータ（ｃ１）、（ｃ２）、（ｃ
３）、（ｃ４）と同じにはならない。

【００５７】次に、図８（４）に示すように、メモリの
ライトサイクルにより、図７のＦＩＦＯ８内の最上位４
ビットのデータ（ｃ１）がデータ（ｄ１）として図７の
データ選択ゲート１０に入力され、ライトマスクロジッ
ク５に出力される。このとき、ライトマスクロジック５
から出力される転送データの全てが図８（２）の転送先
のメモリ領域（ｂｂ）の最上位４ビットに格納されるの
で、ライトサイクルにおけるマスクデータは（ｄ２）に
示すように設定される。

【００５８】以下、図８の（５）及び（６）に示すサイ
クルにおいても同様な動作が行なわれ、図８（１）の転
送元の領域に格納されている転送データ（ａａ）を構成
する個々の４ビットのデータ（ａ２）、（ａ３）及び
（ａ４）が、図８（２）の転送先の領域（ｂｂ）に転送
される。このようにして図８（７）に示す転送結果が
（ｈ１）（ｈ２）（ｈ３）（ｈ４）として得られる。以
上のようにしてＢｉｔＢＬＴが正しく行なわれる。

【００５９】図９に本発明の第５の実施例に係るメモリ
装置の構成を示す。本実施例のメモリ装置は、転送デー
タのラスタ演算処理を行った後、ＢｉｔＢＬＴを行うも
のである。本実施例のメモリ装置は、前述の図５に示す
第３の実施例と同様であるが、以下の点で異なってい
る。即ち、カラムレコーダ２に代えてピクセルアライン
機能を有するカラムレコーダ１２が設けられている点
と、バレルシフタ９が設けられていない点で異なってい
る。従って、本実施例では、前述の第４の実施例と同様
に、カラムデコーダ１２はローレコーダ４によって選択
された行データのうち、任意のビット位置からのビット
データを選択する機能を有している。

【００６０】本実施例のメモリ装置の動作について説明
する。まず、外部よりローアドレスＲｏｗ及びカラムア
ドレスＣｏｌがローデコーダ４及びカラムデコーダ３に
それぞれ入力される。これにより、ローデコーダ４によ
ってメモリアレイ１内の行データが選択され、センスア
ンプ２により増幅される。センスアンプ２により増幅さ
れた行データのうち、転送データの最上位ビットから４
ビットづつカラムデコーダ３によって内部データバス７
に順次読み出され、内部データバス７に読み出された４
ビットのデータはＦＩＦＯ８に順次保持される。ＦＩＦ
Ｏ８に保持された各４ビットのデータは、先入れ先だし
によってラスタ演算処理回路１１に順次入力される。

【００６１】一方、ラスタ演算処理後の演算結果が書き
込まれるメモリ領域（ｂｂ）に格納されている転送先の
データは、ピクセルアライン機能を有するカラムデコー
ダ１２によって最上位から４ビットづつ内部データバス
７を介してデスティネーションデータラッチ６に格納さ
れる。デスティネーションデータラッチ６に保持されて
いる転送先の４ビットのデータは、同じく前記ラスタ演
算回路１１に入力される。次に、ラスタ演算回路１１に
より、ソースデータバレルシフタ９の出力とデスティネ
ーションデータラッチ６の出力とに基づいてラスタ演算
処理が行なわれ、その演算結果がライトマスクロジック
５に出力される。ライトマスクロジック５においてラス
タ演算回路１１での演算結果によってメモリアレイ１内
のデータを更新するかどうかが決定され、更新する場合
には演算結果がマスクデータに基づいてメモリアレイ１
に書き込まれる。

【００６２】次に、本実施例のメモリ装置におけるラス
タ演算処理を伴うＢｉｔＢＬＴの動作を図１０を参照し
ながら説明する。図１０に示す例では、同図（１）に示
すように、メモリアレイ１上の行データの所定領域（ａ
ａ）に格納されている１２ビットの転送データがラスタ
演算処理された後、同図（２）に示す他の１２ビットの
メモリ領域（ｂｂ）に転送される。なお、本発明の実施
例においてもデータ幅を４ビットとして説明する。

【００６３】まず、メモリのページサイクルにより、図
１０（３）に示すように、同図（１）の転送元の転送デ
ータ、即ち、（ａ１）（ａ２）（ａ３）（ａ４）のうち
の領域（ａａ）に格納されている部分のみが４ビットづ
つ図７のピクセルアライン機能を有するカラムデコーダ
１２によって内部データバス７に読み出され、同図のＦ
ＩＦＯ８に（ｃ１）（ｃ２）（ｃ３）（ｃ４）として保
持される。このようなカラムデコーダ１２のピクセルア
ラインの機能により、転送元の４ビットの各データ（ａ
１）、（ａ２）、（ａ３）、（ａ４）は転送後の各４ビ
ットのデータ（ｃ１）、（ｃ２）、（ｃ３）、（ｃ４）
と同じにはならない。次に、図１０（４）に示すよう
に、メモリのライトサイクルにより、図９のＦＩＦＯ８
内の最上位４ビットのデータ（ｃ１）がデータ（ｄ１）
として図９のラスタ演算回路１１に入力される。

【００６４】一方、ラスタ演算処理後の演算結果が格納
される図１０（２）の転送先のメモリ領域（ｂｂ）に格
納されているデスティネーションデータのうち最上位ビ
ットから４ビットのデータは、メモリアレイ１から内部
データバス７を介してデスティネーションデータラッチ
６に（ｄ２）として格納され、同じくラスタ演算回路１
１に入力される。次に、ラスタ演算回路１１において、
ソースデータとＦＩＦＯ８の出力（ｄ１）とデスティネ
ーションデータラッチ６の出力（ｄ２）との間でラスタ
演算が行なわれ、その演算結果（ｄ４）がライトマスク
ロジック５に出力される。このとき、ラスタ演算処理の
演算結果の全てが図１０（２）の転送先のメモリ領域
（ｂｂ）の最上位４ビットに格納されるので、ライトサ
イクルにおけるマスクデータは（ｄ４）に示すように設
定される。

【００６５】以下、図１０の（５）及び（６）に示すサ
イクルにおいても同様な動作が行なわれ、図１０（１）
の転送元の領域に格納されている転送データ（ａａ）を
構成する個々の４ビットのデータ（ａ２）、（ａ３）及
び（ａ４）が、図１０（２）の転送先の領域（ｂｂ）に
転送される。このようにして図１０（７）に示す転送結
果が（ｈ１）（ｈ２）（ｈ３）（ｈ４）として得られ
る。以上のようにしてＢｉｔＢＬＴが正しく行なわれ
る。

【００６６】

【発明の効果】以上説明したように、請求項１の発明に
係るメモリ装置は、ローデコーダによって選択されセン
スアンプによって増幅された転送データを含む行データ
を、その最上位ビットから所定ビットづつ格納し、所定
ビット数づつ先入れ先だしによって順次出力するデータ
記憶手段を備えているので、転送元のデータを保持して
おく手段をメモリ装置の外部に設ける必要がなく、メモ
リ装置と外部とのデータアクセスによる遅延時間を低減
することができる。また、データ記憶手段から出力され
た所定ビット数のデータのうち転送データに相当する部
分のみをメモリアレイの転送先に書き込む書き込み手段
を備えているので、ＣＰＵの負荷を増大させることな
く、ページモードを用いて高速かつ簡単にスクロール転
送を行なうことができる。

【００６７】請求項２の発明に係るメモリ装置は、転送
データを含む行データを構成する所定ビット数のデータ
を最下位側のビットとして含み、この所定ビット数より
ビット数が大きいデータを出力するデータ記憶手段と、
データ記憶手段からの出力データを予め決められたビッ
ト数だけシフトさせて出力するバレルシフタとを備えて
いるので、ＢｉｔＢＬＴに際してデータのバレルシフト
をＣＰＵで行なう必要がなくなり、ＣＰＵの負荷が低減
され、しかもページモードを用いてアクセスすることが
できるので高速処理を実現できる。

【００６８】請求項３の発明に係るメモリ装置は、転送
データを含む行データを構成する所定ビット数のデータ
を最下位側のビットとして含み、この所定ビット数より
ビット数が大きいデータを出力するデータ記憶手段と、
データ記憶手段からの出力データを予め決められたビッ
ト数だけシフトさせて出力するバレルシフタと、ラスタ
演算処理の演算結果が格納されるべきメモリを含む行に
格納されている転送先の行データを最上位ビットから所
定ビット数づつ格納しラスタ演算回路に出力するデータ
保持手段とを備えているので、ラスタ演算処理を伴うＢ
ｉｔＢＬＴに際してデータのバレルシフトをＣＰＵで行
なう必要がなくなり、ＣＰＵの負荷が低減され、しかも
ページモードを用いてアクセスすることができるので、
高速処理を実現できる。

【００６９】請求項４の発明に係るメモリ装置は、転送
データの最上位ビットから所定ビットづつデータ記憶手
段に格納するカラムデコーダと、データ記憶手段から出
力された所定ビット数のデータをメモリアレイの転送先
に書き込む書き込み手段とを備えているので、ＢｉｔＢ
ＬＴに際してデータのバレルシフトを行なう必要がなく
なり、ＣＰＵの負荷が低減され、しかもページモードを
用いてアクセスすることができるので高速処理を実現で
きる。更に、バレルシフタが設けられていないため、請
求項２のメモリ装置に比較して回路が簡単になり、処理
速度を更に向上させることができる。

【００７０】請求項５の発明に係るメモリ装置は、転送
データの最上位ビットから所定ビットづつデータ記憶手
段に格納するカラムデコーダと、ラスタ演算処理の演算
結果が格納されるべきメモリに格納されている転送先デ
ータを最上位ビットから所定ビット数づつ格納しラスタ
演算回路に出力するデータ保持手段と、データ記憶手段
から出力される転送データの所定ビット数のデータとデ
ータ保持手段から出力される転送先データの所定ビット
数のデータとを用いてラスタ演算処理を行うラスタ演算
回路とを備えているので、ラスタ演算処理を伴うＢｉｔ
ＢＬＴに際してデータのバレルシフトを行なう必要がな
くなり、ＣＰＵの負荷が低減され、しかもページモード
を用いてアクセスすることができるので高速処理を実現
できる。更に、バレルシフタが設けられていないため、
請求項３のメモリ装置に比較して回路が簡単になり、処
理速度を更に向上させることができる。

【００７１】このように、本発明のメモリ装置は従来の
構成のメモリ装置に比べてスクロール転送、ＢｉｔＢＬ
Ｔ及びラスタ演算処理を伴うＢｉｔＢＬＴを高速で行う
ことができ、更にパターンフィル動作を高速かつ簡単に
行なうことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るメモリ装置の構成
図である。

【図２】本発明の第１の実施例におけるスクロール転送
の動作を示す図である。

【図３】本発明の第２の実施例に係るメモリ装置の構成
図である。

【図４】本発明の第２の実施例におけるＢｉｔＢＬＴの
動作を示す図である。

【図５】本発明の第３の実施例に係るメモリ装置の構成
図である。

【図６】本発明の第３の実施例におけるラスタ転送を伴
うＢｉｔＢＬＴの動作を示す図である。

【図７】本発明の第４の実施例に係るメモリ装置の構成
図である。

【図８】本発明の第４の実施例におけるＢｉｔＢＬＴの
動作を示す図である。

【図９】本発明の第５の実施例に係るメモリ装置の構成
図である。

【図１０】本発明の第５の実施例におけるラスタ転送を
伴うＢｉｔＢＬＴの動作を示す図である。

【図１１】従来のメモリ装置の構成図である。

【図１２】従来のメモリ装置におけるスクロール転送の
動作を示す図である。

【図１３】従来のメモリ装置のＢｉｔＢＬＴの動作にお
ける転送データを含む行データを示す図である。

【図１４】従来のメモリ装置のＢｉｔＢＬＴの動作にお
ける転送先のメモリを含む行データを示す図である。

【図１５】従来のメモリ装置におけるＢｉｔＢＬＴの動
作を示す図である。

【図１６】従来のメモリ装置におけるＢｉｔＢＬＴの動
作を示す図である。

【図１７】従来のメモリ装置におけるＢｉｔＢＬＴの動
作を示す図である。

【図１８】従来のメモリ装置におけるＢｉｔＢＬＴの動
作を示す図である。

【図１９】従来のメモリ装置のＢｉｔＢＬＴの後におけ
る転送先の行データを示す図である。

【図２０】従来のメモリ装置のラスタ演算処理を伴うＢ
ｉｔＢＬＴの動作における転送データを含む行データを
示す図である。

【図２１】従来のメモリ装置のラスタ演算処理を伴うＢ
ｉｔＢＬＴの動作における転送先のメモリを含む行デー
タを示す図である。

【図２２】従来のメモリ装置におけるラスタ演算処理を
伴うＢｉｔＢＬＴの動作を示す図である。

【図２３】従来のメモリ装置におけるラスタ演算処理を
伴うＢｉｔＢＬＴの動作を示す図である。

【図２４】従来のメモリ装置におけるラスタ演算処理を
伴うＢｉｔＢＬＴの動作を示す図である。

【図２５】従来のメモリ装置におけるラスタ演算処理を
伴うＢｉｔＢＬＴの動作を示す図である。

【図２６】従来のメモリ装置のラスタ演算処理を伴うＢ
ｉｔＢＬＴの後における転送先の行データを示す図であ
る。

【符号の説明】

１メモリアレイ２センスアンプ３カラムデコーダ４ローデコーダ５ライトマスクロジック６デスティネーションデータラッチ（データ保持手
段）７内部データバス８ＦＩＦＯ（記憶手段）９バレルシフタ１０データ選択ゲート１１ラスタ演算回路１２カラムデコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者隅田圭三大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】多数の行及び列を成すメモリを有するメ
モリアレイと、該メモリアレイ中の転送データを含む行
データを選択するローデコーダと、該ローデコーダによ
って選択された行データを増幅するセンスアンプと、該
センスアンプにより増幅された行データを最上位ビット
から所定ビット数づつ順次出力するカラムデコーダと、
該カラムデコーダから出力された前記所定ビット数のデ
ータが順次入力され該所定ビット数のデータを先入れ先
出しによって出力するデータ記憶手段と、該データ記憶
手段から出力される前記所定ビット数のデータのうち前
記転送データの部分のみを前記メモリアレイの転送先の
メモリに書き込む書き込み手段とを備えたことを特徴と
するメモリ装置。
【請求項２】多数の行及び列を成すメモリを有するメ
モリアレイと、該メモリアレイ中の転送データを含む行
データを選択するローデコーダと、該ローデコーダによ
って選択された行データを増幅するセンスアンプと、該
センスアンプにより増幅された行データを最上位ビット
から所定ビット数づつ順次出力するカラムデコーダと、
該カラムデコーダから出力された前記所定ビット数のデ
ータが順次入力され該所定ビット数のデータのそれぞれ
を最下位側のビットとして含む前記所定ビット数よりビ
ット数が大きい出力データを順次出力するデータ記憶手
段と、該データ記憶手段からの出力データを所定ビット
数だけシフトさせて出力するバレルシフタと、該バレル
シフタから出力されたデータのうち前記転送データの部
分のみを前記メモリアレイの転送先のメモリに書き込む
書き込み手段とを備えたことを特徴とするメモリ装置。
【請求項３】転送データをラスタ演算処理することに
より得られた演算結果を転送先のメモリに出力するメモ
リ装置であって、多数の行及び列を成すメモリを有する
メモリアレイと、該メモリアレイ中の前記転送データを
含む行データを選択するローデコーダと、該ローデコー
ダによって選択された行データを増幅するセンスアンプ
と、該センスアンプにより増幅された行データを最上位
ビットから所定ビット数づつ順次出力するカラムデコー
ダと、該カラムデコーダから出力された前記所定ビット
数のデータが順次入力され該所定ビット数のデータのそ
れぞれを最下位側のビットとして含む前記所定ビット数
よりビット数が大きい出力データを順次出力するデータ
記憶手段と、該データ記憶手段からの出力データを所定
ビット数だけシフトさせて出力するバレルシフタと、ラ
スタ演算処理による演算結果が格納されるべきメモリを
含む行に格納されている転送先の行データを最上位ビッ
トから前記所定ビット数づつ順次保持し出力するデータ
保持手段と、少なくとも前記バレルシフタからの出力と
前記データ保持手段からの出力とが入力され少なくとも
前記バレルシフタからの出力に基づいてラスタ演算を行
うラスタ演算回路と、該ラスタ演算回路での演算結果の
うち前記転送データに対応する部分のみを前記メモリア
レイの転送先のメモリに書き込む書き込み手段とを備え
たことを特徴とするメモリ装置。
【請求項４】多数の行及び列を成すメモリを有するメ
モリアレイと、該メモリアレイ中の転送データを含む行
データを選択するローデコーダと、該ローデコーダによ
って選択された行データを増幅するセンスアンプと、該
センスアンプにより増幅された行データのうちの前記転
送データを最上位ビットから所定ビット数づつ順次出力
するカラムデコーダと、該カラムデコーダから出力され
た前記所定ビット数のデータが順次入力され該所定ビッ
ト数のデータを先入れ先出しによって出力するデータ記
憶手段と、該データ記憶手段から出力される前記所定ビ
ット数のデータを前記メモリアレイの転送先のメモリに
書き込む書き込み手段とを備えたことを特徴とするメモ
リ装置。
【請求項５】転送データをラスタ演算処理することに
より得られた演算結果を転送先のメモリに出力するメモ
リ装置であって、多数の行及び列を成すメモリを有する
メモリアレイと、該メモリアレイ中の転送データを含む
行データを選択するローデコーダと、該ローデコーダに
よって選択された行データを増幅するセンスアンプと、
該センスアンプにより増幅された行データのうちの前記
転送データを最上位ビットから所定ビット数づつ順次出
力するカラムデコーダと、該カラムデコーダから出力さ
れた前記所定ビット数のデータが順次入力され該所定ビ
ット数のデータを先入れ先出しによって出力するデータ
記憶手段と、ラスタ演算処理による演算結果が格納され
るべきメモリに格納されている転送先データを最上位ビ
ットから前記所定ビット数づつ順次保持し出力するデー
タ保持手段と、少なくとも前記データ記憶手段からの出
力と前記データ保持手段からの出力とが入力され少なく
とも前記データ記憶手段からの出力に基づいてラスタ演
算を行うラスタ演算回路と、該ラスタ演算回路での演算
結果を前記メモリアレイの転送先のメモリに書き込む書
き込み手段とを備えたことを特徴とするメモリ装置。