JP2940457B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- G—PHYSICS
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- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に画像処理システム等に使用される半導体メモリ
に関する。
し、特に画像処理システム等に使用される半導体メモリ
に関する。
【０００２】
【従来の技術】多数のメモリセルを配置したメモリセル
アレイ内の全てのアクセス領域を複数のセグメントに区
分し、外部アドレスによって、これら複数のセグメント
のうちの１つを選択し、この選択されたセグメント内を
シリアルに順次連続してアクセスするようにした半導体
メモリは、画像処理システムなどのメモリとして、望ま
しいデータ処理速度が実現できるため、これまで、いく
つかの提案や製品化がなされている。
アレイ内の全てのアクセス領域を複数のセグメントに区
分し、外部アドレスによって、これら複数のセグメント
のうちの１つを選択し、この選択されたセグメント内を
シリアルに順次連続してアクセスするようにした半導体
メモリは、画像処理システムなどのメモリとして、望ま
しいデータ処理速度が実現できるため、これまで、いく
つかの提案や製品化がなされている。
【０００３】このような半導体メモリの第１の例を図７
に示す。
に示す。
【０００４】この半導体メモリは、多数のメモリセルを
配置したメモリセルアレイを含み、このメモリセルアレ
イ内の全てのアクセス領域を複数のセグメント１１ｄに
区分し、伝達されたアドレス信号ＡＤｉに従ってこれら
複数のセグメント１１ｄのうちの所定のセグメントを選
択し、書込み動作時にはこの選択されたセグメント内の
全てのメモリセル（図７の例では６４個）それぞれに供
給されたデータを同時に書込み、読出し動作時にはこの
選択されたセグメント内の全てのメモリセルの記憶デー
タを同時に読出すメモリ部１ｄと、外部アドレス信号Ａ
Ｄを所定のタイミングで取込んで保持しアドレス信号Ａ
Ｄｉとしてメモリ部１ｄに伝達するアドレスバッファ回
路２ｄと、書込み動作時には、８ビットずつ順次シリア
ルに送られてくる書込み用のデータＤｗを６４ビット分
取込んで保持しデータバスＤＢを通して同時にメモリ部
１ｄに供給し、読出し動作時には、データバスＤＢを通
して伝達されたメモリ部１ｄの６４ビット分の読出しデ
ータを取込んで保持し８ビットずつ順次シリアルに出力
（Ｄｒ）するデータレジスタ７と、クロック信号ＣＫ及
び書込み・読出し制御信号Ｗ／Ｒを含む制御信号ＣＮＴ
に従ってメモリ部１ｄ，アドレスバッファ回路２ｄ及び
データレジスタ７の動作を制御するメモリ制御回路４ｄ
及び入出力制御回路６とを有する構成となっている。
配置したメモリセルアレイを含み、このメモリセルアレ
イ内の全てのアクセス領域を複数のセグメント１１ｄに
区分し、伝達されたアドレス信号ＡＤｉに従ってこれら
複数のセグメント１１ｄのうちの所定のセグメントを選
択し、書込み動作時にはこの選択されたセグメント内の
全てのメモリセル（図７の例では６４個）それぞれに供
給されたデータを同時に書込み、読出し動作時にはこの
選択されたセグメント内の全てのメモリセルの記憶デー
タを同時に読出すメモリ部１ｄと、外部アドレス信号Ａ
Ｄを所定のタイミングで取込んで保持しアドレス信号Ａ
Ｄｉとしてメモリ部１ｄに伝達するアドレスバッファ回
路２ｄと、書込み動作時には、８ビットずつ順次シリア
ルに送られてくる書込み用のデータＤｗを６４ビット分
取込んで保持しデータバスＤＢを通して同時にメモリ部
１ｄに供給し、読出し動作時には、データバスＤＢを通
して伝達されたメモリ部１ｄの６４ビット分の読出しデ
ータを取込んで保持し８ビットずつ順次シリアルに出力
（Ｄｒ）するデータレジスタ７と、クロック信号ＣＫ及
び書込み・読出し制御信号Ｗ／Ｒを含む制御信号ＣＮＴ
に従ってメモリ部１ｄ，アドレスバッファ回路２ｄ及び
データレジスタ７の動作を制御するメモリ制御回路４ｄ
及び入出力制御回路６とを有する構成となっている。
【０００５】すなわち、この半導体メモリでは、メモリ
部１ｄとデータ入出力端との間にデータレジスタ７を配
置し、このデータレジスタ７を介して、メモリ部１ｄか
ら読出された６４ビットのパラレルデータを８ビット単
位のシリアルデータに、８ビット単位で順次送られてく
る書込み用のシリアルデータを６４ビットのパラレルデ
ータに変換することにより、セグメント１１ｄに対する
高速シリアルアクセスを実現している。
部１ｄとデータ入出力端との間にデータレジスタ７を配
置し、このデータレジスタ７を介して、メモリ部１ｄか
ら読出された６４ビットのパラレルデータを８ビット単
位のシリアルデータに、８ビット単位で順次送られてく
る書込み用のシリアルデータを６４ビットのパラレルデ
ータに変換することにより、セグメント１１ｄに対する
高速シリアルアクセスを実現している。
【０００６】この半導体メモリのシリアルアクセス長
は、メモリ部１ｄとデータレジスタ７との間のデータバ
スＤＢのデータ幅（６４ビット）によって定まり、デー
タレジスタ７によって８対１のパラレル・シリアル変換
が行なわれるため、“８”（サイクル）となる。
は、メモリ部１ｄとデータレジスタ７との間のデータバ
スＤＢのデータ幅（６４ビット）によって定まり、デー
タレジスタ７によって８対１のパラレル・シリアル変換
が行なわれるため、“８”（サイクル）となる。
【０００７】画像処理システムなどでは、シリアルアク
セス長が１０２４サイクルといった長期間のシリアルア
クセスを必要とするものもあり、これを可能にするに
は、この半導体メモリの方式では、データバスＤＢ，デ
ータレジスタ７とも大規模になり、コスト高となってし
まう。また、データバスＤＢのデータ幅（従ってセグメ
ント１１ｄのメモリセル数）を制限すると、データバス
ＤＢのデータ幅ごとに再アクセスが必要となり、そのデ
ータ幅ごとにレイテンシ（アクセス開始からデータ書込
み終了，データ読出し終了までのメモリ部１ｄの時間）
が発生し、アクセス効率の低下をまねく。
セス長が１０２４サイクルといった長期間のシリアルア
クセスを必要とするものもあり、これを可能にするに
は、この半導体メモリの方式では、データバスＤＢ，デ
ータレジスタ７とも大規模になり、コスト高となってし
まう。また、データバスＤＢのデータ幅（従ってセグメ
ント１１ｄのメモリセル数）を制限すると、データバス
ＤＢのデータ幅ごとに再アクセスが必要となり、そのデ
ータ幅ごとにレイテンシ（アクセス開始からデータ書込
み終了，データ読出し終了までのメモリ部１ｄの時間）
が発生し、アクセス効率の低下をまねく。
【０００８】例えば、この半導体メモリにおいて、レイ
テンシを１００ｎｓ、それ以外のシリアルデータの入出
力に要する時間を８ビット１単位（１サイクル）に１０
ｎｓかかるものとすると、シリアルアクセス長８（サイ
クル）に対し、 １００＋１０×８＝１８０ｎｓ となり、１サイクル当りの実質的なデータレートは２
２．５ｎｓとなってアクセス効率が低下する。この値
は、全体のシリアルアクセス長を“１０２４”としても
変らない。
テンシを１００ｎｓ、それ以外のシリアルデータの入出
力に要する時間を８ビット１単位（１サイクル）に１０
ｎｓかかるものとすると、シリアルアクセス長８（サイ
クル）に対し、 １００＋１０×８＝１８０ｎｓ となり、１サイクル当りの実質的なデータレートは２
２．５ｎｓとなってアクセス効率が低下する。この値
は、全体のシリアルアクセス長を“１０２４”としても
変らない。
【０００９】このレイテンシによるアクセス効率の低下
を防止するために、上述のメモリ部１ｄのように、比較
的レイテンシが長く低速のメモリと、レイテンシが短か
く高速のメモリとを組合せ、低速のメモリのレイテンシ
の期間に高速のメモリのシリアルアクセスを終了させ、
続いて低速のメモリのシリアルアクセスに移行するよう
にした半導体メモリが提案されている（例えば特開昭６
２−２３２７９７号公報参照）。
を防止するために、上述のメモリ部１ｄのように、比較
的レイテンシが長く低速のメモリと、レイテンシが短か
く高速のメモリとを組合せ、低速のメモリのレイテンシ
の期間に高速のメモリのシリアルアクセスを終了させ、
続いて低速のメモリのシリアルアクセスに移行するよう
にした半導体メモリが提案されている（例えば特開昭６
２−２３２７９７号公報参照）。
【００１０】この半導体メモリ（第２の例）は、図８に
示すように、複数の高速のＳＲＡＭバンクＳＲＢ１〜Ｓ
ＲＢｍと、複数の低速のＤＲＡＭバンクＤＲＢ１〜ＤＲ
Ｂｎとを組合わせ、これら複数のＳＲＡＭバンクＳＲＢ
１〜ＳＲＢｍ及びＤＲＡＭバンクＤＲＢ１〜ＤＲＢｎを
同時にアクセス開始し、例えば読出し動作の場合、これ
らバンクから読出される単位データ（例えば８ビット１
バイト）をセレクタＳＬでＳＲＢ１，ＳＲＢ２，・・
・，ＳＲＢｍ，ＤＲＢ１，ＤＲＢ２，・・・，ＤＲＢｎ
の順で順次選択して出力する構成となっている。
示すように、複数の高速のＳＲＡＭバンクＳＲＢ１〜Ｓ
ＲＢｍと、複数の低速のＤＲＡＭバンクＤＲＢ１〜ＤＲ
Ｂｎとを組合わせ、これら複数のＳＲＡＭバンクＳＲＢ
１〜ＳＲＢｍ及びＤＲＡＭバンクＤＲＢ１〜ＤＲＢｎを
同時にアクセス開始し、例えば読出し動作の場合、これ
らバンクから読出される単位データ（例えば８ビット１
バイト）をセレクタＳＬでＳＲＢ１，ＳＲＢ２，・・
・，ＳＲＢｍ，ＤＲＢ１，ＤＲＢ２，・・・，ＤＲＢｎ
の順で順次選択して出力する構成となっている。
【００１１】この半導体メモリでは、同時にアクセスを
開始すると、まず高速のＳＲＡＭバンクＳＲＢ１〜ＳＲ
Ｂｍの読出しデータがセレクタＳＬに伝達され、ＳＲＢ
１から順次シリアルに外部へ出力される。ＳＲＡＭバン
クＳＲＢｍの読出しデータが外部へ出力されるタイミン
グで、ＤＲＡＭバンクＤＲＢ１〜ＤＲＢｍの読出しデー
タがセレクタＳＬに伝達され、ＳＲＢｍの読出しデータ
に続いて、ＤＲＢ１の読出しデータから順次ＤＲＢｎま
で、外部へ出力される。
開始すると、まず高速のＳＲＡＭバンクＳＲＢ１〜ＳＲ
Ｂｍの読出しデータがセレクタＳＬに伝達され、ＳＲＢ
１から順次シリアルに外部へ出力される。ＳＲＡＭバン
クＳＲＢｍの読出しデータが外部へ出力されるタイミン
グで、ＤＲＡＭバンクＤＲＢ１〜ＤＲＢｍの読出しデー
タがセレクタＳＬに伝達され、ＳＲＢｍの読出しデータ
に続いて、ＤＲＢ１の読出しデータから順次ＤＲＢｎま
で、外部へ出力される。
【００１２】従って、ＤＲＡＭバンクＤＲＢ１〜ＤＲＢ
ｎのレイテンシが長くても、そのレイテンシの期間には
ＳＲＡＭバンクＳＲＡＭバンクＳＲＢ１〜ＳＲＢｍの読
出しデータが出力されるので、実質的なデータレートア
クセス効率が悪化するのを防止することができる。
ｎのレイテンシが長くても、そのレイテンシの期間には
ＳＲＡＭバンクＳＲＡＭバンクＳＲＢ１〜ＳＲＢｍの読
出しデータが出力されるので、実質的なデータレートア
クセス効率が悪化するのを防止することができる。
【００１３】なお、ＳＲＡＭはセルサイズが大きく高価
であるので、ＳＲＡＭバンクの数は、ＤＲＡＭバンクの
レイテンシを補うのに必要な最少限の数としており、そ
れでも、全てがＳＲＡＭである場合と同等のデータレー
トが得られる。
であるので、ＳＲＡＭバンクの数は、ＤＲＡＭバンクの
レイテンシを補うのに必要な最少限の数としており、そ
れでも、全てがＳＲＡＭである場合と同等のデータレー
トが得られる。
【００１４】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、第１の例では、選択された１つのセグメント
の複数ビット全てのデータを、パラレル・シリアル変換
又はシリアル・パラレル変換するデータレジスタ７とメ
モリ部１ｄとの間で同時並列転送する構成となっている
ので、シリアルアクセス長の大きいものを必要とする場
合、回路規模を抑えるためにデータバスＤＢ及びデータ
レジスタ７のデータ幅を小さくするとレイテンシの割合
が大きくなってアクセス効率が低下し、レイテンシの割
合を小さくしてアクセス効率を上げようとするとデータ
バスＤＢ及びデータレジスタ７のデータ幅を大きくする
必要があり、回路規模が増大するという問題点があり、
また、レイテンシの小さいＳＲＡＭなどを使用すると高
価でかつチップ面積が大きくなるという欠点があり、第
２の例では、それぞれ所定数ずつの高速のＳＲＡＭバン
クと低速のＤＲＡＭバンクとを組合せてこれらを同時に
アクセス開始し、低速のＤＲＡＭバンクのレイテンシの
期間に高速のＳＲＡＭバンクに対するデータの書込み，
読出しを行い、続いて低速のＤＲＡＭバンクに対するデ
ータの書込み，読出しを行う構成となっているので、レ
イテンシの割合を小さくしてアクセス効率を上げること
ができ、かつコストを抑えることができるが、これらメ
モリバンクを同時アクセスして所定のシリアルアクセス
長を得ようとすると、シリアルアクセス長と同数のメモ
リバンク及びその周辺回路，データバス幅等が必要とな
り、大きなシリアルアクセス長が必要な場合、回路規模
が増大するという問題点がある。
メモリは、第１の例では、選択された１つのセグメント
の複数ビット全てのデータを、パラレル・シリアル変換
又はシリアル・パラレル変換するデータレジスタ７とメ
モリ部１ｄとの間で同時並列転送する構成となっている
ので、シリアルアクセス長の大きいものを必要とする場
合、回路規模を抑えるためにデータバスＤＢ及びデータ
レジスタ７のデータ幅を小さくするとレイテンシの割合
が大きくなってアクセス効率が低下し、レイテンシの割
合を小さくしてアクセス効率を上げようとするとデータ
バスＤＢ及びデータレジスタ７のデータ幅を大きくする
必要があり、回路規模が増大するという問題点があり、
また、レイテンシの小さいＳＲＡＭなどを使用すると高
価でかつチップ面積が大きくなるという欠点があり、第
２の例では、それぞれ所定数ずつの高速のＳＲＡＭバン
クと低速のＤＲＡＭバンクとを組合せてこれらを同時に
アクセス開始し、低速のＤＲＡＭバンクのレイテンシの
期間に高速のＳＲＡＭバンクに対するデータの書込み，
読出しを行い、続いて低速のＤＲＡＭバンクに対するデ
ータの書込み，読出しを行う構成となっているので、レ
イテンシの割合を小さくしてアクセス効率を上げること
ができ、かつコストを抑えることができるが、これらメ
モリバンクを同時アクセスして所定のシリアルアクセス
長を得ようとすると、シリアルアクセス長と同数のメモ
リバンク及びその周辺回路，データバス幅等が必要とな
り、大きなシリアルアクセス長が必要な場合、回路規模
が増大するという問題点がある。
【００１５】本発明の目的は、アクセス効率を高くする
と共に回路規模及びコストを抑え、かつ大きなシリアル
アクセス長を容易に得ることができる半導体メモリを提
供することにある。
と共に回路規模及びコストを抑え、かつ大きなシリアル
アクセス長を容易に得ることができる半導体メモリを提
供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体メモリ
は、第１の数ずつのアドレスから成る複数の第１のセグ
メントを含みアクセスを開始してから選択，指定された
アドレスにデータが書込まれるまでの時間及び選択，指
定されたアドレスの記憶データが読出されるまでの時間
のレイテンシが所定の長さの第１のメモリ部と、第２の
数ずつのアドレスから成り前記複数の第１のセグメント
それぞれと対応する複数の第２のセグメントを含み前記
第１のメモリ部のレイテンシより長いレイテンシを持つ
第２のメモリ部とを備え、前記第１及び第２のメモリ部
に対し同時にアクセスを開始してこれら第１及び第２の
メモリ部の互いに対応する第１及び第２のセグメント内
の全アドレスを選択状態とし、前記第２のメモリ部のレ
イテンシの期間に前記第１のメモリ部の選択された第１
のセグメント内のアドレスを順次指定してデータの書込
み，読出しを行った後、前記第２のメモリ部の選択され
た第２のセグメント内のアドレスを順次指定してデータ
の書込み，読出しを行うようにして構成される。
は、第１の数ずつのアドレスから成る複数の第１のセグ
メントを含みアクセスを開始してから選択，指定された
アドレスにデータが書込まれるまでの時間及び選択，指
定されたアドレスの記憶データが読出されるまでの時間
のレイテンシが所定の長さの第１のメモリ部と、第２の
数ずつのアドレスから成り前記複数の第１のセグメント
それぞれと対応する複数の第２のセグメントを含み前記
第１のメモリ部のレイテンシより長いレイテンシを持つ
第２のメモリ部とを備え、前記第１及び第２のメモリ部
に対し同時にアクセスを開始してこれら第１及び第２の
メモリ部の互いに対応する第１及び第２のセグメント内
の全アドレスを選択状態とし、前記第２のメモリ部のレ
イテンシの期間に前記第１のメモリ部の選択された第１
のセグメント内のアドレスを順次指定してデータの書込
み，読出しを行った後、前記第２のメモリ部の選択され
た第２のセグメント内のアドレスを順次指定してデータ
の書込み，読出しを行うようにして構成される。
【００１７】また、第１の数ずつのアドレスから成る複
数の第１のセグメントを含み所定のレイテンシを持ち選
択された前記第１のセグメント内の指定されたアドレス
に対し伝達されたデータの書込み及び記憶データの読出
しを行う第１のメモリ部と、第２の数ずつのアドレスか
ら成り前記複数の第１のセグメントそれぞれと対応する
複数の第２のセグメントを含み前記第１のメモリ部より
長いレイテンシを持ち選択された前記第２のセグメント
内の指定されたアドレスに対し伝達されたデータの書込
み及び記憶データの読出しを行う第２のメモリ部と、伝
達された第１のアドレス信号に従って前記第１のメモリ
部の所定の第１のセグメントを選択してこの第１のセグ
メント内の全てのアドレスを選択状態とし第１のタイミ
ング信号に従ってこれら選択状態のアドレスを順次指定
する第１のアドレス選択制御手段と、前記第１のアドレ
ス信号と同時に伝達される第２のアドレス信号に従って
前記第２のメモリ部の所定の第２のセグメントを選択し
てこの第２のセグメント内の全てのアドレスを選択状態
とし第２のタイミング信号に従ってこれら選択状態のア
ドレスを順次指定する第２のアドレス選択制御手段と、
読出し動作時には前記第１のメモリ部から読出されたデ
ータを前記第２のメモリ部のレイテンシの期間に順次シ
リアルに外部へ出力した後、連続して前記第２のメモリ
部から読出されたデータを順次シリアルに外部へ出力
し、書込み動作時には外部からの順次シリアルに供給さ
れるデータを前記第２のメモリ部のレイテンシの期間に
前記第１のメモリ部に順次伝達した後、連続して前記第
２のメモリ部に順次伝達するデータ入出力制御手段とを
有し、好ましくは第１及び第２のメモリ部の複数の第１
及び第２のセグメントそれぞれの第１及び第２の数のア
ドレスがこれら第１及び第２のメモリ部の所定の１行内
に配置され、第１及び第２のアドレス信号のうちの行ア
ドレス信号によってこれら第１及び第２の数のアドレス
を同時に選択するようにして構成され、また第１のメモ
リ部をスタティックＲＡＭ型とし、第２のメモリ部をダ
イナミックＲＡＭ型として構成される。
数の第１のセグメントを含み所定のレイテンシを持ち選
択された前記第１のセグメント内の指定されたアドレス
に対し伝達されたデータの書込み及び記憶データの読出
しを行う第１のメモリ部と、第２の数ずつのアドレスか
ら成り前記複数の第１のセグメントそれぞれと対応する
複数の第２のセグメントを含み前記第１のメモリ部より
長いレイテンシを持ち選択された前記第２のセグメント
内の指定されたアドレスに対し伝達されたデータの書込
み及び記憶データの読出しを行う第２のメモリ部と、伝
達された第１のアドレス信号に従って前記第１のメモリ
部の所定の第１のセグメントを選択してこの第１のセグ
メント内の全てのアドレスを選択状態とし第１のタイミ
ング信号に従ってこれら選択状態のアドレスを順次指定
する第１のアドレス選択制御手段と、前記第１のアドレ
ス信号と同時に伝達される第２のアドレス信号に従って
前記第２のメモリ部の所定の第２のセグメントを選択し
てこの第２のセグメント内の全てのアドレスを選択状態
とし第２のタイミング信号に従ってこれら選択状態のア
ドレスを順次指定する第２のアドレス選択制御手段と、
読出し動作時には前記第１のメモリ部から読出されたデ
ータを前記第２のメモリ部のレイテンシの期間に順次シ
リアルに外部へ出力した後、連続して前記第２のメモリ
部から読出されたデータを順次シリアルに外部へ出力
し、書込み動作時には外部からの順次シリアルに供給さ
れるデータを前記第２のメモリ部のレイテンシの期間に
前記第１のメモリ部に順次伝達した後、連続して前記第
２のメモリ部に順次伝達するデータ入出力制御手段とを
有し、好ましくは第１及び第２のメモリ部の複数の第１
及び第２のセグメントそれぞれの第１及び第２の数のア
ドレスがこれら第１及び第２のメモリ部の所定の１行内
に配置され、第１及び第２のアドレス信号のうちの行ア
ドレス信号によってこれら第１及び第２の数のアドレス
を同時に選択するようにして構成され、また第１のメモ
リ部をスタティックＲＡＭ型とし、第２のメモリ部をダ
イナミックＲＡＭ型として構成される。
【００１８】また、第１の数ずつのアドレスから成る複
数の第１のセグメントを含みアクセスを開始してから選
択，指定されたアドレスにデータが書込まれるまでの時
間及び選択，指定されたアドレスの記憶データが読出さ
れるまでの時間のレイテンシが所定の長さの第１のメモ
リ部と、第２の数ずつのアドレスから成り前記複数の第
１のセグメントそれぞれと対応する複数の第２のセグメ
ントを含み前記第１のメモリ部のレイテンシより長いレ
イテンシを持つ第２のメモリ部と、第３の数ずつのアド
レスから成り前記複数の第１のセグメントそれぞれと対
応する複数の第３のセグメントを含み前記第１のメモリ
部のレイテンシより短いレイテンシを持つ第３のメモリ
部とを備え、前記第１，第２及び第３のメモリ部に対し
同時にアクセスを開始してこれら第１，第２及び第３の
メモリ部の互いに対応する第１，第２及び第３のセグメ
ント内の全アドレスを選択状態とし、前記第１のメモリ
部のレイテンシの期間に前記第３のメモリ部の選択され
た第３のセグメント内のアドレスを順次指定してデータ
の書込み又は読出しを行った後、連続して前記第２のメ
モリ部のレイテンシの期間に前記第１のメモリ部の選択
された第１のセグメント内のアドレスを順次指定してデ
ータの書込み又は読出しを行い、さらに連続して前記第
２のメモリ部の選択された第２のセグメント内のアドレ
スを順次指定してデータの書込み又は読出しを行うよう
にして構成される。
数の第１のセグメントを含みアクセスを開始してから選
択，指定されたアドレスにデータが書込まれるまでの時
間及び選択，指定されたアドレスの記憶データが読出さ
れるまでの時間のレイテンシが所定の長さの第１のメモ
リ部と、第２の数ずつのアドレスから成り前記複数の第
１のセグメントそれぞれと対応する複数の第２のセグメ
ントを含み前記第１のメモリ部のレイテンシより長いレ
イテンシを持つ第２のメモリ部と、第３の数ずつのアド
レスから成り前記複数の第１のセグメントそれぞれと対
応する複数の第３のセグメントを含み前記第１のメモリ
部のレイテンシより短いレイテンシを持つ第３のメモリ
部とを備え、前記第１，第２及び第３のメモリ部に対し
同時にアクセスを開始してこれら第１，第２及び第３の
メモリ部の互いに対応する第１，第２及び第３のセグメ
ント内の全アドレスを選択状態とし、前記第１のメモリ
部のレイテンシの期間に前記第３のメモリ部の選択され
た第３のセグメント内のアドレスを順次指定してデータ
の書込み又は読出しを行った後、連続して前記第２のメ
モリ部のレイテンシの期間に前記第１のメモリ部の選択
された第１のセグメント内のアドレスを順次指定してデ
ータの書込み又は読出しを行い、さらに連続して前記第
２のメモリ部の選択された第２のセグメント内のアドレ
スを順次指定してデータの書込み又は読出しを行うよう
にして構成される。
【００１９】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２０】図１は本発明の第１の実施の形態を示すブ
ロック図である。
ロック図である。
【００２１】この第１の実施の形態は、第１の数ずつの
アドレスから成る複数の第１のセグメントを含み所定の
レイテンシを持ち、これら複数の第１のセグメントのう
ちの選択された第１のセグメント内の指定されたアドレ
スに対し伝達されたデータの書込み及び記憶データの読
出しを行う第１のメモリ部１ａと、第２の数ずつのアド
レスから成り第１のメモリ部１ａの複数の第１のセグメ
ントそれぞれと対応する複数の第２のセグメントを含み
第１のメモリ部１ａより長いレイテンシを持ち、これら
複数の第２のセグメントのうちの選択された第２のセグ
メント内の指定されたアドレスに対し伝達されたデータ
の書込み及び記憶データの読出しを行う第２のメモリ部
１ｂと、伝達された第１のアドレス信号ＡＤａに従って
第１のメモリ部１ａの所定の第１のセグメントを選択し
てこの第１のセグメント内の全てのアドレスを選択状態
とし第１のタイミング信号ＴＳａに従ってこれら選択状
態のアドレスを順次指定する第１のアドレス選択制御手
段のアドレスカウンタ回路３ａと、第１のアドレス信号
ＡＤａと同時に伝達される第２のアドレス信号ＡＤｂに
従って第２のメモリ部１ｂの所定の第２のセグメントを
選択してこの第２のセグメント内の全てのアドレスを選
択状態とし第２のタイミング信号ＴＳｂに従ってこれら
選択状態のアドレスを順次指定する第２のアドレス選択
制御手段のアドレスカウンタ回路３ｂと、読出し動作時
には、第１のメモリ部１ａから読出されたデータを第２
のメモリ部のレイテンシの期間に順次シリアルに外部へ
出力した後第２のメモリ部１ｂから読出されたデータを
順次シリアルに外部へ出力し（Ｄｒ）、書込み動作時に
は、外部から順次シリアルに供給されるデータ（Ｄｗ）
を第２のメモリ部１ｂのレイテンシの期間に第１のメモ
リ部１ａに順次伝達した後第２のメモリ部１ｂに順次伝
達する入出力バッファ回路５と、外部からのアドレス信
号ＡＤを第１のメモリ部１ａのレイテンシの期間だけ保
持すると共に第１のアドレス信号ＡＤａとしてアドレス
カウンタ回路３ａに伝達し、第２のメモリ部１ｂのレイ
テンシの期間だけ保持すると共に第２のアドレス信号Ａ
Ｄｂとしてアドレスカウンタ回路３ｂに伝達するアドレ
スバッファ回路２と、上述の各部の動作を制御するメモ
リ制御回路４ａ，４ｂとを有し、第１及び第２のメモリ
部１ａ，１ｂに対し同時にアクセスを開始してこれらメ
モリ部１ａ，１ｂの互いに対応する第１及び第２のセグ
メント内の全アドレスを選択状態とし、第２のメモリ部
１ｂのレイテンシの期間に第１のメモリ部１ａの選択さ
れた第１のセグメント内のアドレスを順次指定してデー
タの書込み，読出しを行った後、第２のメモリ部１ｂの
選択された第２のセグメント内のアドレスを順次指定し
てデータの書込み，読出しを行う構成となっている。
アドレスから成る複数の第１のセグメントを含み所定の
レイテンシを持ち、これら複数の第１のセグメントのう
ちの選択された第１のセグメント内の指定されたアドレ
スに対し伝達されたデータの書込み及び記憶データの読
出しを行う第１のメモリ部１ａと、第２の数ずつのアド
レスから成り第１のメモリ部１ａの複数の第１のセグメ
ントそれぞれと対応する複数の第２のセグメントを含み
第１のメモリ部１ａより長いレイテンシを持ち、これら
複数の第２のセグメントのうちの選択された第２のセグ
メント内の指定されたアドレスに対し伝達されたデータ
の書込み及び記憶データの読出しを行う第２のメモリ部
１ｂと、伝達された第１のアドレス信号ＡＤａに従って
第１のメモリ部１ａの所定の第１のセグメントを選択し
てこの第１のセグメント内の全てのアドレスを選択状態
とし第１のタイミング信号ＴＳａに従ってこれら選択状
態のアドレスを順次指定する第１のアドレス選択制御手
段のアドレスカウンタ回路３ａと、第１のアドレス信号
ＡＤａと同時に伝達される第２のアドレス信号ＡＤｂに
従って第２のメモリ部１ｂの所定の第２のセグメントを
選択してこの第２のセグメント内の全てのアドレスを選
択状態とし第２のタイミング信号ＴＳｂに従ってこれら
選択状態のアドレスを順次指定する第２のアドレス選択
制御手段のアドレスカウンタ回路３ｂと、読出し動作時
には、第１のメモリ部１ａから読出されたデータを第２
のメモリ部のレイテンシの期間に順次シリアルに外部へ
出力した後第２のメモリ部１ｂから読出されたデータを
順次シリアルに外部へ出力し（Ｄｒ）、書込み動作時に
は、外部から順次シリアルに供給されるデータ（Ｄｗ）
を第２のメモリ部１ｂのレイテンシの期間に第１のメモ
リ部１ａに順次伝達した後第２のメモリ部１ｂに順次伝
達する入出力バッファ回路５と、外部からのアドレス信
号ＡＤを第１のメモリ部１ａのレイテンシの期間だけ保
持すると共に第１のアドレス信号ＡＤａとしてアドレス
カウンタ回路３ａに伝達し、第２のメモリ部１ｂのレイ
テンシの期間だけ保持すると共に第２のアドレス信号Ａ
Ｄｂとしてアドレスカウンタ回路３ｂに伝達するアドレ
スバッファ回路２と、上述の各部の動作を制御するメモ
リ制御回路４ａ，４ｂとを有し、第１及び第２のメモリ
部１ａ，１ｂに対し同時にアクセスを開始してこれらメ
モリ部１ａ，１ｂの互いに対応する第１及び第２のセグ
メント内の全アドレスを選択状態とし、第２のメモリ部
１ｂのレイテンシの期間に第１のメモリ部１ａの選択さ
れた第１のセグメント内のアドレスを順次指定してデー
タの書込み，読出しを行った後、第２のメモリ部１ｂの
選択された第２のセグメント内のアドレスを順次指定し
てデータの書込み，読出しを行う構成となっている。
【００２２】図２はこの第１の実施の形態の各部の詳細
な構成例を示すブロック図である。
な構成例を示すブロック図である。
【００２３】メモリ制御回路４ａ（４ｂ）は、クロック
カウンタ４１ａ（４１ｂ），制御信号発生部４２ａ（４
２ｂ），アドレス制御部４３ａ（４３ｂ），及び入出力
制御部４４ａ（４４ｂ）を備え、第１（第２）のメモリ
部１ａ（１ｂ）のレイテンシと対応してクロック信号Ｃ
Ｋのクロック数を計数してその間、アドレス信号ＡＤを
保持するアドレス保持信号ＡＨａ（ＡＨｂ）を出力し、
その後はクロック信号ＣＫに同期してタイミング信号Ｔ
Ｓａ（ＴＳｂ）及び入出力制御信号ＩＯＣ１ａ，ＩＯＣ
２ａ（ＩＯＣ１ｂ，ＩＯＣ２ｂ）を発生して各部を制御
する。
カウンタ４１ａ（４１ｂ），制御信号発生部４２ａ（４
２ｂ），アドレス制御部４３ａ（４３ｂ），及び入出力
制御部４４ａ（４４ｂ）を備え、第１（第２）のメモリ
部１ａ（１ｂ）のレイテンシと対応してクロック信号Ｃ
Ｋのクロック数を計数してその間、アドレス信号ＡＤを
保持するアドレス保持信号ＡＨａ（ＡＨｂ）を出力し、
その後はクロック信号ＣＫに同期してタイミング信号Ｔ
Ｓａ（ＴＳｂ）及び入出力制御信号ＩＯＣ１ａ，ＩＯＣ
２ａ（ＩＯＣ１ｂ，ＩＯＣ２ｂ）を発生して各部を制御
する。
【００２４】アドレスバッファ回路２は、メモリ部１ａ
（１ｂ）と対応したロウアドレス・ラッチ回路２１ａ
（２１ｂ）及びカラムアドレス・ラッチ回路２２ａ（２
２ｂ）を備え、アドレス保持信号ＡＨａ（ＡＨｂ）に従
って入力されたアドレス信号ＡＤをラッチして保持する
と共に出力する。アドレスカウンタ回路３ａ（３ｂ）
は、ロウアドレス・ラッチ回路２１ａ（２１ｂ）の出力
信号をそのままメモリ部１ａ（１ｂ）に行アドレス信号
ＡＤｉｒａ（ＡＤｉｒｂ）として伝達し、カラムカウン
タ３１ａ（３１ｂ）によりタイミング信号ＴＳａ（ＴＳ
ｂ）と同期した列アドレス信号ＡＤｉｃａ（ＡＤｉｃ
ｂ）を発生してメモリ部１ａ（１ｂ）のセンス増幅・カ
ラム選択回路に伝達する。
（１ｂ）と対応したロウアドレス・ラッチ回路２１ａ
（２１ｂ）及びカラムアドレス・ラッチ回路２２ａ（２
２ｂ）を備え、アドレス保持信号ＡＨａ（ＡＨｂ）に従
って入力されたアドレス信号ＡＤをラッチして保持する
と共に出力する。アドレスカウンタ回路３ａ（３ｂ）
は、ロウアドレス・ラッチ回路２１ａ（２１ｂ）の出力
信号をそのままメモリ部１ａ（１ｂ）に行アドレス信号
ＡＤｉｒａ（ＡＤｉｒｂ）として伝達し、カラムカウン
タ３１ａ（３１ｂ）によりタイミング信号ＴＳａ（ＴＳ
ｂ）と同期した列アドレス信号ＡＤｉｃａ（ＡＤｉｃ
ｂ）を発生してメモリ部１ａ（１ｂ）のセンス増幅・カ
ラム選択回路に伝達する。
【００２５】メモリ部１ａ（１ｂ）は、行アドレス信号
ＡＤｉｒａ（ＡＤｉｒｂ）によって１つのセグメントを
選択すると共にこのセグメントの全アドレスを選択状態
とし、読出し動作時にはこれら選択状態のアドレスのデ
ータをセンス増幅し、列アドレス信号ＡＤｉｃａ（ＡＤ
ｉｃｂ）に従ってそのアドレスを順次指定して入出力バ
ッファ回路５に伝達し、書込み動作時には入出力バッフ
ァ回路５から順次送られてくるデータをセンス増幅・カ
ラム選択回路で指定したアドレスに書込む。
ＡＤｉｒａ（ＡＤｉｒｂ）によって１つのセグメントを
選択すると共にこのセグメントの全アドレスを選択状態
とし、読出し動作時にはこれら選択状態のアドレスのデ
ータをセンス増幅し、列アドレス信号ＡＤｉｃａ（ＡＤ
ｉｃｂ）に従ってそのアドレスを順次指定して入出力バ
ッファ回路５に伝達し、書込み動作時には入出力バッフ
ァ回路５から順次送られてくるデータをセンス増幅・カ
ラム選択回路で指定したアドレスに書込む。
【００２６】なお、図１及び図２には、１つのアドレス
のデータ（セル）構成を８ビット（１バイト）とし、こ
の８ビットを１単位としてシリアルアクセスを行う場合
の例が示されている。
のデータ（セル）構成を８ビット（１バイト）とし、こ
の８ビットを１単位としてシリアルアクセスを行う場合
の例が示されている。
【００２７】図３及び図４はこの第１の実施の形態のシ
リアルアクセス動作を説明するための各部信号のタイミ
ング波形図、及び第１，第２のメモリ部１ａ，１ｂの選
択セグメントの配置状態を示すメモリ配置図である。
リアルアクセス動作を説明するための各部信号のタイミ
ング波形図、及び第１，第２のメモリ部１ａ，１ｂの選
択セグメントの配置状態を示すメモリ配置図である。
【００２８】アドレスバッファ回路２に保持されたアド
レス信号ＡＤ（Ａ０，Ｂ０）は、直ちにアドレスカウン
タ回路３ａ，３ｂに第１及び第２のアドレス信号ＡＤ
ａ，ＡＤｂとして伝達され、これらアドレス信号ＡＤ
ａ，ＡＤｂ内の行アドレス信号はそのままＡＤｉｒａ，
ＡＤｉｒｂとしてメモリ部１ａ，１ｂに伝達され、対応
するセグメント１１ａ，１１ｂを選択してそのセグメン
ト内の全てのアドレスを選択状態とするように動作す
る。読出し動作時であれば、第１のアドレス信号ＡＤａ
（Ａ０）の保持期間、すなわちメモリ部１ａのレイテン
シの期間には、セグメント１１ａ内の全てのアドレスＡ
０〜Ａ７は選択状態となってその記憶データがセンス増
幅され、選択，出力待ちの状態となる（ただし、アドレ
スＡ０は出力状態）。一方、この時点では、メモリ部１
ｂはアドレス選択，センス増幅の中途段階にある。
レス信号ＡＤ（Ａ０，Ｂ０）は、直ちにアドレスカウン
タ回路３ａ，３ｂに第１及び第２のアドレス信号ＡＤ
ａ，ＡＤｂとして伝達され、これらアドレス信号ＡＤ
ａ，ＡＤｂ内の行アドレス信号はそのままＡＤｉｒａ，
ＡＤｉｒｂとしてメモリ部１ａ，１ｂに伝達され、対応
するセグメント１１ａ，１１ｂを選択してそのセグメン
ト内の全てのアドレスを選択状態とするように動作す
る。読出し動作時であれば、第１のアドレス信号ＡＤａ
（Ａ０）の保持期間、すなわちメモリ部１ａのレイテン
シの期間には、セグメント１１ａ内の全てのアドレスＡ
０〜Ａ７は選択状態となってその記憶データがセンス増
幅され、選択，出力待ちの状態となる（ただし、アドレ
スＡ０は出力状態）。一方、この時点では、メモリ部１
ｂはアドレス選択，センス増幅の中途段階にある。
【００２９】続いて、カラムカウンタ３１ａによって列
アドレス信号ＡＤｉｃａが順次インクリメントされてこ
の列アドレス信号によって指定されるアドレスが順次イ
ンクリメントされ、入出力制御信号ＩＯＣ１ａ，ＩＯＣ
２ａにより、入出力バッファ回路５を通して、メモリ部
１ａの１つのセグメントのアドレスＡ０〜Ａ７の記憶デ
ータが順次シリアルに外部へ出力される（Ｄｒ）。
アドレス信号ＡＤｉｃａが順次インクリメントされてこ
の列アドレス信号によって指定されるアドレスが順次イ
ンクリメントされ、入出力制御信号ＩＯＣ１ａ，ＩＯＣ
２ａにより、入出力バッファ回路５を通して、メモリ部
１ａの１つのセグメントのアドレスＡ０〜Ａ７の記憶デ
ータが順次シリアルに外部へ出力される（Ｄｒ）。
【００３０】メモリ部１ａの選択されたセグメントの最
後のアドレスＡ７の外部への出力が終了するタイミング
には、メモリ部１ｂのレイテンシの期間も終了し、その
選択セグメントの全アドレス（Ｂ０〜Ｂｎ）のセンス増
幅が終了し、出力待ちの状態となる。
後のアドレスＡ７の外部への出力が終了するタイミング
には、メモリ部１ｂのレイテンシの期間も終了し、その
選択セグメントの全アドレス（Ｂ０〜Ｂｎ）のセンス増
幅が終了し、出力待ちの状態となる。
【００３１】続いてカラムカウンタ３１ｂによって列ア
ドレス信号ＡＤｉｃｂが順次インクリメントされてこの
列アドレス信号によって指定されるアドレスが順次イン
クリメントされ、入出力制御信号ＩＯＣ１ｂ，ＩＯＣ２
ｂにより、入出力バッファ回路５を通して、メモリ部１
ｂの１つのセグメントのアドレスＢ０〜Ｂｎの記憶デー
タが順次シリアルに外部へ出力される。
ドレス信号ＡＤｉｃｂが順次インクリメントされてこの
列アドレス信号によって指定されるアドレスが順次イン
クリメントされ、入出力制御信号ＩＯＣ１ｂ，ＩＯＣ２
ｂにより、入出力バッファ回路５を通して、メモリ部１
ｂの１つのセグメントのアドレスＢ０〜Ｂｎの記憶デー
タが順次シリアルに外部へ出力される。
【００３２】この第１の実施の形態においては、低速の
メモリ部１ｂのレイテンシの期間に高速のメモリ部１ａ
の選択セグメントのデータを入出力するので、レイテン
シの割合を小さくしてアクセス効率（データレート）を
上げることができ、しかも１アドレスずつ選択，指定し
てデータの入出力を行うため、データバス幅はシリアル
アクセス長に関係なく１アドレス分のデータ幅で済み、
かつ、メモリ部１ａ，１ｂも、画像処理を行なわない通
常のＳＲＡＭ，ＤＲＡＭの構成と変らないので、データ
バス，周辺回路等の回路規模を増大させることなく全体
のシリアルアクセス長を長くすることが容易である。ま
た、高速のメモリ部１ａには、高価でセル面積が大きい
ＳＲＡＭ型が使用されるが、このメモリ部１ａは、低価
格でセル面積の小さいＤＲＡＭ型が使用される低速のメ
モリ部１ｂのレイテンシの期間だけのシリアルアクセス
長のメモリ容量とすればよいので、全体のシリアルアク
セス長が長くなるほどメモリ部１ａのコスト及びチップ
面積に対する割合が小さくなり、コストを低減しかつチ
ップ面積を小さくすることができる。
メモリ部１ｂのレイテンシの期間に高速のメモリ部１ａ
の選択セグメントのデータを入出力するので、レイテン
シの割合を小さくしてアクセス効率（データレート）を
上げることができ、しかも１アドレスずつ選択，指定し
てデータの入出力を行うため、データバス幅はシリアル
アクセス長に関係なく１アドレス分のデータ幅で済み、
かつ、メモリ部１ａ，１ｂも、画像処理を行なわない通
常のＳＲＡＭ，ＤＲＡＭの構成と変らないので、データ
バス，周辺回路等の回路規模を増大させることなく全体
のシリアルアクセス長を長くすることが容易である。ま
た、高速のメモリ部１ａには、高価でセル面積が大きい
ＳＲＡＭ型が使用されるが、このメモリ部１ａは、低価
格でセル面積の小さいＤＲＡＭ型が使用される低速のメ
モリ部１ｂのレイテンシの期間だけのシリアルアクセス
長のメモリ容量とすればよいので、全体のシリアルアク
セス長が長くなるほどメモリ部１ａのコスト及びチップ
面積に対する割合が小さくなり、コストを低減しかつチ
ップ面積を小さくすることができる。
【００３３】図５は本発明の第２の実施の形態を示すブ
ロック図である。
ロック図である。
【００３４】この第２の実施の形態は、第１の実施の形
態に加え、メモリ部１ａのレイテンシの期間に所定のシ
リアルアクセス長のデータを入出力するためのメモリ部
１ｃを設け、かつこのメモリ部１ｃの付加と関連してア
ドレスバッファ回路，入出力バッファ回路を一部変更し
たものである。メモリ部１ｃは、そのレイテンシがメモ
リ部１ａより更に短い超高速のメモリが使用される。
態に加え、メモリ部１ａのレイテンシの期間に所定のシ
リアルアクセス長のデータを入出力するためのメモリ部
１ｃを設け、かつこのメモリ部１ｃの付加と関連してア
ドレスバッファ回路，入出力バッファ回路を一部変更し
たものである。メモリ部１ｃは、そのレイテンシがメモ
リ部１ａより更に短い超高速のメモリが使用される。
【００３５】この第２の実施の形態の動作を説明するた
めの各部信号のタイミング波形図を図６に示す。
めの各部信号のタイミング波形図を図６に示す。
【００３６】この第２の実施の形態では、データ入出力
端から入出力されるデータ（Ｄｗ，Ｄｒ）の全体のシリ
アルデータ長に対するレイテンシは、超高速のメモリ部
１ｃのレイテンシだけとなるので、アクセス効率は更に
向上する。例えば、メモリ部１ａ，１ｂ，１ｃそれぞれ
のレイテンシを２０ｎｓ，１００ｎｓ，１０ｎｓとし、
単位データのシリアル入出力のサイクル時間をクロック
信号ＣＫの１サイクルとしてこれを１０ｎｓとし、また
全体のシリアルアクセス長を“１０２４”とすると、デ
ータレートは （１０＋１０×１０２４）／１０２４ となるので、ほぼ１０ｎｓとなり、従来の第１の例の２
２．５ｎｓに比べ、アクセス効率は大幅に向上する。
端から入出力されるデータ（Ｄｗ，Ｄｒ）の全体のシリ
アルデータ長に対するレイテンシは、超高速のメモリ部
１ｃのレイテンシだけとなるので、アクセス効率は更に
向上する。例えば、メモリ部１ａ，１ｂ，１ｃそれぞれ
のレイテンシを２０ｎｓ，１００ｎｓ，１０ｎｓとし、
単位データのシリアル入出力のサイクル時間をクロック
信号ＣＫの１サイクルとしてこれを１０ｎｓとし、また
全体のシリアルアクセス長を“１０２４”とすると、デ
ータレートは （１０＋１０×１０２４）／１０２４ となるので、ほぼ１０ｎｓとなり、従来の第１の例の２
２．５ｎｓに比べ、アクセス効率は大幅に向上する。
【００３７】この第２の実施の形態におけるそのほかの
動作及び効果は、基本的には第１の実施の形態と同様で
ある。
動作及び効果は、基本的には第１の実施の形態と同様で
ある。
【００３８】
【発明の効果】以上説明したように本発明は、第１の数
ずつのアドレスから成る複数の第１のセグメントを含み
短いレイテンシを持つ第１のメモリ部と、第２の数ずつ
のアドレスから成り複数の第１のセグメントそれぞれと
対応する複数の第２のセグメントを含み第１のメモリ部
より長いレイテンシを持つ第２のメモリ部とを設け、こ
れら第１及び第２のメモリ部に対し同時にアクセスを開
始してこれらメモリ部の互いに対応する第１，第２のセ
グメント内の全アドレスを選択状態とし、第２のメモリ
部のレイテンシの期間に第１のメモリ部の選択された第
１のセグメント内のアドレスを順次指定してデータの書
込み，読出しを行った後、第２のメモリ部の選択された
第２のセグメント内のアドレスを順次指定してデータの
書込み，読出しを行う構成とすることにより、低速の第
２のメモリ部のレイテンシの期間に、高速の第１のメモ
リ部の選択セグメント内のアドレスのデータを順次入出
力するので、全体のシリアルアクセス長に対するレイテ
ンシの割合を小さくしてアクセス効率を向上させること
ができ、しかも各メモリ部に対し１アドレスずつ指定し
てデータを入出力するため、シリアルアクセス長に関係
なくデータバス等のデータ幅を１アドレス分のデータ幅
とすることができ、かつ通常のＳＲＡＭ，ＤＲＡＭと同
様の構成とすることができるので、回路規模を増大させ
ることなく全体のシリアルアクセス長を容易に長くする
ことができ、更に、高価でセル面積の大きい第１のメモ
リ部のメモリ容量は少なくて済むので、コストを低く、
かつチップ面積を小さく抑えることができる効果があ
る。
ずつのアドレスから成る複数の第１のセグメントを含み
短いレイテンシを持つ第１のメモリ部と、第２の数ずつ
のアドレスから成り複数の第１のセグメントそれぞれと
対応する複数の第２のセグメントを含み第１のメモリ部
より長いレイテンシを持つ第２のメモリ部とを設け、こ
れら第１及び第２のメモリ部に対し同時にアクセスを開
始してこれらメモリ部の互いに対応する第１，第２のセ
グメント内の全アドレスを選択状態とし、第２のメモリ
部のレイテンシの期間に第１のメモリ部の選択された第
１のセグメント内のアドレスを順次指定してデータの書
込み，読出しを行った後、第２のメモリ部の選択された
第２のセグメント内のアドレスを順次指定してデータの
書込み，読出しを行う構成とすることにより、低速の第
２のメモリ部のレイテンシの期間に、高速の第１のメモ
リ部の選択セグメント内のアドレスのデータを順次入出
力するので、全体のシリアルアクセス長に対するレイテ
ンシの割合を小さくしてアクセス効率を向上させること
ができ、しかも各メモリ部に対し１アドレスずつ指定し
てデータを入出力するため、シリアルアクセス長に関係
なくデータバス等のデータ幅を１アドレス分のデータ幅
とすることができ、かつ通常のＳＲＡＭ，ＤＲＡＭと同
様の構成とすることができるので、回路規模を増大させ
ることなく全体のシリアルアクセス長を容易に長くする
ことができ、更に、高価でセル面積の大きい第１のメモ
リ部のメモリ容量は少なくて済むので、コストを低く、
かつチップ面積を小さく抑えることができる効果があ
る。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１に示された実施の形態の各部の詳細な構成
例を示すブロック図である。
例を示すブロック図である。
【図３】図１及び図２に示された実施の形態の動作を説
明するための各部信号のタイミング波形図である。
明するための各部信号のタイミング波形図である。
【図４】図１及び図２に示された実施の形態の動作を説
明するための第１及び第２のメモリ部の選択セグメント
のメモリ配置図である。
明するための第１及び第２のメモリ部の選択セグメント
のメモリ配置図である。
【図５】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図６】図５に示された実施の形態の動作を説明するた
めの各部信号のタイミング波形図である。
めの各部信号のタイミング波形図である。
【図７】従来の半導体メモリの第１の例を示すブロック
図である。
図である。
【図８】従来の半導体メモリの第２の例を示すブロック
図である。
図である。
１ａ〜１ｄ メモリ部 ２，２ａ，２ｄ アドレスバッファ回路 ３ａ，３ｂ アドレスカウンタ回路 ４ａ，４ｂ，４ｄ メモリ制御回路 ５，５ａ 入出力バッファ回路 ６ 入出力制御回路 ７ データレジスタ １１ａ，１１ｂ，１１ｄ セグメント ＡＲ アドレスレジスタ ＣＲ レジスタ ＤＲＢ１〜ＤＲＢｎ ＤＲＡＭバンク ＤＲＣ ＤＲＡＭ制御部 ＯＲ 出力レジスタ ＲＩ１１〜ＲＩ１ｍ，ＲＩ２１〜ＲＩ２ｎ 入力レジ
スタ ＳＬ セレクタ ＳＲＢ１〜ＳＲＢｍ ＳＲＡＭバンク
スタ ＳＬ セレクタ ＳＲＢ１〜ＳＲＢｍ ＳＲＡＭバンク
Claims (5)
- 【請求項１】 第１の数ずつのアドレスから成る複数の
第１のセグメントを含みアクセスを開始してから選択，
指定されたアドレスにデータが書込まれるまでの時間及
び選択，指定されたアドレスの記憶データが読出される
までの時間のレイテンシが所定の長さの第１のメモリ部
と、 第２の数ずつのアドレスから成り前記複数の第１のセグ
メントそれぞれと対応する複数の第２のセグメントを含
み前記第１のメモリ部のレイテンシより長いレイテンシ
を持つ第２のメモリ部とを備え、 前記第１及び第２のメモリ部に対し同時にアクセスを開
始してこれら第１及び第２のメモリ部の互いに対応する
第１及び第２のセグメント内の全アドレスを選択状態と
し、前記第２のメモリ部のレイテンシの期間に前記第１
のメモリ部の選択された第１のセグメント内のアドレス
を順次指定してデータの書込み，読出しを行った後、前
記第２のメモリ部の選択された第２のセグメント内のア
ドレスを順次指定してデータの書込み，読出しを行うよ
うにしたことを特徴とする半導体メモリ。 - 【請求項２】 第１の数ずつのアドレスから成る複数の
第１のセグメントを含み所定のレイテンシを持ち選択さ
れた前記第１のセグメント内の指定されたアドレスに対
し伝達されたデータの書込み及び記憶データの読出しを
行う第１のメモリ部と、 第２の数ずつのアドレスから成り前記複数の第１のセグ
メントそれぞれと対応する複数の第２のセグメントを含
み前記第１のメモリ部より長いレイテンシを持ち選択さ
れた前記第２のセグメント内の指定されたアドレスに対
し伝達されたデータの書込み及び記憶データの読出しを
行う第２のメモリ部と、 伝達された第１のアドレス信号に従って前記第１のメモ
リ部の所定の第１のセグメントを選択してこの第１のセ
グメント内の全てのアドレスを選択状態とし第１のタイ
ミング信号に従ってこれら選択状態のアドレスを順次指
定する第１のアドレス選択制御手段と、 前記第１のアドレス信号と同時に伝達される第２のアド
レス信号に従って前記第２のメモリ部の所定の第２のセ
グメントを選択してこの第２のセグメント内の全てのア
ドレスを選択状態とし第２のタイミング信号に従ってこ
れら選択状態のアドレスを順次指定する第２のアドレス
選択制御手段と、 読出し動作時には前記第１のメモリ部から読出されたデ
ータを前記第２のメモリ部のレイテンシの期間に順次シ
リアルに外部へ出力した後、連続して前記第２のメモリ
部から読出されたデータを順次シリアルに外部へ出力
し、書込み動作時には外部からの順次シリアルに供給さ
れるデータを前記第２のメモリ部のレイテンシの期間に
前記第１のメモリ部に順次伝達した後、連続して前記第
２のメモリ部に順次伝達するデータ入出力制御手段とを
有することを特徴とする半導体メモリ。 - 【請求項３】 第１及び第２のメモリ部の複数の第１及
び第２のセグメントそれぞれの第１及び第２の数のアド
レスがこれら第１及び第２のメモリ部の所定の１行内に
配置され、第１及び第２のアドレス信号のうちの行アド
レス信号によってこれら第１及び第２の数のアドレスを
同時に選択するようにした請求項２記載の半導体メモ
リ。 - 【請求項４】 第１のメモリ部をスタティックＲＡＭ型
とし、第２のメモリ部をダイナミックＲＡＭ型とした請
求項２記載の半導体メモリ。 - 【請求項５】 第１の数ずつのアドレスから成る複数の
第１のセグメントを含みアクセスを開始してから選択，
指定されたアドレスにデータが書込まれるまでの時間及
び選択，指定されたアドレスの記憶データが読出される
までの時間のレイテンシが所定の長さの第１のメモリ部
と、 第２の数ずつのアドレスから成り前記複数の第１のセグ
メントそれぞれと対応する複数の第２のセグメントを含
み前記第１のメモリ部のレイテンシより長いレイテンシ
を持つ第２のメモリ部と、 第３の数ずつのアドレスから成り前記複数の第１のセグ
メントそれぞれと対応する複数の第３のセグメントを含
み前記第１のメモリ部のレイテンシより短いレイテンシ
を持つ第３のメモリ部とを備え、 前記第１，第２及び第３のメモリ部に対し同時にアクセ
スを開始してこれら第１，第２及び第３のメモリ部の互
いに対応する第１，第２及び第３のセグメント内の全ア
ドレスを選択状態とし、前記第１のメモリ部のレイテン
シの期間に前記第３のメモリ部の選択された第３のセグ
メント内のアドレスを順次指定してデータの書込み又は
読出しを行った後、連続して前記第２のメモリ部のレイ
テンシの期間に前記第１のメモリ部の選択された第１の
セグメント内のアドレスを順次指定してデータの書込み
又は読出しを行い、さらに連続して前記第２のメモリ部
の選択された第２のセグメント内のアドレスを順次指定
してデータの書込み又は読出しを行うようにしたことを
特徴とする半導体メモリ。
Priority Applications (3)
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|---|---|---|---|
| JP8009120A JP2940457B2 (ja) | 1996-01-23 | 1996-01-23 | 半導体メモリ |
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| KR1019970001815A KR100234866B1 (ko) | 1996-01-23 | 1997-01-23 | 직렬 액세스 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009120A JP2940457B2 (ja) | 1996-01-23 | 1996-01-23 | 半導体メモリ |
Publications (2)
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Family
ID=11711783
Family Applications (1)
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|---|---|---|---|
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