JP2001514426A - 高速インターリービングを用いた集積ｄｒａｍ - Google Patents

高速インターリービングを用いた集積ｄｒａｍ

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    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part

Abstract

(57)【要約】 【課題】 従来よりも大きなテ゛ータ記憶及びテ゛ータスルーフ゜ットを提供するテ゛ィシ゛タルメモリシステムを提供すること。 【解決手段】 ク゛ラフィックコントローラを実施するためのコントローラ及びメモリを備えた集積回路。該コントローラ及びメモリは、共通のクロック信号により制御されて互いに同期して動作する。該メモリは、2つのハ゛ンクを構成する複数の記憶アレイからなる。一組のヒ゛ットラインセンス増幅器が各ハ゛ンク毎に配設される。一対の行テ゛コータ゛が行アト゛レスをテ゛コート゛して各ハ゛ンクから1行のテ゛ータを選択する。該選択された1行のテ゛ータは、一対のヒ゛ットラインセンス増幅器により受信される。列テ゛コータ゛は、一対のヒ゛ットラインセンス増幅器から1列のテ゛ータを選択する。一対のマルチフ゜レクサは、HI/LO信号に応じて前記選択された列の半分を選択し、次いでHI/LO信号の値の変化に応じて前記選択されたテ゛ータの残り半分を選択する。メイン又はテ゛ータセンス増幅器は、マルチフ゜レクサの出力を増幅して、フルスインク゛信号という形でテ゛ータ出力を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にディジタルメモリシステムの分野に関する。
【０００２】
【従来の技術】
高性能データ処理システムは、大量のデータの記憶及び提供を極めて高速に行
うことが可能なディジタルメモリシステムを必要とする。例えば、ホストコンピ
ュータと関連して動作し、先進のイメージ処理及びレンダリング機能を実行して
、表示画面上に表示するためのデータを生成する、グラフィックコントローラは
、かかる機能に必要とされる量のデータを極めて高いデータ伝送速度で記憶及び
提供することが可能なメモリを必要とする。
【０００３】
【発明が解決しようとする課題】
高性能システムの記憶要件を満たすためにダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）が使用されることが多い。ＤＲＡＭは、一般にスタティックラン
ダムアクセスメモリ（ＳＲＡＭ）と比べて一層大きな記憶密度を特徴とするもの
である。しかし、ＤＲＡＭは、一般にＳＲＡＭと比べて一層遅いアクセスタイム
を特徴とするものでもある。
【０００４】 ＤＲＡＭを使用したディジタルメモリシステムの帯域幅を拡大させるために、
様々な技術が用いられてきた。例えば、単一アクセスでの複数のデータワードの
受信を可能にするようにメモリ及び該メモリとの間のデータパスを構成すること
が可能である。かかる技術は帯域幅の拡大を提供するものではあるが、現在利用
可能なものよりも一層大きなデータ記憶及びデータスループットを提供するディ
ジタルメモリシステムが依然として必要とされている。
【０００５】
【課題を解決するための手段】
基本的な側面では、本発明の実施例は、データを高速に提供することが可能な
メモリシステムを提供するものである。メモリシステムの行アドレスを提示する
結果として、複数のビットラインセンス増幅器（ＢＬＳＡ）によってメモリシス
テムにおける並列記憶アレイから一行のデータが読み出されることになる。また
メモリシステムに列アドレスを提示することにより、選択された行における対応
する一列のデータが選択されることになる。該選択された一列のデータは、該列
アドレスの最下位ビットをトグルさせることにより２段階で読み出される。好適
には、メモリシステムにおける信号は、ＢＬＳＡにより生成された小さな信号差
分型の信号(signal differetial type of signal)からなり、出力のためのサブ セットまたは段階の各々が選択されるまでメインセンス増幅器（ＭＳＡ）により
増幅されることはない。この有利な特徴により、メモリシステムに必要となるＭ
ＳＡの個数を削減することが可能になる。その結果として、ハードウェア要素が
少なくなり、かかる要素を接続するためのルーティングラインが少なくなり、及
び消費電力が小さくなる。更なる利点は、選択された列を２つのサブセット又は
段階で出力する結果として、列アドレスの最下位ビットを該列アドレスの約２倍
の速度でスイッチングすることを可能にすることにより一層高いデータスループ
ットが得られる、という点である。この特徴により、より高速のスイッチングの
ために列アドレスの単一の最下位ビットを単純かつ一層直接的にルーティングす
ることが可能になる、という利点が提供される。必要とされる列アドレスの一層
低周波数でのスイッチングは、ＩＣチップにおける列アドレス信号のルーティン
グに制限を課すことがほとんどなく、このため設計上の複雑さが低減される。
【０００６】 本発明の上述その他の特徴及び利点は、本発明の好適実施形態に関する以下の
詳細な説明を考察することにより一層良好に理解されよう。同説明では添付図面
を頻繁に参照することになる。
【０００７】
【発明の実施の形態】
図１では、コントローラ102及びメモリ104を備えた集積回路（ＩＣ）100でグ ラフィックコントローラが実施されている。該グラフィックコントローラは、好
適には、マイクロプロセッサ（図示せず）と関連して動作して、該マイクロプロ
セッサからデータ及びコマンドを受信し、メモリ104にデータを格納し、コント ローラ102を介してデータを操作し、及び適当な制御信号を生成することにより 視覚的な表示装置（図示せず）上にデータを表示させる。該コントローラにより
実行される機能の一例が、S3 Incorporated（Santa Clara, California）により
発行された「ViRGE Integrated 3D Accelerator」と題するデータブック(1996年
8月発行)に記載されている。該データブックには、S3 Incorporatedにより販売 されているViRGE グラフィックアクセラレータチップにより行われる機能の多く
が記載されている。
【０００８】 メモリ104は、好適には、ダイナミックランダムアクセスメモリ（ＤＲＡＭ） という形をとる。好適な実施形態では、コントローラ102及びメモリ104は、128 ビット幅のデータパスにより接続される。該データパスにより、コントローラと
メモリとの間での128ビット/クロックサイクルのデータ伝送が可能になる。メモ
リ104は、コントローラ102により生成された制御信号に応じてデータの格納及び
出力を行う。
【０００９】 図２は、メモリ104を一層詳細に示すブロック図である。メモリ104は、複数の
記憶アレイ202,203,204,205,206,207,208,209を備えており、それらの各アレイ は、互いに同様の構造及び記憶容量を有するものである。記憶アレイ202〜209は
、２つのブロック211,212内に構成され、それそれ奇数バンク及び偶数バンクと 称することとする。かかる記憶アレイは、従来のＤＲＡＭタイプの記憶アレイで
あり、１つのセル構造につき１つのトランジスタと１つのコンデンサとを用いて
高い記憶密度を達成するものである。好適な実施形態では、記憶アレイ202〜209
の各々は、１Kビットを各々有する256の行を含むものである。このため、各バン
ク211,212は、256×１K×４＝１Mビットのデータを格納し、２つのバンク間の総
記憶容量は２Mビットとなる。
【００１０】 記憶アレイに格納されたデータは、デコーダ214により行アドレスをデコード することによりアクセスされる。好適な実施形態では、行アドレスは、バンク21
1,212における256の行に対応して８ビットである。行アドレスは、コントローラ
102により生成される行アドレスストローブ（ＲＡＳ）信号に応じてレジスタ213
に格納される。デコーダ214は、記憶アレイ202〜209における256の行のうちの１
つを２組のビットラインセンス増幅器（ＢＬＳＡ）216,218により読み出すため に選択する。
【００１１】 デコーダ214によりデコードされた行アドレスは、８Kビット幅のデータ行を生
成するために各バンクの各アレイへと供給される。ＢＬＳＡ216は、デコーダ214
により選択された行の奇数半部211に含まれる記憶セルに格納されているデータ を検知し増幅する。ＢＬＳＡ218もまた、偶数バンク212における選択された行の
偶数半部について同様に動作する。
【００１２】 コントローラ102から受信した列アドレスは、コントローラ102からの列アドレ
スストローブ（ＣＡＳ）信号に応じてレジスタ219に格納される。該レジスタ219
中の列アドレスは、ＢＬＳＡ216,218に格納されている８Kビットから256ビット を選択するためにデコーダ220によりデコードされる。マルチプレクサ220,222は
2-1多重化機能を果たすものである。マルチプレクサ220は、ＢＬＳＡ216からの1
28ビットを64対の2-1マルチプレクサ128へと受信する。マルチプレクサ222も同 様に構成され、及びＢＬＳＡ218に対して同様に動作する。マルチプレクサ220,2
22は両方とも、コントローラ102により生成されたHI/LO信号により制御される。
該HI/LO信号は、列アドレスの最下位ビットに対応するものである。ＢＬＳＡ216
,218が、選択された行の記憶セルの各々におけるデータを検知し増幅すると、半
分のデータ列を表す128ビットのデータが、メモリ104からコントローラ102に対 して利用可能となる。図２から分かるように、メモリ104により提供される各々 の128ビットデータは、奇数バンク211からの64ビットデータと、偶数バンク212 からの64ビットデータとから構成される。コントローラ102が最初の128ビットデ
ータを捕捉すると、HI/LO信号がトグルされて、その値が２進数０から２進数１ へ又は２進数１から２進数０へと変更され、これにより、マルチプレクサ220,22
2が、それぞれ、ＢＬＳＡ216,218から受信した他の64ビットデータを選択するよ
うになる。
【００１３】 HI/LO信号のトグル操作により、他の128ビットデータがメモリ104により出力 されることになる、ということが理解されよう。更なる128ビット情報を読み出 すためのHI/LO信号の使用は、アドレスバス全体を変更するのではなく、たった １つの信号をトグルさせるだけで、更なる128ビットデータを生成することがで きる、という点で有利である。これは、HI/LO信号を、クリティカルパスとして 設計すること、及び行アドレスラインまたは列アドレスラインについて可能であ
るものよりも一層高い周波数でのスイッチングを可能にする最適な態様でＩＣチ
ップ100上にルーティングすることを可能にすることにより、ＩＣチップ100のル
ーティングを単純化するものとなる。
【００１４】 マルチプレクサ220,222により選択されたデータは、奇数組及び偶数組のメイ ンセンス増幅器（ＭＳＡ）224,226により増幅される。ＭＳＡ224,226は、従来と
同様のものであり、データセンス増幅器として一般に知られるものである。ＭＳ
Ａ224,226は、従来の態様で動作して、ＢＬＳＡ216,218により生成された小さな
差分型の信号を、コントローラ102により使用可能なフルスイング(full swing) 信号へと変換する。
【００１５】 上記説明は、データがメモリ104から取り出される読み出し動作に焦点を当て たものである。書き込み動作は、書き込みイネーブル信号がコントローラ102に より生成され、及び記憶アレイへの書き込みのためにデータがメモリ104へ供給 されることを除き、あらゆる点で上記と同様に動作する。ＭＳＡ224,226は、受 信したフルスイング信号を小さな信号へと変換する。次いで、その結果として生
じた信号が、適当な行及び列アドレス、即ちＲＡＳ信号及びＣＡＳ信号及び書き
込みイネーブル信号に応じて、バンク211,212における適当なロケーションに書 き込まれる。図２には書き込みイネーブル信号が一般的に示されている。読み出
し動作と書き込み動作とを識別するためのシステム内部のデータパスを含むメモ
リシステムの制御は従来と同様のものであり、当業者であれば本開示内容を参照
することにより理解することができよう。
【００１６】 図３は、４つのデータワードを得るためにコントローラ102からメモリ104へと
送られる各信号の関係を示すタイミングチャートである。コントローラ102によ り生成されるデータ、アドレス、及び制御信号は、図３にCLK及び符号302で示す
クロック信号と同期して生成される。符号304で示す書き込みイネーブル（WE） 信号は、メモリ動作が読み出し動作であるか書き込み動作であるかを制御する。
書き込みイネーブル信号は、負論理信号として示されており、これは、該信号が
論理値０である場合にメモリ104へのデータの書き込みを制御し、該信号が論理 値１である場合に非能動となり、次いでメモリからデータが読み出される。メモ
リへの行アドレス信号は、符号306で示されており、上述のように好適には256の
行を選択するために８ビットから構成される。メモリ104による行アドレス306の
使用は、レジスタ213への行アドレスの格納を生じさせるＲＡＳ信号305により制
御される。上述の列アドレス信号は、好適には６ビットから構成され、これを符
号308で示す。列アドレスの使用は、レジスタ219への列アドレスの格納を生じさ
せるＣＡＳ信号307により制御される。HI/LO信号は、符号310で示されている。 メモリ104により出力される信号は、符号312で示されている。
【００１７】 図３のタイミングチャートは読み出し動作を示している。該読み出し動作は、
個々に番号を付したクロック信号302で示す８クロックサイクルを要する。サイ クル０より前のサイクルで、行アドレスがコントローラ102により行アドレスバ ス上におかれ、及び行アドレスをレジスタ213に格納するためにＲＡＳ信号が表 明される。クロックサイクル２では、行アドレスをデコードするため及びデコー
ドされた行中のデータをセンス増幅器216,218で検知するための十分な量の時間 が許容された後に、選択された行における２つの列のうちの１つを選択するため
に列アドレスが提供され、及び列アドレスを格納するためにＣＡＳ信号307が表 明される。図３から分かるように、ＣＡＳ信号はサイクル２で表明される。サイ
クル４では、選択された行における最初の128ビットデータが利用可能となる。 サイクル３でHI/LO信号がトグルされ、サイクル５で第２の128ビットデータが利
用可能となる。またサイクル５では、宣す増幅器216,218に格納されているデー タの第２の列を選択するよう列アドレスが変更される。これにより、サイクル６
で第３の128ビットデータが利用可能となり、該サイクル６においてHI/LO信号が
再びトグルされ、これにより、サイクル７で第４の128ビットデータが利用可能 となる。第２の列アドレスがサイクル５で表明されると、その後続サイクルで、
ＲＡＳ及びＣＡＳ信号がもはや必要ないため非能動化される。これにより、別の
メモリサイクルをサイクル９で開始させることが可能になる。図３のタイミング
チャートから分かるように、単一の行アドレスを使用することにより全部で512 ビットのデータがアクセスされる。HI/LO信号は、列アドレスが変更される必要 のある周波数の２倍の周波数でトグルされる。これにより、メモリ104に必要と なるクリティカルパスの数が削減され、及び４つの異なる列アドレスを使用して
上記と同量のデータを取り出す場合と比較してクロックの周波数を増大させるこ
とが可能になる。
【００１８】 上述した特定の機構及び技術は、本発明の一実施形態の単なる例示に過ぎない
ものであることが理解されよう。例えば、本書で説明した特定のデータパス幅及
びメモリアレイのサイズは、模範的な実施例の説明に資するために提供したもの
に過ぎない。これ以外の幅及びサイズもまた本発明の原理の範囲内に十分に包含
されるものである。本発明の真の思想及び範囲から逸脱することなく極めて多数
の更なる修正を上記方法及び装置に加えることが可能である。
【図面の簡単な説明】
【図１】 本発明の原理を採用したグラフィックコントローラチップを示す高レベルブロ
ック図である。
【図２】 図１のメモリシステムの好適な実施形態を示すブロック図である。
【図３】 好適な実施形態の動作を示すタイミングチャートである。
【符号の説明】 100 ＩＣチップ 102 コントローラ 104 メモリ 202〜209 記憶アレイ 211 奇数バンク 212 偶数バンク 213,219 レジスタ 214,220 デコーダ 216,218 ビットラインセンス増幅器 220,222 マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ， ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，Ｌ Ｖ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ， ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，Ｕ Ｚ，ＶＮ，ＹＵ，ＺＷ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 行アドレス信号と各行アドレス信号毎の第１及び第２の列アドレス信号とを生
    成し、各列アドレス信号毎にHI/LO信号のスイッチングを行って、複数のデータ ワードをメモリから読み出す、グラフィックコントローラを備えており、 前記メモリがダイナミックランダムアクセスメモリ（ＤＲＡＭ）からなり、該
    ＤＲＡＭが、 奇数バンク及び偶数バンク内に構成された複数のアレイであって、各アレイが
    複数の行及び複数の列を有している、複数のアレイと、 前記奇数バンクに対応する第１のビットラインセンス増幅器と、前記偶数バン
    クに対応する第２のビットラインセンス増幅器とからなる、一対のビットライン
    センス増幅器と、 前記グラフィックコントローラから受信した前記行アドレスに従って前記行の
    うちの１つを選択し、該選択された行におけるビットを前記第１及び第２のビッ
    トラインセンス増幅器へ伝送する、行デコーダと、 前記グラフィックコントローラから受信した前記第１及び第２の列アドレスに
    従って前記選択された行における一対の列を選択する、列デコーダと、 前記第１のビットラインセンス増幅器からのデータを受信するよう接続された
    第１のマルチプレクサと、前記第２のビットラインセンス増幅器からのデータを
    受信するよう接続された第２のマルチプレクサとからなる、一対のマルチプレク
    サであって、前記グラフィックコントローラにより生成された前記HI/LO信号に 応じて前記ビットラインセンス増幅器の各々に格納されているビットの第１のサ
    ブセットを選択し、前記HI/LO信号の第１の状態に応じて前記第１の列アドレス から第１のデータ出力ワードを生成し、及び、前記HI/LO信号の値の変化に応じ て前記ビットラインセンス増幅器の各々に格納されているビットの第２のサブセ
    ットを選択し、前記第１の列アドレスから第２のデータ出力ワードを生成する、
    一対のマルチプレクサと を備えている、集積回路。
  2. 【請求項２】 前記メモリが、前記第２の列アドレスと前記HI/LO信号の値の変化とに応じて 前記行アドレスから第３及び第４のデータ出力ワードを生成する、請求項１に記
    載の集積回路。
  3. 【請求項３】 前記データワードの各々が128ビットからなる、請求項２に記載の集積回路。
  4. 【請求項４】 複数の行及び複数の列を各々有する複数のメモリアレイであって、前記列の各
    々が複数の多ビットメモリワードを有している、メモリアレイと、 行アドレスに応じて前記複数の行のうちの１つを選択する行アドレスデコーダ
    と、 列アドレスに応じて前記複数の列のうちの１つを選択する列アドレスデコーダ
    と、 前記選択された行に含まれるデータを格納するために該行に応答する一対のセ
    ンス増幅器と、 HI/LO信号の第１の値に応じて、前記ビットラインセンス増幅器の各々に格納 されている前記列アドレスに対応する第１のサブグループのデータを選択し、及
    びHI/LO信号の第２の値に応じて、前記ビットラインセンス増幅器の各々に格納 されている前記列アドレスに対応する第２のサブグループのデータを選択する、
    セレクタと を備えている、メモリシステム。
  5. 【請求項５】 奇数メモリバンク及び偶数メモリバンクであって、該バンクの各々が、複数の
    行及び列に配列された少なくとも１つのメモリアレイから構成されている、奇数
    メモリバンク及び偶数メモリバンクと、 行アドレスに応じて前記奇数メモリバンク及び前記偶数メモリバンクの前記行
    のうちの１つを選択する行アドレスデコーダと、 前記奇数メモリバンクにおける前記選択された行内のデータビットに応答する
    奇数ビットラインセンス増幅器及び前記偶数メモリバンクにおける前記選択され
    た行内のデータビットに応答する偶数ビットラインセンス増幅器と、 列アドレスに応じて前記奇数ビットラインセンス増幅器及び前記偶数ビットラ
    インセンス増幅器から一列のデータビットを選択する列アドレスデコーダと、 HI/LO信号に応じて、前記奇数ビットラインセンス増幅器から選択された前記 一列のデータビットの第１のサブセットを選択する、奇数組のマルチプレクサと
    、 前記HI/LO信号に応じて、前記偶数ビットラインセンス増幅器から選択された 前記一列のデータビットの第２のサブセットを選択する、偶数組のマルチプレク
    サと を備えている、メモリシステム。
  6. 【請求項６】 前記奇数組のマルチプレクサにより選択された信号を増幅する一組の奇数デー
    タセンス増幅器と、 前記偶数組のマルチプレクサにより選択された信号を増幅する一組の偶数デー
    タセンス増幅器とを備えており、 前記奇数データセンス増幅器及び前記偶数データセンス増幅器がフルスイング
    データ信号という形で該メモリシステムのためのデータ出力を生成する、 請求項５に記載のメモリシステム。
  7. 【請求項７】 前記奇数メモリバンク及び前記偶数メモリバンクの各々が４組のメモリアレイ
    を備えている、請求項５に記載のメモリシステム。
  8. 【請求項８】 前記HI/LO信号の値の変化に応じて前記列アドレスデコーダにより選択された データの残りの部分を提供する、請求項５に記載のメモリシステム。
  9. 【請求項９】 行アドレス信号及び列アドレス信号を生成し、及び前記列アドレス信号に対応
    するHI/LO信号のスイッチングを行って、メモリから複数のデータワードを読み 出す、グラフィックコントローラを備えており、 前記メモリがＤＲＡＭからなり、該ＤＲＡＭが、 奇数メモリバンク及び偶数メモリバンクであって、該バンクの各々が、複数の
    行及び列に配列された少なくとも１つのメモリアレイから構成されている、奇数
    メモリバンク及び偶数メモリバンクと、 行アドレスに応じて前記奇数メモリバンク及び前記偶数メモリバンクの前記行
    のうちの１つを選択する行アドレスデコーダと、 前記奇数メモリバンクにおける前記選択された行内のデータビットに応答する
    奇数ビットラインセンス増幅器及び前記偶数メモリバンクにおける前記選択され
    た行内のデータビットに応答する偶数ビットラインセンス増幅器と、 列アドレスに応じて前記奇数ビットラインセンス増幅器及び前記偶数ビットラ
    インセンス増幅器から一列のデータビットを選択する列アドレスデコーダと、 前記HI/LO信号に応じて、前記奇数ビットラインセンス増幅器から選択された 前記一列のデータビットの第１のサブセットを選択する、奇数組のマルチプレク
    サと、 前記HI/LO信号に応じて、前記偶数ビットラインセンス増幅器から選択された 前記一列のデータビットの第２のサブセットを選択する、偶数組のマルチプレク
    サと を備えている、集積回路。
  10. 【請求項１０】 前記メモリシステムが、 前記奇数組のマルチプレクサにより選択された信号を増幅する一組の奇数デー
    タセンス増幅器と、 前記偶数組のマルチプレクサにより選択された信号を増幅する一組の偶数デー
    タセンス増幅器とを更に備えており、 前記奇数データセンス増幅器及び前記偶数データセンス増幅器がフルスイング
    データ信号という形で該メモリシステムのためのデータ出力を生成する、 請求項９に記載の集積回路。
  11. 【請求項１１】 前記奇数メモリバンク及び前記偶数メモリバンクの各々が４組のメモリアレイ
    を備えている、請求項１０に記載の集積回路。
  12. 【請求項１２】 前記メモリシステムが、前記HI/LO信号の値の変化に応じて、前記列アドレス デコーダにより選択されたデータの残りの部分を提供する、請求項１１に記載の
    集積回路。
JP2000508045A 1997-08-27 1998-08-25 高速インターリービングを用いた集積ｄｒａｍ Expired - Lifetime JP4080158B2 (ja)

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