TW403913B - Integrate dram with high speed interleaving - Google Patents

Description

經滅部中丈標"'^只-^消贽合竹社印製 40〇9ί3 五、發明説明（1 ) <發明領域> 本發明關於數位記憶系統相關之領域 <發明背景> 高效能的資料處理系統必需可非常快速儲存及提供大 量資料的數位記億系統。例如，圖形控制器其與主計算器 共同完成複雜的圖象運作及描繪功能以產生顯示資料於顯 示螢幕上，需要能夠儲存及提供大量的資料以應付如此高 資料使用率的功能。 動態隨機存取記憶體（DRAMS )經常被高效能系 統使用以符合此儲存需求。與靜態隨機存取記億體（ S RAM s )相比較則其特徵爲於每晶片上有較高的儲存 密度。 然而，DRAM亦較SRAMs有較慢的存取時間。 許多技術已利用D R A Μ來增加數位記憶體系統的頻 寬。例如，此記憶體及進出此記億體的資料路徑，可以設 計爲允許多筆字元資料於單次存取中被處理。 雖然，這種技術提供較增加的頻寬，依然存在較現有 數位記億體系統所能提供更大資料儲存量及生產量的需求 〈發明槪述> 以原理觀之，本實施例能夠提供一高速率供應資料的 記憶系統。今送入一列位址至此記億體系統將得到由此系 -- n 11 n —Ml I T - (-?1"?"力而之""^.^-^^Ή本 Ώ ) 本紙張尺度適用中國國窣桴準（CNS ) ( 210χ2Ν,〉Η:) I _ 40o^13__________________ 五、發明説明（2 ) 統內之平行儲存陣列之列資料透過位元一線感應放大器（ B L S A )而讀出。而送入一行位址至此記憶體系統將使 該被選擇列內之相對行資料被選擇。 a t t.- 項 /} ί ^ 7； 該被選擇的行資料可被恢復成兩種狀態透過切換這行 位址的最小符號位元。更有利地，這記憶體系統的訊號是 由B L S A產生的小訊號差動型式訊號，而非由主感應放 大器（MS A )所放大直到選到每個子集合或狀態輸出時 。該有利特徵允許記憶體系統減少M S A的數量。結果爲 有較少的硬體元素，較少連結元件的佈線以及較低功率損 耗。 訂― 更進一步的優點爲被選擇行的輸出，將得到較高的資 料傳輸，透過將最低符號行位址位元以接近2倍速切換即 可。 這特性透過了該行位址的單一，最低符號位元之簡單 及更直接的佈線，以得到較高速的切換的優點。 怒滴部中央ίέ^-^Η-11消竹合竹社印" 由於積體電路晶片中的行位址僅需較低的切換頻率， 使得行位址信號的佈線承擔較少的侷促限制，因此減少了 設計的複雜度。 本發明的以上及其它特性及優點可以透過接下來的較 佳實施例之細節敘述以便於瞭解。 在接下來的描述過程中，將經常地參考以下之附圖。 圖示簡述 本紙張尺度適用中國國家標準（CNS ) ( 210χ?π.:Μ; -5- 403913 五、發明説明（3 ) 圖1 ，一圖形控制器晶片使用本發明原理的低階方塊 圖。 圖2，爲圖1之記憶體系統之較佳實施例方塊圖。 圖3，爲本較佳實施例之運作時序圖。 主要元件對照表 1 〇 〇 圖形控制器 .% 1 〇 2 控制器 1 〇 4 記憶體 202-209 儲存陣列 2 1 1 奇數儲存庫

*1T 212 偶數儲存庫 2 1 3 列位址暫存器 2 1 4 列位址解碼器 216，218 位元一線感應放大器 2 2 〇，2 2 2 多工器 2 2 4 > 2 2 6 主要感應放大器 經浐部中央標搫局Μ工消资合竹讧印奴 219 行位址暫存器 22〇 行位址解碼器 3〇2 時脈 3 〇 4 寫入致能 3〇5 列位址脈衝 3 〇 6 列位址 3〇7 行位址脈衝 本纸張尺度適用中國國家校準（CNS ) AWUi; ( ) 經淹部中央標準局t«.x.消贽合竹社印？私 403913 __l： 五、發明説明（4 ) 308 行位址 310 高位準/低位準 3 12 資料輸出 細節敘述 在圖1中’一圖形控制器已被實現製作成一積體電路 (I C) 100 ’其包含有一控制器1〇2及記億體 1 0 4。本圖形控制器較適於與一微處理器（未顯示）共 用以接收資料及下達命令’該微處理器產生特定的控制信 號來儲存資料於記憶體2 0 4，並透過控制器1 〇 2來運 用資料及顯示這些資料於一可視顯示器上（未顯示）。 一具備此功能實例之控制器已由美國加州聖塔克拉那 S 3有限公司於1 9 9 6年9月發行的書名爲，VIRGE整 合3_D加速器〃之資料書中提供。該資料書敘述S3有 限公司所賣出的ViRGE圖形加速器晶片所具有的許多功能 〇 記億體1 0 4較適於採用動態隨機存取記憶體（ DRAM)的形式。在一較佳實施例中，控制器1 〇 2與 記憶體1 0 4以1 2 8位元的資料通道連結以使得控制器 與記憶體的傳輸能夠每時脈週期送出1 2 8位元。記憶體 1 0 4儲存及輸出相對應於控制器1 〇 2產生之控制訊號 的資料。 圖二爲進一步細節圖解說明記憶體1 〇 4的方塊圖。記 憶體104包含具有相同結構及容量的2 0 2，2 0 3， (J».?l's-:.iTJl;.=而之，ν.ί-Ύν 項沔-^-.-.--1¾本，^ ) -訂

本紙張尺度適用中國國家栉率（CNS ) ( 210x?yW 403913 A7 H7 *— ** -—- ··-丨1 * * 五、發明説明（5 ) 204，205，206 ’ 207 ’ 208 及 209 之複 數個儲存陣列。 該儲存陣列2 0 2至2 0 9被結合成2 1 1及2 1 2 兩個儲存庫並分別地指定爲奇數儲存庫及偶數儲存庫。 該儲存陣列爲習知的D R AM形式儲存陣列其使用每 單元單一電晶體-單一電容之結構以達到高密度。 在一較佳實施例中’每一 2 0 2至2 0 9儲存陣列包 含每列具1 K位元單元共2 5 6列。所以’每一儲存庫 211，212 儲存了 256xlKx4 = lM位元資料 ，總共介於該兩儲存庫的記億體容量爲2M位元。 儲存於儲存陣列的資料可由解碼器214解碼》 列位址來存取之。在較佳實施例中，儲存庫2 1 1及 2 1 2具有8位元的列位址以對應至2 5 6列。 列位址依控制器1 0 2產生的列位址脈衝（R A S ) 訊號反應而存放於暫存器2 1 3。解碼器2 1 4選擇儲存 陣列2 0 2至2 0 9，2 5 6列中之一列由兩個位元一線 感應放大器（BLSA) 216及218讀出。 解碼器214解碼所得列位址將提供給各儲存庫之儲 存陣列以產生8K位元寬度的列資料。BLSA2 16感 應及放大內含於由解碼器214所選擇的奇數半個儲存庫 2 1 1的列之儲存單元內之資料B L SA 2 1 8同樣運作 由儲存庫212選擇的偶數半個列。 由控制器1 0 2產生的行位址脈衝（CA S )訊號相 應的行位址儲存於暫存器2 1 9。暫存器2 1 9中的行位 本紙張尺度適用中國國家栉芈（CNS ) Λ4〇：ϋ( 210X2^7^ Τ-:― — 403913 五、發明説明（6 ) 址可選擇8 K位元中的2 5 6位元是由解碼器2 2 0解碼 並儲存於BLSA216和218。 多工器2 2 0及2 2 2執行一 2對1的多工選擇功能 。多工器220接收BLSA216過來的128位元， 並透過此2對1多工器形成6 4對位元，多工器2 2 2爲 同樣的架構及對BLSA2 1 8同樣的作法。多工器 2 2 0及2 2 2 —同被控制器1 0 2所產生的H1/L0 訊號所控制。此Η 1 / L 〇訊號則是相對應於行位址的最 低符號位元所變化。一旦BLSA216及218感應及 放大被選擇列的儲存單元。則記億體1 0 4即提供代表半 個行資料的1 2 8位元資料給控制器1 0 2。 由圖2可以看出，任一由記憶體1 〇 4所提供的 1 2 8 -位元資料量包含了由奇數儲存庫2 1 1提出的 6 4位元及由偶數儲存庫2 1 2提出的6 4位元。一旦控 制器1 0 2抓取了一筆1 2 8位元資料，則Η 1 /L 〇訊 號即已交替切換其値由二進位的0至二進位的1。或交換 由二進位的1至二進位的0，以達到多工器2 2 0及 經浐部中央標if^h工消资合竹社印裝 2 2 2分別收到來自BL SA2 1 6及2 1 8的其它的 6 4位元資料。 由此可以看出，交替切換H 1/L 〇訊號可以造成另 一筆1 2 8位元資料由記憶體1 0 4送出。使用Η 1/ L 0訊號，即取得額外的1 2 8位元訊息的優點在於僅用 一單一訊號即可交替產生一額外1 2 8位元的訊號而取代 改變一整組位址匯流排。這將簡化I C晶片1 0 0的佈線 本紙張尺度適用中國國家榡準（CNS ) Λ4心Μ 210Χ?97:,χ ) 403913 五、發明説明（7 ) 透過單條的Η 1 /L 0訊號，可以設計爲較險峻的路徑及 以較理想的方式佈於I C晶片1 0 0以提交換頻率，較之 以行位址線或列位址線可行多了。 由多工器2 2 0及2 2 2選出的資料被奇數及偶數主 感應放大器（MSA) 224及226所所大。該 MS A 2 2 4及2 2 6爲傳統及一般所知的資料感應放大 器。該MSA2 2 4及2 2 6工作於一般適用於轉換（由 B L SA2 1 6及2 1 8產生的小（差動）型式訊號成爲 全擺動振幅訊號以供控制器1 0 2使用。 前述均著眼於資料自記憶體2 0 4取回之讀取操作。 寫入操作於各方面均相同除了寫入致能訊號是由控制器 1 0 2產生以及資料是由記憶體1 0 4提供寫入至儲存陣 列。MSA 2 2 4及2 2 6轉換接收來的全擺動資料訊號 成爲小訊號。此訊號接著被寫入儲存庫2 1 1及2 1 2內 的特定位置以對應特定的列與行位址，RAS及CAS訊 號及寫入致能訊號。 圖2中的寫入致能訊號是一般可見的。該記憶體系統 的控制包含了內部資料路徑以區分讀取和寫入操作的作法 是很普遍且其需要的技術是現今已知的。 圖3的圖示爲一時序圖其表現出控制器1 0 2送出訊 號給記憶體1 0 4以獲得4個資料字位的時間關係。該資 料，位址和控制訊號是由控制器1 0 2產生且同步於圖3 所示的CLKC，標示爲302的時脈訊號。一寫入致能 (WE )訊號標示爲3 0 4控制寫入或讀取的記憶體操作 -10- ., - > I - : I— I I I. -I Hi ., - j n ^¾而之；11¾事項内硝3本Ή ) Μ 本紙張尺度適用中國國家椋準（CNS ) Adt#, ( ) 403913 ,； 五、發明説明（8 ) 。該寫入致能訊號爲一低位準工作訊號，其意爲當該訊號 爲邏輯0之値’其控制寫入資料至記憶體1 〇 4，當該訊 號爲邏輯1之値’其處於不動作而資料則被讀出記憶體。 到記憶體的列位址標示爲3 0 6且如上所述，其中8 -位 元組成’以選擇2 5 6列之一列。記憶體1 〇 4使用列位 址3 0 6是透過控制RA S訊號3 0 5使列位址儲存入暫 存器2 1 3。 行位址訊號如前所註明由6 —位元組成標示爲3 0 8 ，行位址的使用爲透過控制C A S訊號如3 0 7所示，其 將使行位址儲存入暫存器2 1 9。H 1/L 0訊號顯示如 3 1 0記憶體1 0 4的資料輸出如3 1 2所示。 圖3的時序圖顯示一讀取操作。該讀取操作使用了 8 個時脈週期如3 0 2所示的分立時脈訊號。 在時脈週期0之前，一列位址已由控制器1 0 2放置 於列位址匯流排而R A S訊號即儲存列位址進入暫存器2 13° 在時脈週期2，經過了 一段充份的時間以確使列位址 被解碼並使被解出列之資料已被送至感應放大器216及 2 1 8，而行位址則被提供作爲選擇被選擇列中二行之1 行而CA S訊號3 07則致使行位址被儲存。該CAS訊 號如圖所示在時脈週期2被啓動。在時脈週期4，第一筆 1 2 8 -位元資料被提供於被選擇列。在時脈週期3， H1/L0訊號交替切換致使第二筆128-位元資料於 時脈週期5被提供使用。同時在時脈週期5，行位址變更 本紙張尺度適用中國國家枕準（CNS ) Λ4化抬(21 Ox 「先聞-r背而之;i'"亨項咚"":?本石' ) 訂 經滴部中央螵负局^C工消费合竹社印裝 經濟部中央桴浼局Θ工消费合竹杜印51 403913 at -___ H7 五、發明説明（9 ) - ... ... ... ^ .......... .. . 爲選擇儲存於感應放大器216及218內的第二行資料 。如此致使第三筆1 2 8 -位元資料於時脈週期被提供， 同時脈週期Η 1 /L 〇訊號又被切換一次致使第四筆 1 2 8 -位元資料於時脈週期7被提供。第二筆行位址。 可以但非必要依序於第一筆位址。一旦第二筆行位址 在時脈週期5被啓用，在接下來的時脈週期中RA S及 C A S已不再需要而解除了。這使得下一記億週期可由時 脈週期9開始。 由圖3可以看出，總共5 1 2位元的資料於單一個列 位址週期即可處理。該H 1/L 〇訊號的切換頻率爲行位 址改變頻率的2倍。如此可以減少記憶體1 0 4中所需的 艱難佈線路徑數目以及相對於使用4個不同行位址獲取相 同資料量的方式可以加快頻率的時脈。 吾等應瞭解前述的特定機制及技術僅只爲此發明原理 的一應用而舉例，例如，上述例的資料路徑寬度及記憶體 陣列的大小，僅只爲協助說明該範例而指定。其它的寬度 及尺寸大小均可適用於此發明原理的範圍。許多附加的修 改於此方式及結構並不違反及背離此發明的真正精神及範 圍。. ΙΊ. . I訂 --------J. ("尤κ-ί而之：^--^^爭項汚^巧本石) (CNS ) ( 210x2^7：,>/;') -12-

Claims (1)

1. 403913_ ---RR 89. 5· 〇 胳正 1 S 六、申請專利範3 年補4 附件 A : 1 第87114218號專利申請案 經濟部智慧財產局員工消費合作社印製 中文申請專利範圍修正本 民國8 9年5月修正 1 · 一種高速交錯掃描之積體電路，包含： 一圖形控制器產生一列位址訊號，及針對該列位址的 第一及第二行位址訊號以及對該二行位址訊號產生的切換 Η 1 / L 0訊號，以便由記憶體讀取數個資料字元； 上述記憶體包括一動態隨機存取記憶體（D R A Μ ) 其包括， 數個儲存陣列，編組爲奇數儲存庫和偶數儲存庫，各 陣列包含數個列及數個行； 一對位元-線感應放大器，第一前述位元一線感應放 大器相對應於前述奇數儲存庫以及一第二該位元-線感應 放大器相對應於前述偶數儲存庫。 一列解碼器其選擇一相對於該前述列位址之前述列， 其接收自前述圖形控制器，以傳送選擇列之位元至前述第 一及第二位元-線感應放大器； . 一行解碼器其選擇一對相對於該前述第一及第二行位 址之前述行其接收自前述圖形控制器； 一對多工器，第一前述多工器連結至前述第一位元-線感應放大器以接收資料及第二前述多工器連結至前述第 二位元-線感應放大器以接收資料，前述多工器依前述圖 形控制器產生之H 1/L 〇訊號所反應以選擇第一筆儲存 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁)

   403913_ ---RR 89. 5· 〇 胳正 1 S 六、申請專利範3 年補4 附件 A : 1 第87114218號專利申請案 經濟部智慧財產局員工消費合作社印製 中文申請專利範圍修正本 民國8 9年5月修正 1 · 一種高速交錯掃描之積體電路，包含： 一圖形控制器產生一列位址訊號，及針對該列位址的 第一及第二行位址訊號以及對該二行位址訊號產生的切換 Η 1 / L 0訊號，以便由記憶體讀取數個資料字元； 上述記憶體包括一動態隨機存取記憶體（D R A Μ ) 其包括， 數個儲存陣列，編組爲奇數儲存庫和偶數儲存庫，各 陣列包含數個列及數個行； 一對位元-線感應放大器，第一前述位元一線感應放 大器相對應於前述奇數儲存庫以及一第二該位元-線感應 放大器相對應於前述偶數儲存庫。 一列解碼器其選擇一相對於該前述列位址之前述列， 其接收自前述圖形控制器，以傳送選擇列之位元至前述第 一及第二位元-線感應放大器； . 一行解碼器其選擇一對相對於該前述第一及第二行位 址之前述行其接收自前述圖形控制器； 一對多工器，第一前述多工器連結至前述第一位元-線感應放大器以接收資料及第二前述多工器連結至前述第 二位元-線感應放大器以接收資料，前述多工器依前述圖 形控制器產生之H 1/L 〇訊號所反應以選擇第一筆儲存 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁)

   A8 B8 403913_§_ 六、申請專利範圍 於前述位元-線感應放大器內的位元集合以產生第一行位 址的第一筆資料輸出字元以對應前述Η 1 /L· 〇訊號的第 一狀態，以及相應於改變H 1/L 0#1號的値再來選擇弟 二筆儲存於前述位元-線感應放大器內的位元集合以產行 第一行位址的第二筆資料輸出字元。 2 ·如申請專利範圍第1項的積體電路’其中記憶體 由前述列位址產生第三及第四筆資料字元輸出相對應於第 二筆行位址及前述Η 1 / L 〇訊號的値之改變。 3.如申請專利範圍第2項的積體電路，其中各前述 任一資料字元由1 2 8位元構成。 4 · 一種高速交錯掃描之記憶體系統，包含： 數個記憶體陣列，任一前述陣列包括數個列’及數個 行，各前述行包括數個多重-位元記憶體字元； •-列位址解碼器回應-列位址以選擇數個列之1 ; 一行位址解碼器回應-行位址以選擇數個行之1 ; 一對感應放大器對應-前述選擇列以儲存該前述列之 資料； 一選擇器其依據首次H 1/L 0訊號値來選擇第一部 份資料，並由前述行位址儲存入前述位元-線感應放大器 ，再依據二次Η 1 / L 〇訊號値來選擇第二部份資料，並 由前述行位址儲存入前述位元一線感應放大器。 5 · —種高速交錯掃描之記憶體系統，包含： 一奇數記億體儲存庫和一偶數記憶體儲存庫各前述儲 存庫包括至少一由數個列及行安排成的記憶體陣列； 本紙張尺度逍用中國國家梂準（CNS ) Α4说格（210X297公釐） ' -2- —---------^yi (請先閲讀背面之注意事項再填寫本頁) 訂 l·線 經濟部智慧財產局員工消費合作社印製 11)3913_^_ 六、申請專利範圍 一列位址解碼器其相對應於一列位址以由前述奇數儲 存庫及偶數儲存庫中選擇一前述列； (請先閲讀背面之注意事項再填寫本頁) 一奇數位元線感應放大器對應位於奇數記憶體儲存庫 之被選擇列之資料位元，及一偶數位元一線感應放大器對 應位於偶數記憶體儲存庫之被選擇列之資料位元； 一行位址解碼器對應於一行位址而選擇到一來自前述 奇數位元線感應放大器及前述偶數位元一線感應放大器的 行資料位元； 一奇數組多工器，對應一 H 1/L 〇訊號，其選擇出 來自前述奇數位元-線感應放大器之行資料位元的第一次 組； 一偶數組多工器，對應一前述之H 1/L 〇訊號，其 選擇出來自前述偶數位元-線感應放大器之行資料位元的 第二次組。 6 .如申請專利範圍第5項的記憶體系統，包含： 一組奇數資料感應放大器其放大由前述奇數多工器所 選出之訊號；及 經濟部智慧財產局員工消費合作社印製 一組偶數資料感應放大器其放大由前述偶數多工器所 送出之訊號； 前述奇數資料感應放大器及前述偶數資料放大器爲前 述記憶體系統產生全擺動振幅資料訊號形式的資料輸出。 7 ·如申請專利範圍第5項的記憶體系統，其中前述 奇數記憶體儲存庫及前述偶數記億體儲存庫各自包含4組 記億體陣列。 本紙張尺度逋用中國國家揉準（CNS ) Α4規格（210X297公釐）~~' ~~~ -3- 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 403913 ____ 六、申請專利範圍 8 .如申請專利範圍第5項的記憶體系統，其中前述 記憶體系統對Η 1 / L 0訊號値作改變是透過行位址解碼 器所選擇之剩餘資料。 9 · 一種高速交錯掃描之積體電路’包含： 一圖形控制器其產生一列位址訊號’一行位址訊號及 其交替切換一 Η 1 / L 0訊號至前述行位址訊號以自記憶 體讀取數個資料字元； 前述記憶體包括一動態隨機存取記憶體（D R A Μ ) 其包括， 一奇數記憶體儲存庫及一偶數記憶體儲存庫各前述儲 存庫包含至少一由數個列及數個行組合安排之記憶體陣列 * —列位址解碼器其對應一列位址以選擇自前述奇數及 偶數記憶體儲存庫之一列； 一奇數位元-線感應放大器對應於奇數記憶體儲存庫 之被選擇列之資料位元及一偶數位元-線感應放大器對應 位於偶數記憶體儲存庫之被選擇列之資料位元； 一行址解碼器，對應於一行位址而選擇到一來自前述 奇數位元-線感應放大器及前述偶數位元-線感應放大器 的行資料位元； 一奇數多工器，對應一H 1/L 0訊號，其選擇出來 自前述奇數位元-線感應放大器之行資料位元的第一次組 一偶數多工器對應一前述之H 1/L 0訊號’其選擇 本紙張尺度速用中國國家揉準（CNS ) Α4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁)

   -4- Α8 Bg C8 D8 經濟部智慧財產局員工消費合作社印製 403913 六、申請專利範圍 出來自前述偶數位元-線感應放大器之行資料位元的第二 部份。 1 0 ·如申請專利範圍第9項的積體電路，其記憶體 系統進一步包括： 一組奇數資料感應放大器其放大由前述奇數多工器所 選出之訊號；及 一組偶數資料感應放大器，其放大由前述偶數多工器 所選出之訊號； 前述奇數資料感應放大器及前述偶數資料放大器爲前 述記憶體系統產生全擺動振幅資料訊號形式的資料輸出。 1 1 .如申請專利範圍第1 0項的積體電路，其前述 奇數記憶體儲存庫及前述偶數記憶體儲存庫各自包含4組 記憶體陣列。 1 2 ·如申請專利範圍第1 0項的積體電路，該記憶 體系統對Η 1 / L 〇訊號値作改變是透過行位址解碼器所 選擇之剩餘資料。 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

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