JP2828626B2 - メモリ、メモリサブシステム、メモリ装置、処理システムおよびデータ転送方法 - Google Patents

メモリ、メモリサブシステム、メモリ装置、処理システムおよびデータ転送方法

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  • Controls And Circuits For Display Device (AREA)
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、広くは電子メモリ
に関し、より詳細には、マルチプルバンクメモリならび
に同メモリを用いたシステムおよび方法に関する。
【０００２】
【従来の技術】ビデオ／グラフィックス表示能力を有す
る典型的な処理システムは、中央処理機構（ＣＰＵ）
と、ＣＰＵローカルバスを通して（直接におよび／また
はコアロジックを介して）ＣＰＵに接続されている表示
コントローラと、コアロジックを介してＣＰＵローカル
バスに接続されているシステムメモリと、周辺ローカル
バス（例えばＰＣＩバス）を介して表示コントローラに
接続されているフレームバッファメモリと、（例えばク
ロックドライバおよび信号変換器、表示駆動回路のよう
な）周辺回路と、表示ユニットとを備えている。
【０００３】ＣＰＵはシステムマスタであり、ソフトウ
ェア操作システムと連係してシステム全体の制御全般を
おこなう。中でも、ＣＰＵはシステムメモリと通信し、
通常はコアロジックを介して、プログラムの実行に必要
な指令およびデータを保持する。コアロジックは、典型
的には、２〜７個のチップの集合体である。その場合、
１つ以上のチップが「アドレス専用」であり、その他の
１つ以上のチップが「データパス専用」である。またＣ
ＰＵは、コマンドおよびプログラム指令に応答して、グ
ラフィックイメージの内容が、表示コントローラによっ
て表示ユニット上に表示されるように制御する。
【０００４】表示コントローラとしては、例えば、ビデ
オグラフィックスアーキテクチャ（ＶＧＡ）コントロー
ラを用いることができる。表示コントローラは、一般
に、ＣＰＵと表示駆動回路との間のインタフェースとな
り、フレームバッファとＣＰＵとの間のグラフィックス
および／またはビデオデータのやりとりや、表示データ
更新動作およびスクリーンリフレッシュ動作の間の表示
を管理し、フレームバッファメモリの各種動作を制御
し、対象となるグラフィックスあるいはビデオデータに
対して基本的処理を追加的におこなう。例えば、表示コ
ントローラは、直線を描く動作や、ポリゴンを塗りつぶ
す動作といった基本的動作を実行する能力をあわせもっ
ていてもよい。表示コントローラは、たいていの場合、
ＣＰＵに対するスレーブである。
【０００５】
【発明が解決しようとする課題】現在の情報処理システ
ムでは、データブロックの転送や表示の更新など、効率
よく実行されているとはいえないキー動作がたくさんあ
る。なぜなら、現在利用可能なシステムアーキテクチャ
およびメモリ装置には数多くの制約が課せられているか
らである。その結果、システムの性能や価格を最適化す
ることができなくなる。このことは、当該分野における
システムが、高いクロックレートで動作し、および／ま
たは高精細度表示をおこなう場合に特にいえることであ
る。
【０００６】ブロック転送のあいだ、データの全ブロッ
クは、メモリにおけるソース領域からメモリにおけるデ
スティネーション領域へと移動されるか、またはコピー
される。この転送は、システムメモリ内またはフレーム
バッファ内において、システムメモリとフレームバッフ
ァとの間でおこなわれうる。ブロック転送動作は、表示
コントローラまたはＣＰＵ内の「ＢＬＴ（ビット／ブロ
ック転送）エンジン」によって実行可能であり、あるい
はＣＰＵ自身によっても実行可能である。データは、典
型的には、メモリのソース領域から１度に１ワードまた
は１バイトずつ読み出され、メモリのデスティネーショ
ンブロックへと１度に１ワードまたは１バイトずつ書き
込まれる。このように２種類の動作（つまり、読み出し
および書き込み動作）を用いると、（特にチップの境界
を挟んで転送がおこなわれる場合には）能率がかなり低
下することになってしまう。なぜなら、単に必要なクロ
ックサイクルの数が倍増するばかりではなく、デバイス
インタフェースおよび相互接続バスの帯域幅が、その他
の重要な動作の場合とは大きくかけはなれたものになる
からである。
【０００７】似たような問題は、表示更新動作中にも生
じる。一般に、ユーザまたはランされているアプリケー
ションソフトウェアによって表示イメージの変更が要求
されたとき、ＣＰＵ自身が表示画面を更新するのに必要
な表示（グラフィック）データを発生する。（システム
内のＰＣＩローカルバスおよびその他のバスに課せられ
た帯域幅の制限と同様に）ＣＰＵに課せられたオーバー
ヘッド制約や、表示コントローラライトバッファのサイ
ズの制限などのために、ＣＰＵによって発生された、更
新された表示データは、まずシステムメモリに格納され
る。表示コントローラライトバッファにまだ容量があ
り、ＣＰＵ時間を使うことができる場合には、ＣＰＵ
は、要求された更新情報（典型的には、フレームバッフ
ァへのアドレスおよび画素データの両方）をコアロジッ
クおよびＣＰＵローカルバスを介してシステムメモリか
ら読み出した後、コアロジックおよびＰＣＩローカルバ
スを介して、そのデータを表示コントローラのライトバ
ッファ内に書き込む。換言すれば、表示更新の間は、デ
ータの各ワードを表示コントローラに書き込むのに多数
のＣＰＵサイクル（つまり、読み出しサイクルおよび書
き込みサイクル）が必要になることになる。これによっ
て、処理速度を高くし、性能を拡張するためにはＣＰＵ
サイクルを効率よく使用することが非常に重要であり、
しかもバスの利用可能な帯域幅が制限されている時に
は、深刻な問題が発生することになってしまう。
【０００８】データの転送が問題となりうる別の例とし
ては、単一の表示サブシステムを用いて多数の非同期デ
ィスプレイを動作させる場合が挙げられる。このような
問題は、例えば、データを第１のリフレッシュレートで
リフレッシュすると同時にＬＣＤ表示画面を第２のリフ
レッシュレートでリフレッシュすることを必要とするＣ
ＲＴディスプレイを駆動するにあたって、単一の表示コ
ントローラおよび／または単一のフレームバッファが用
いられる時に発生することがある。各表示バッファのサ
イズが違う（つまり、表示すべき画素の個数が異なる）
場合には、この問題は一層難しくなる。
【０００９】利用可能な最新の表示サブシステム（特
に、グラフィックスサブシステム）は、同一の情報をＣ
ＲＴディスプレイおよびＬＣＤディスプレイの両方に同
時に表示することができる。このような状況は、例え
ば、ＬＣＤディスプレイを備えた携帯用ＰＣを、ＣＲＴ
ディスプレイを備えた「ドッキングステーション」内に
挿入した場合に発生する。このようなシステムは、
（１）ディスプレイの解像度が両者とも同じ（つまり、
６４０×４８０画素）であり、しかも（２）両ディスプ
レイともにリフレッシュレートが同じであるかぎりで
は、実用的である。両ディスプレイのサイズが異なる
と、表示画面に合うように、必要に応じて画像を拡大・
縮小するために何らかの垂直補間または水平補間を用い
ることが必要になる。とはいうものの、特にグラフィッ
クスとテキストが混在するような場合には、補間をおこ
なうと、通常は画像に歪みが生じる。
【００１０】非同期システムにおいては、２つのディス
プレイに対するリフレッシュレートは互いに異なる。例
えば、システムＣＲＴディスプレイは７２Ｈｚのリフレ
ッシュレートを有することがあり、ＬＣＤディスプレイ
は６０Ｈｚのリフレッシュレートを有することがある。
この場合、もし表示コントローラが両ディスプレイを同
一のフレームバッファから駆動しようとすると、内容の
問題が生じる。この内容の問題を解決するためには、２
つのフレームバッファを用いればよい。また、２つのフ
レームバッファを用いることによって、表示コントロー
ラが複数のディスプレイ上に互いに異なる複数のイメー
ジを同時に発生することも可能になる。しかし、２つの
フレームバッファを用いるこのアプローチは、より複雑
でより高くつくアプローチである。なぜなら、補助メモ
リが必要になるばかりか、表示データを独立して制御す
ることも必要になる（つまり、２つのＦＩＦＯと２つの
ＤＡＣが必要になる）からである。また、互いに異なる
２つのフレームバッファを用いると効率が低下する。な
ぜなら、データの使用がしばしばオーバーラップするか
らである。現行の２ディスプレイシステムにおいては、
データは単純に２回、つまり１フレームバッファにつき
１回ずつ格納される。
【００１１】したがって、上述した各問題に対処するこ
とができるメモリ装置ならびに同装置を用いたシステム
および方法に対する必要性が生じている。このようなメ
モリ装置ならびに同装置を用いたシステムおよび方法
は、特に、データブロックを効率よく転送することを可
能にするものであるべきである。例えば表示データの更
新といった表示動作の効率を向上させるという問題も処
理すべきである。また、このようなメモリ装置ならびに
同装置を用いたシステムおよび方法は、多数のディスプ
レイ上に複数のイメージを効率よく発生できるものであ
るべきである。
【００１２】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、データブロ
ックを効率よく転送することが可能なメモリおよびメモ
リサブシステムを提供すること、および多数のディスプ
レイ上に複数のイメージを効率よく発生するシステムを
提供することにある。
【００１３】
【課題を解決するための手段】本発明によるメモリは、
少なくとも１つの導電性ビットラインをそれぞれ有する
複数のメモリセルからなる第１の複数のカラムと、少な
くとも１つの導電性ビットラインをそれぞれ有する複数
のメモリセルからなる第２の複数のカラムと、該第１の
複数のカラムのうちの選択されたグループの該ビットラ
インを該第２の複数のカラムのうちのあるグループの該
ビットラインに選択的に接続することによって、該複数
のセルからなる第１の複数のカラムの中から選択された
少なくとも１つのセルから、該複数のセルからなる第２
の複数のカラムの中から選択された少なくとも１つのセ
ルへと少なくとも１ビットのデータを転送するために独
立制御される複数のグループに組織化された複数のゲー
トと、を備えており、そのことにより上記目的が達成さ
れる。
【００１４】ある実施形態では、前記ゲートが電界効果
トランジスタを備えている。
【００１５】ある実施形態では、前記複数のメモリセル
が複数のダイナミックランダムアクセスメモリセルを備
えている。
【００１６】ある実施形態では、前記複数のセルからな
る第１のカラムが、第１のサブアレイを形成する複数の
メモリセルからなる複数のカラム中の１つのカラムを備
えており、前記複数のセルからなる第２のカラムが、第
２のサブアレイを形成する複数のセルからなる複数のカ
ラム中の１つのカラムを備えている。
【００１７】ある実施形態では、前記第１および前記第
２のサブアレイがそれぞれ、複数のセルからなる複数の
ロウを備えており、該複数のロウのそれぞれが導電性ワ
ードラインを備えており、該第１のサブアレイの該ロウ
のワードラインが第１のロウデコーダによって制御さ
れ、かつ、該第２のサブアレイの該ロウのワードライン
が第２のロウデコーダによって制御される。
【００１８】本発明によるメモリサブシステムは、複数
のロウおよび複数のカラムをなして配置された複数のメ
モリセルからなる第１のサブアレイであって、該複数の
カラムのそれぞれが導電性ビットラインに接続され、か
つ該複数のロウのそれぞれが導電性ワードラインに接続
されている、第１のサブアレイと、複数のロウおよび複
数のカラムをなして配置された複数のメモリセルからな
る第２のサブアレイであって、該複数のカラムのそれぞ
れが導電性ビットラインに接続され、かつ該複数のロウ
のそれぞれが導電性ワードラインに接続されている、第
２のサブアレイと、該第１のサブアレイの該複数のビッ
トラインの中から選択されたいくつかのビットライン
を、該第２のサブアレイの該複数のビットライン中の対
応するいくつかのビットラインに接続する回路と、を備
えており、そのことにより上記目的が達成される。
【００１９】ある実施形態では、受け取った制御信号に
応答して、前記ゲーティング用回路が、前記複数のビッ
トラインの中から選択されたいくつかのビットラインを
接続するように動作可能であるカラム制御回路をさらに
備えている。
【００２０】ある実施形態では、前記第１および第２の
サブアレイの前記複数のビットラインが折り曲げられた
複数のビットラインを備えている。
【００２１】ある実施形態では、前記接続するための回
路が複数のゲートを備えている。
【００２２】ある実施形態では、前記複数のゲートが複
数の電界効果トランジスタを備えている。
【００２３】ある実施形態では、受け取った制御信号に
応答して、前記接続するための回路が、前記第１のサブ
アレイの前記複数のビットラインの一方および該ビット
ラインの相補ビットラインを、前記第２のサブアレイの
前記複数のビットラインの一方および該ビットラインの
相補ビットラインに接続するようにする制御回路をさら
に備えている。
【００２４】ある実施形態では、前記第１のサブアレイ
の前記複数のワードラインに接続されている第１のロウ
デコーダと、前記第２のサブアレイの前記複数のワード
ラインに接続されている第２のロウデコーダと、をさら
に備えている。
【００２５】ある実施形態では、前記第１および第２の
ロウデコーダが、それぞれ互いに異なるアドレスセット
に応答する。
【００２６】ある実施形態では、前記第１のサブアレイ
の前記複数のビットラインに接続されている第１のカラ
ムデコーダと、前記第２のサブアレイの前記複数のビッ
トラインに接続されている第２のカラムデコーダと、を
さらに備えている。
【００２７】ある実施形態では、前記第１および第２の
カラムデコーダが、それぞれ互いに異なるアドレスセッ
トに応答する。
【００２８】ある実施形態では、前記第１のカラムデコ
ーダに接続されている第１の先入れ先出しメモリと、前
記第２のカラムデコーダに接続されている第２の先入れ
先出しメモリと、をさらに備えている。
【００２９】本発明によるメモリ装置は、複数のロウお
よび複数のカラムをなす複数のダイナミックランダムア
クセスメモリセルからなる第１のサブアレイであって、
該複数のカラムのそれぞれがビットラインを備えてお
り、かつ、該複数のロウのそれぞれがワードラインを備
えている、第１のサブアレイと、複数のロウおよび複数
のカラムをなす複数のダイナミックランダムアクセスメ
モリセルからなる第２のサブアレイであって、該複数の
カラムのそれぞれがビットラインを備えており、かつ、
該複数のロウのそれぞれがワードラインを備えている、
第２のサブアレイと、第１セットのロウアドレスに応答
して、該第１のサブアレイにおける該複のワードライン
の１つを選択する第１のロウデコーダと、第２セットの
ロウアドレスに応答して、該第２のサブアレイにおける
該複数のワードラインの１つを選択する第２のロウデコ
ーダと、第１セットのカラムアドレスに応答して、該第
１のサブアレイにおける少なくとも１つのビットライン
を選択する第１のカラムデコーダと、第２セットのカラ
ムアドレスに応答して、該第２のサブアレイにおける少
なくとも１つのビットラインを選択する第２のカラムデ
コーダと、該第１のサブアレイにおける少なくとも１つ
のビットラインを、該第２のサブアレイにおける少なく
とも１つのビットラインに選択的に接続する複数のゲー
トと、を備えており、そのことにより上記目的が達成さ
れる。
【００３０】ある実施形態では、前記第１セットのロウ
アドレスが前記第２のセットのロウアドレスと等価であ
る。
【００３１】ある実施形態では、前記第１セットのカラ
ムアドレスが前記第２のセットのカラムアドレスと等価
である。
【００３２】ある実施形態では、前記第１および第２の
サブアレイの前記複数のビットラインが、複数のペアを
なす相補ビットラインとして配置されている、折り曲げ
られたビットラインを備えており、該複数のペアをなす
相補ビットラインの中から選択された１ペアの該相補ビ
ットラインによってセンス増幅器が共有されている。
【００３３】ある実施形態では、前記複数のゲート中の
少なくとも１つのゲートを通して前記第２のサブアレイ
におけるセルに転送される間に、前記第１のサブアレイ
における少なくとも１つのセルから読み出されたデータ
を一時的にラッチする、該第１のサブアレイに接続され
ているラッチング回路をさらに備えている。
【００３４】ある実施形態では、前記複数のゲートが複
数の電界効果トランジスタを備えており、該複数の電界
効果トランジスタのそれぞれが、前記第１のサブアレイ
における前記複数のビットラインの１つを前記第２のサ
ブアレイにおける前記複数のビットラインの１つに接続
する電流経路を有している。
【００３５】ある実施形態では、前記複数のゲートが、
前記メモリ装置の外側にあるソースから受け取られた少
なくとも１つの制御信号によって制御される。
【００３６】ある実施形態では、前記第１のカラムデコ
ーダに接続されている第１のＦＩＦＯと、前記第２のカ
ラムデコーダに接続されている第２のＦＩＦＯと、をさ
らに備えている。
【００３７】本発明による処理システムは、複数のロウ
および複数のカラムをなして配置された複数のメモリセ
ルからなる第１のサブアレイであって、該複数のカラム
のそれぞれが導電性ビットラインに接続され、かつ該複
数のロウのそれぞれが導電性ワードラインに接続されて
いる、第１のサブアレイと、複数のロウおよび複数のカ
ラムをなして配置された複数のメモリセルからなる第２
のサブアレイであって、該複数のカラムのそれぞれが導
電性ビットラインに接続され、かつ該複数のロウのそれ
ぞれが導電性ワードラインに接続されている、第２のサ
ブアレイと、該第１のサブアレイの中から選択された少
なくとも１つのセルにアクセスするための回路と、該第
２のサブアレイの中から選択された少なくとも１つのセ
ルにアクセスするための回路と、該第１のサブアレイの
該複数のビットラインの中から選択されたあるビットラ
インを、該第２のサブアレイの該複数のビットラインの
中から選択されたあるビットラインに接続することによ
って、該第１のサブアレイの該アクセスされたセルか
ら、該第２のサブアレイの該アクセスされたセルへとデ
ータを転送するための回路と、を備えているメモリ装置
と、該第１のサブアレイから受け取ったデータを表示す
る第１の表示装置と、該第２のサブアレイから受け取っ
たデータを表示する第２の表示装置と、を備えており、
そのことにより上記目的が達成される。
【００３８】ある実施形態では、前記第１および第２の
表示装置が互いに異なるリフレッシュレートで動作す
る。
【００３９】ある実施形態では、前記第１のサブアレイ
における前記少なくとも１つのセルにアクセスするため
の前記回路、および前記第２のサブアレイにおける前記
少なくとも１つのセルにアクセスするための前記回路
が、単一の表示コントローラに接続されている。
【００４０】ある実施形態では、前記第１のサブアレイ
における前記少なくとも１つのセルにアクセスするため
の前記回路、および前記第２のサブアレイにおける前記
少なくとも１つのセルにアクセスするための前記回路
が、単一のコアロジックチップセットに接続されてい
る。
【００４１】本発明によるデータ転送方法は、複数のロ
ウおよび複数のカラムをなして配置された複数のメモリ
セルからなる第１のサブアレイであって、該複数のカラ
ムのそれぞれが導電性ビットラインに接続され、かつ該
複数のロウのそれぞれが導電性ワードラインに接続され
ている、第１のサブアレイと、複数のロウおよび複数の
カラムをなして配置された複数のメモリセルからなる第
２のサブアレイであって、該複数のカラムのそれぞれが
導電性ビットラインに接続され、かつ該複数のロウのそ
れぞれが導電性ワードラインに接続されている、第２の
サブアレイと、該第１のサブアレイの該複数のビットラ
インの中から選択されたいくつかのビットラインを該第
２のサブアレイの該複数のビットラインの中から選択さ
れたいくつかのビットラインに接続する複数のゲート
と、を備えているメモリサブシステムにおいてデータの
転送をおこなう方法であって、該第１のサブアレイの中
から選択されたワードラインをアクティベートするステ
ップと、データを、該第１のサブアレイの該複数のビッ
トラインにおいて選択されたロウの複数のセルから検知
するステップと、該複数のゲートの中から選択されたい
くつかのゲートをアクティベートすることによって、該
第１のサブアレイの該複数のビットラインのいくつかの
ビットラインから検知されたデータを、該第２のサブア
レイの該複数のビットラインの中から選択されたいくつ
かのビットラインに接続するステップと、該第２のサブ
アレイの中から選択されたワードラインをアクティベー
トすることによって、該第１のサブアレイから、該第２
のサブアレイの中から選択された該複数のビットライン
に接続されている、ある選択されたロウおよび該複数の
カラムに属する複数のセルへとデータを書き込むステッ
プと、を含んでおり、そのことにより上記目的が達成さ
れる。
【００４２】ある実施形態では、前記検知するステップ
の後に、前記第１のサブアレイの前記複数のビットライ
ンにおいて前記データをラッチするステップをさらに含
む。
【００４３】ある実施形態では、前記第２のサブアレイ
の中から選択された前記ワードラインをアクティベート
する前記ステップの前に、前記第１のサブアレイの中か
ら選択された前記ワードラインをディアクティベートす
るステップをさらに含む。
【００４４】以下に作用を説明する。包括的にいえば、
本発明の原理によりマルチプルバンクメモリを構成し、
動作させることが可能になる。これらのメモリは、ダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）装置、ス
タティックランダムアクセスメモリ（ＳＲＡＭ）装置お
よびその他のタイプのメモリ装置を含む。概略的にいう
と、それぞれのメモリは、複数のカラムをなす複数のメ
モリセルからなる多数のサブアレイを備えている。これ
らのメモリセルのビットラインは、ゲーティング回路に
よって選択的に接続されうる。これによって、特に、１
ビットのデータを、あるメモリセルカラムから別のメモ
リセルカラムへとわずか１ゲート遅延で転送することが
可能になる。さらには、本発明の原理によって、２つの
メモリバンクが非同期的に独立して動作することが可能
になる。
【００４５】本発明の原理に基づく第１の実施形態によ
れば、少なくとも１つの導電性ビットラインを有する、
複数のメモリセルからなる第１のカラムと、やはり少な
くとも１つの導電性ビットラインを有する、複数のメモ
リセルからなる第２のカラムとを備えたメモリ装置が提
供される。第１のカラムのビットラインを第２のカラム
のビットラインに選択的に接続することによって、複数
のセルからなる第１のカラムの中から選択されたセルか
ら、複数のセルからなる第２のカラムの中から選択され
たセルへと１ビットのデータを転送することを目的とし
て、ゲートが設けられる。
【００４６】本発明の第２の実施形態によれば、それぞ
れが複数のメモリセルからなる第１および第２のサブア
レイを有するメモリサブシステムが提供される。第１の
サブアレイに属する複数のメモリセルは、複数のロウお
よびカラムをなして配置される。ここで、各カラムは導
電性ビットラインに接続され、各ロウは導電性ワードラ
インに接続される。第２のサブアレイもまた、それぞれ
が複数のセルからなる複数のロウおよびカラムとして配
置されている。第２のサブアレイの各カラムも導電性ビ
ットラインに接続され、第２のサブアレイの各ロウも導
電性ワードラインに接続されている。また、このメモリ
サブシステムは、第１のサブアレイの複数のビットライ
ンの中から選択されたいくつかのビットラインを、第２
のサブアレイの複数のビットライン中の対応するいくつ
かのビットラインに接続する回路も備えている。
【００４７】本発明の原理に基づく別の実施形態によれ
ば、複数のロウおよびカラムをなす複数のダイナミック
ランダムアクセスメモリセルからなる第１のサブアレイ
を備えたメモリ装置が提供される。ここで、各カラムは
ビットラインを備えており、各ロウはワードラインを備
えている。複数のロウおよびカラムをなす複数のダイナ
ミックランダムアクセスメモリセルからなる第２のサブ
アレイもまた設けられる。ここで、各カラムはビットラ
インを備えており、各ロウはワードラインを備えてい
る。第１セットのロウアドレスに応答して、第１のサブ
アレイの中から１つのワードラインを選択するために第
１のロウデコーダが設けられる。第２セットのロウアド
レスに応答して、第２のサブアレイの中から１つのワー
ドラインを選択するために第２のロウデコーダが設けら
れる。第１セットのカラムアドレスに応答して、第１の
サブアレイの中から少なくとも１つのビットラインを選
択するために第１のカラムデコーダが設けられ、第２セ
ットのカラムアドレスに応答して、第２のサブアレイの
中から少なくとも１つのビットラインを選択するために
第２のカラムデコーダが設けられる。最後に、第１のサ
ブアレイにおける少なくとも１つのビットラインを、第
２のサブアレイにおける少なくとも１つのビットライン
に選択的に接続するために、複数のゲートが設けられ
る。
【００４８】また、本発明の原理は処理システムにおい
ても実現される。このような処理システムは、複数のロ
ウおよびカラムをなして配置された複数のメモリセルか
らなる第１のアレイを備えたメモリ装置を含んでいる。
ここで、各カラムは導電性ビットラインに接続されてお
り、各ロウは導電性ワードラインに接続されている。ま
た、このメモリ装置は、複数のロウおよびカラムをなし
て配置された複数のメモリセルからなる第２のサブアレ
イも備えている。ここで、各カラムは導電性ビットライ
ンに接続されており、各ロウは導電性ワードラインに接
続されている。このメモリ装置はさらに、第１のサブア
レイの中から選択された少なくとも１つのセルにアクセ
スするための回路と、第２のサブアレイの中から選択さ
れた少なくとも１つのセルにアクセスするための回路と
を備えている。第１のサブアレイに属する複数のビット
ラインの中から選択された１つのビットラインを、第２
のサブアレイに属する複数のビットラインの中から選択
された１つのビットラインに接続することによって、第
１のサブアレイ中のアクセスされたセルから第２のサブ
アレイ中のアクセスされたセルへとデータを転送するた
めの回路も設けられる。また、この処理システムは、第
１のサブアレイから受け取ったデータを表示する第１の
表示装置と、第２のサブアレイから受け取ったデータを
表示する第２の表示装置とを備えている。
【００４９】また、本発明の原理は、メモリサブシステ
ムにおいてブロック転送をおこなうための方法としても
実現される。この方法におけるメモリサブシステムは、
複数のロウおよびカラムをなして配置された複数のメモ
リセルからなる第１および第２のサブアレイを備えてお
り、各カラムは導電性ビットラインに接続され、各ロウ
は導電性ワードラインに接続されている。また、このメ
モリサブシステムは、第１のサブアレイに属する複数の
ビットラインの中から選択されたいくつかのビットライ
ンを、第２のサブアレイに属する複数のビットライン中
の対応するいくつかのビットラインに接続する、複数の
ゲートを有している。ある方法によれば、第１のサブア
レイの中から選択されたワードラインがアクティベート
される。第１のサブアレイの各ビットラインにおけるデ
ータは、選択されたロウに属する複数のセルから検知さ
れる。複数のゲートの中から選択されたいくつかのゲー
トがアクティベートされ、検知されたそのデータは、第
１のサブアレイの対応する複数のビットラインから第２
のサブアレイの中から選択された複数のビットラインへ
と接続される。第２のサブアレイの中から選択されたワ
ードラインがアクティベートされると、データは、第１
のサブアレイから、第２のサブアレイの中から選択され
たロウに属する複数のセルへと書き込まれる。
【００５０】本発明の原理を実現するメモリ装置、なら
びに同装置を用いたシステムおよび方法によって、従来
の技術よりもはるかに優れた効果が得られる。本発明の
原理によれば、中でも、メモリサブシステム内でデータ
ブロックを効率よく転送することが可能になる。高能率
ブロック転送が実現されると、それにともなって、例え
ば表示データの更新といった各種表示動作や、ブロック
の移動／複写などを最適化することも可能になる。ま
た、本発明の原理によれば、多数のディスプレイ上に複
数のイメージを効率よく発生することも可能になる。こ
のことは、複数のディスプレイが互いに異なるリフレッ
シュレートで非同期的にリフレッシュされる場合には特
に効果的である。
【００５１】以上の要旨は、以下に述べる本発明の詳細
な説明をよりよく理解できるように、本発明の各種特徴
および技術的長所をやや大まかに概観したものである。
本発明の請求の範囲の各主題を構成する、本発明のその
他の特徴および長所について以下に説明する。本願明細
書に開示される着想および具体的実施形態については、
本発明と同じ目的を実現するために別種の構造を改変・
設計する際の基礎として容易に利用可能であることは、
当業者には理解できるであろう。また、そのように等価
である構成が、添付の請求の範囲に述べられている本発
明の着想および範囲を超えることはないことも、当業者
には認識できるであろう。
【００５２】
【発明の実施の形態】本発明およびその長所をより完全
に理解できるように、添付の図面を参照しながら、以下
に本発明を詳細に説明する。
【００５３】本発明の原理およびその長所は、図１〜図
５に図示されている実施形態を参照することによって、
最もよく理解することができる。なお全図面を通して、
同一の参照番号は同一の構成要素を示す。本発明の原理
を実現するメモリ装置は数多くの用途で適用可能ではあ
るが、一例を示すことを目的として、このメモリ装置
は、パーソナルコンピュータに典型的に用いられる基本
処理システムアーキテクチャに適用されるものとして以
下の説明を進める。
【００５４】図１は、処理システム１００の一部を示す
高レベル機能ブロック図である。システム１００は、中
央処理ユニット１０１と、ＣＰＵローカルバス１０２
と、コアロジック１０３と、表示コントローラ１０４
と、システムメモリ１０５と、ディジタル／アナログ変
換器（ＤＡＣ）１０６と、フレームバッファ１０８と、
表示装置１０７ａと、オプションの表示装置１０７ｂ
と、を備えている。
【００５５】ＣＰＵ１０１は、システム１００の全動作
を制御する「マスタ」である。ＣＰＵ１０１は、特に各
種データ処理機能を実行し、ユーザのコマンドおよび／
またはアプリケーションソフトウェアの実行に応答して
表示ユニット１０７上に表示されるグラフィックデータ
の内容を判別する。ＣＰＵ１０１は、例えばインテルペ
ンチアムクラスマイクロプロセッサといった、市販のパ
ーソナルコンピュータに用いられている汎用のマイクロ
プロセッサでありうる。ＣＰＵ１０１は、ＣＰＵローカ
ルバス１０２を介してシステムの残りの部分と通信す
る。ＣＰＵローカルバス１０２としては、例えば、（業
界において通常用いられている）特殊バスあるいは汎用
バスを用いることができる。
【００５６】コアロジック１０３は、ＣＰＵ１０１の制
御の下に、ＣＰＵ１０１、表示コントローラ１０４およ
びシステムメモリ１０５との間でのデータ、アドレス、
制御信号および指令のやりとりを制御する。コアロジッ
ク１０３は、システムの残りの部分、特にＣＰＵ１０１
と互換性を有するように設計された、市販されている多
数のコアロジックセットのどれでもよい。１つ以上のコ
アロジックチップ、例えば図示されているシステムにお
けるチップ１１２は、典型的には「アドレスおよびシス
テムコントローラ専用」である。また、１つ以上のコア
ロジックチップ、例えば図１のチップ１１４は、「デー
タ専用」である。概略的にいうと、アドレス専用コアロ
ジックチップ１１２は、ＣＰＵ１０１とＣＰＵバス１０
２のアドレスパスとの間のインタフェースとして作用
し、キャッシュタグ、セットに付随した（associativ
e）キャッシュタグおよびキャッシュのコヒーレンシを
確保するために必要なその他のデータを含むキャッシュ
メモリを保守し、キャッシュ「バススヌーピング（snoo
ping）」を実行し、システムメモリまたはキャッシュに
おけるＤＲＡＭに必要な制御信号を発生し、全管理トラ
ンザクションを制御する。概略的にいうと、データ専用
チップ１１４は、ＣＰＵ１０１とＣＰＵバス１０２のデ
ータパスとの間のインタフェースとして作用し、アドレ
スチップ１１２またはＣＰＵ１０１に対してサイクル終
了応答を発し、そのサイクルが不完全である場合には動
作を打ち切り、かつバス１０２のデータパスに対する仲
立ちとなる。
【００５７】ＣＰＵ１０１は、直接、または外部（Ｌ
２）キャッシュ１１５を介してコアロジック１０３と通
信する。Ｌ２キャッシュ１１５は、例えば２５６キロバ
イト速の少なくとも１つのＳＲＡＭ装置でありうる。な
お、ＣＰＵ１０１は、典型的には１６キロバイト以下で
あるオンボード（Ｌ１）キャッシュを含んでいてもよ
い。
【００５８】表示コントローラ１０４は、市販されてい
る多数のＶＧＡ表示コントローラのどれでもよい。表示
コントローラ１０４としては、例えば、シーラスロジッ
クＣＬ−ＧＤ７５４ｘシリーズの表示コントローラのい
ずれかを用いることができる。このようなコントローラ
の構成および動作は、ＣＬ−ＧＤ７５４ｘアプリケーシ
ョンブック（Rev 1.0、1994年11月22日）およびＣＬ−
ＧＤ７５４２ ＬＣＤＶＧＡコントローラ暫定版データ
ブック（Rev 1.0.2、1994年6月）に記載されている。こ
れらの文献は両方とも、カリフォルニア州、フレモンの
シーラスロジック社（Cirrus Logic, Inc）から入手可
能であり、本願も参考として援用している。表示コント
ローラ１０４は、コアロジック１０３を介して、または
ＣＰＵローカルバス１０２を通してＣＰＵ１０１から直
接に、ＣＰＵ１０１からのデータ、指令および／または
アドレスを受け取ることができる。データ、指令および
アドレスは、コアロジック１０３を介して、表示コント
ローラ１０４と、システムメモリ１０５との間でやりと
りされる。また、アドレスおよび指令は、ローカルバス
を介しても、コアロジック１０３と表示コントローラ１
０４との間でやりとりすることができる。ローカルバス
としては、例えば、ＰＣＩローカルバスを用いることが
できる。概略的にいうと、表示コントローラ１０４は、
スクリーンリフレッシュを制御し、例えばライン描画、
ポリゴン描画（polygon fills）、色空間変換、表示デ
ータ補間、ズーム制御およびビデオストリーム化などの
限られた数のグラフィック機能を実行し、電力管理とい
ったその他のシステム管理タスク（ministerial chore
s）の操作を行う。一番重要なことは、表示コントロー
ラ１０４は、スクリーンリフレッシュの間にフレームバ
ッファ１０８から表示ユニット１０７に与えられる画素
データのラスタを制御する点であり、表示データの更新
を行う間にＣＰＵ１０１とフレームバッファ１０８との
間のインタフェースとして作用するという点である。ビ
デオデータは、表示コントローラ１０４に直接入力して
もよい。
【００５９】ディジタル／アナログ変換器１０６は、コ
ントローラ１０４からディジタルデータを受け取り、こ
れに応答してアナログデータをドライブ表示１０７ａお
よび１０７ｂ（後者は使用時に限る）に出力する。図示
されている実施形態においては、ＤＡＣ１０６は、表示
コントローラ１０４とともに単一のチップ上に一体化さ
れる。システム１００の特定の実施形態では、ＤＡＣ１
０６は、いくつかオプションを挙げれば、カラーパレッ
ト、ＹＵＶ／ＲＧＢフォーマット変換回路、および／ま
たはＸ−およびＹ−ズーム回路を備えていてもよい。表
示１０７は、例えば、ＣＲＴユニット、液晶表示、電界
発光表示、プラズマ表示、あるいは、複数の画素として
画像を画面上に表示するその他のタイプの表示装置であ
りうる。なお、別の実施形態においては、「表示」１０
７は、レーザプリンタ、あるいはそれに類似する文書表
示／印刷装置などのその他のタイプの出力装置であるこ
ともある。
【００６０】後に詳しく説明するように、本発明の原理
によって、２つの表示１０７ａおよび１０７ｂが（たと
えそれぞれのサイズやリフレッシュレートが違っていて
も）同時に動作することが可能になる。例えば、表示１
０７ａは６０Ｈｚのリフレッシュレートで動作するＬＣ
Ｄ携帯用ＰＣ表示でありうるし、表示１０７ｂは７０Ｈ
ｚまたは７２Ｈｚで動作するドッキングシステムのＣＲ
Ｔ表示でありうる。
【００６１】システム１００におけるデータパスは、設
計次第で変わることがある。例えば、システム１００
は、「６４ビット」システムでもありうるし、「７２ビ
ット」システムでもありうる。ここでは、説明を目的と
して６４ビットのシステムが採用される。その場合、Ｃ
ＰＵバス１０２およびＰＣＩバス１１６のデータパスを
含む各データ接続部、コアロジック１０３を介してシス
テムメモリ１０５および表示コントローラ１０４にいた
るデータパス、および表示コントローラ１０４とフレー
ムバッファ１０８との間のデータ相互接続部は、すべて
６４ビット幅である。なお、アドレス相互接続部は、メ
モリのサイズ、および、データバイトの選択や、誤り検
出・訂正や、仮想メモリ動作などをサポートする必要性
を含むさまざまな要因によって変わることがある。今日
の典型的なＣＰＵプロセッサシステムにおいては、ＣＰ
Ｕバス１０２およびＰＣＩバス１１６のアドレス部は、
典型的には３０ビット幅のオーダーである。
【００６２】図２は、本発明の原理が好適に適用される
別のシステムアーキテクチャである。この実施形態にお
いては、メモリ１０５は「統一された」メモリシステム
である。なぜなら、システムメモリ１０９およびフレー
ムバッファ１０８が、単一の集積回路、または複数の集
積回路からなる単一のバンクに一括して配置されている
からである。このことは、フレームバッファがシステム
メモリと別々に離れた位置に設けられており、表示コン
トローラを通してシステムの残りの部分とインタフェー
スするようなシステムとは対照的である。システムメモ
リ１０９は、好ましくは、ＣＰＵ１０１の制御の下に必
要に応じてデータ、アドレスおよび指令を格納すること
によって、各種処理機能およびアプリケーションプログ
ラムを実行する従来のシステムメモリである。従来のシ
ステムと同様に、フレームバッファ１０８は、要求され
た画素データを格納し、表示ユニット１０７の画面上に
要求された画像を発生する。
【００６３】図３は、本発明の原理を実現するメモリ２
０の機能ブロック図である。好ましい実施形態において
は、メモリ２０は単一の集積回路チップ上に製造され
る。ただし、本発明は単一のチップによる実施形態には
限定されない。
【００６４】メモリ２０は、上部バンク（サブアレイ）
２００ａおよび下部バンク（サブアレイ）２００ｂに分
割されるｎ個のロウおよびｍ個のカラムをなす複数のメ
モリセルからなるアレイを含んでいる。好ましい実施形
態においては、これらのメモリセルはダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）セルである。ただし、
別の実施形態においては、例えばスタティックランダム
アクセスメモリ（ＳＲＡＭ）セルのような、その他のメ
モリ装置を用いることもできる。
【００６５】ＤＲＡＭの動作の基本的原理については、
「１個の６４ｋダイナミックＲＡＭが１６ｋの部品を超
えるのにわずか５ボルトの供給を必要とする」（G.R. M
ohanRaoおよびJohn Hewkin、Electronics、1978年9月28
日、第109〜116頁）、「わずか５ボルトの６４ｋ ＤＲ
ＡＭ」（L.S. White、N.H. Hong、D.J. Redwineおよび
G.R. Mohan Rao、International Solid State Circuit
Conference 1980、Digest of Technical Papers、第230
〜231頁）、「試験用設計機能を有する１ＭｂＤＲＡ
Ｍ」（J. Neal、B. Holland、S. Inoue、W.K. Loh、H.
McAdamsおよびK. Poteet、International Solid State
Circuit Conference 1986、Digest of Technical Paper
s、第264〜265頁）、「内部電圧ビットラインプリチャ
ージが半分の４Ｍｂ ＤＲＡＭ」（International Solid
State Circuit Conference 1986、Digest of Technica
l Papers、第270〜271頁）、「同期ＤＲＡＭ用フルビッ
トプリフェッチアーキテクチャ」（T. Sunaga、K. Hoso
kawa、Y. Nakamura、M. Ichinose、A. Moriwaki、S. Ka
kimiおよびN. Kato、IEEE Journal of Solid State Cir
cuits、第30巻、第9号、1995年9月、第994〜1005頁）、
および「ＡＳＩＣチップ用のＤＲＡＭマクロ」（IEEE J
ournal of Solid State Circuits、第30巻、第9号、199
5年9月、第1006〜1014頁）に記載されている。本願も、
これらの文献のすべてを参考として援用している。
【００６６】図示されている実施形態においては、サブ
アレイ２００ａは、０番目のロウからｎ／２番目までの
ロウを含んでおり、サブアレイ２００ｂは、（ｎ／２）
＋１番目のロウからｎ番目までのロウを含んでいる。た
だし、別のロウ構成を用いることも可能である。各ロウ
は、導電性ワードライン２０１に接続されている。サブ
アレイ２００ａのワードライン２０１は、ロウデコーダ
回路２０４ａに接続されており、その回路により制御さ
れる。一方、サブアレイ２００ｂのワードライン２０１
は、ロウデコーダ回路２０４ｂに接続されており、その
回路により制御される。
【００６７】好ましい実施形態においては、複数のセル
からなる複数のカラムはそれぞれ、一対の折り曲げられ
たビットライン２０２として配置される。この一対のビ
ットラインの一方は、選択されたセルから「真である論
理（true logic）」データを運ぶのに用いられ、他方は
そのデータの補数を運ぶために用いられる。図３では、
ビットラインペアＢＬＡ０および／ＢＬＡ０（ここで、
「／（スラッシュ）」は負論理（バー）を示す）からビ
ットラインペアＢＬＡｍおよび／ＢＬＡｍまでがサブア
レイ２００ａに含まれており、ビットラインペアＢＬＢ
０および／ＢＬＢ０からビットラインペアＢＬＢｍおよ
び／ＢＬＢｍまでがサブアレイ２００ｂに含まれてい
る。サブアレイ２００ａおよび２００ｂの複数のビット
ライン２０２はそれぞれ、対応するカラムデコーダ／セ
ンス増幅器回路２０５ａおよび２０５ｂに接続されてお
り、その回路によって制御される。本発明の原理によれ
ば、回路２０５の各ブロックは、さらに、カラムアドレ
スに応答してカラムデコーダによってわたされたデータ
を選択的にラッチするラッチを１ビットライン２０２に
つき少なくとも１つ有している。
【００６８】図４は、図３に示す好ましい実施形態によ
る折り曲げられた何対かのビットライン２０２の代表例
をより詳細に図示する模式図である。同様のビットライ
ン／セル構成は、サブアレイ２００ａの残りの部分に適
用可能であり、サブアレイ２００ｂにも同様に適用可能
である。この場合、メモリセル２２０はＤＲＡＭセルで
あるものとする。なお、後述するように、この構成は検
知に際してすぐれた効果を発揮するものであるので、好
ましい実施形態では、このように折り曲げられたビット
ラインが用いられるものとする。ただし、別の実施形態
においては例えばオープンビットラインといったその他
の構成を用いることも可能である。
【００６９】折り曲げられたビットラインを用いる構成
においては、各ビットラインＢＬＡｘに属する複数のメ
モリセル２２０は、対応する偶数番目のワードライン２
０１に接続されており、そのビットラインと「相補的関
係にある」ビットライン／ＢＬＡｘは、対応する奇数番
目のワードラインに接続されている。図４に示すよう
に、偶数番目のロウ０に沿った（一例として図示されて
いる）一対のセル２２０はビットラインＢＬＡ０および
ＢＬＡ１に接続されており、奇数番目のロウ１に沿った
（一例として図示されている）一対のセル２２０はビッ
トライン／ＢＬＡ０および／ＢＬＡ１に接続されてい
る。サブアレイ２００ａおよび２００ｂの全体を通して
このパターンが反復される。
【００７０】図４に示すビットラインＢＬＡ０および／
ＢＬＡ０や、ビットラインＢＬＡ１および／ＢＬＡ１と
いったビットラインペアはそれぞれ、センス増幅器２２
１に接続されている。センス増幅器２２１は、対応する
ビットラインペアをなすビットラインＢＬＡｘと／ＢＬ
Ａｘとの間の電圧差を検知する。なお、図４の構成では
検知用の電圧基準を用いていないが、別の実施形態にお
いては、当該分野では公知の（さきほど参照した）適切
な電圧基準回路を設けてもよいことには注意が必要であ
る。センス増幅器は次に、検知した電圧の振れ次第で、
完全な論理１または完全な論理０にラッチする。例え
ば、ロウ０におけるセル２２０（セルＡ）およびビット
ラインＢＬＡ０を読み出すものとする（書き込み動作の
場合も、ビットラインおよびセルキャパシタにデータを
流し込むことを別にすれば同様である）。ビットライン
ＢＬＡ０および／ＢＬＡ０をＶｃｃにプリチャージする
（別の実施形態においては、ビットラインをＶｓｓにプ
リチャージし、アクセスをおこなう間の電圧を適切に反
転させてもよい）。ロウ０に対応するワードライン２０
１は、ロウデコーダ２０４ａによってアクティブ（論理
ハイ）状態に設定される。もしセルＡが論理０を格納し
ているのなら（つまり、０のチャージがセルキャパシタ
にあるのなら）、ビットラインＢＬＡ０の容量上の電圧
にかかっているチャージは、（Ｖｃｃのプリチャージ状
態にある）ビットライン／ＢＬＡ０の容量にかかるチャ
ージに対してディスチャージされる。電圧の振れがセン
ス増幅器２２１によって検知されると、センス増幅器２
２１は、ＢＬＡ０を完全な論理０の電圧にラッチし、ビ
ットライン／ＢＬＡ０をその補数である論理１にラッチ
する。一方、もしセルＡが論理１を格納しているのな
ら、セルキャパシタはビットラインＢＬＡ０を、ビット
ライン／ＢＬＡ０に対してチャージアップし、センス増
幅器２２１は、ビットラインＢＬＡ０を論理１にラッチ
し、ビットライン／ＢＬＡ０をその補数である論理０に
ラッチする。なお、例えばセルＢといったロウ１に沿っ
たセルにアクセスする場合には、ビットラインＢＬＡ０
および／ＢＬＡ０の果たす役割が逆になることは理解さ
れたい。その場合、ビットライン／ＢＬＡ０が「真であ
るデータ値」にラッチされ、ＢＬＡ０がその補数にラッ
チされる。
【００７１】本発明の原理によれば、アレイ２００ａお
よび２００ｂにおいて互いに対応している一対のビット
ラインを、カラム制御回路２０６の制御の下にゲート２
０３を介して、互いに選択的に接続することができる。
後に詳しく説明するように、この構成によれば、１ビッ
トあたりわずか１のゲート遅延でデータをサブアレイ２
００ａからサブアレイ２００ｂへと転送することが可能
となり、効果的である。好ましい実施形態においては、
ゲート２０３は、各ビットライン２０２を相互に接続す
るソース−ドレインパスと、制御回路２０６に接続され
ているゲートとを有する電界効果トランジスタである。
図３にはｎ−チャネルの装置が図示されているが、どの
ような論理および電圧極性を実現するのが望ましいかに
よっては、ｐ−チャネルの装置あるいはさらに複雑な論
理ゲートを用いてもよい。
【００７２】図示されている実施形態においては、サブ
アレイ２００ａのビットラインＢＬＡ０をサブアレイ２
００ｂのビットラインＢＬＢ０に接続することができ、
ビットライン／ＢＬＡ０は／ＢＬＢ０に接続することが
できる。以下も同様である。アレイの反対側の端部で
は、ビットラインＢＬＡｍはビットラインＢＬＢｍに接
続することができ、ビットライン／ＢＬＡｍはビットラ
イン／ＢＬＢｍに接続することができる。ビットライン
２０２は、ビットラインＢＬＡ０がビットラインＢＬＢ
０に接続されるとき、ビットライン／ＢＬＡ０がビット
ライン／ＢＬＢ０に同時に接続されるといったように、
好ましくは一対のものとして制御される。したがって、
図３に図示されているように、各ペアに対応するゲート
２０３は、同じ制御ライン２０７を介して同一のカラム
制御回路２０６に共通に接続される。カラム制御回路２
０６は、入力／出力および制御回路２０８を通して受け
取られた複数の制御信号Ｃｏｌｓｅｌ０〜Ｃｏｌｓｅｌ
ｘに応答して、サブアレイ２００ａにおける複数のビッ
トラインを、サブアレイ２００ｂにおける対応する複数
のビットラインに接続する。
【００７３】回路２０８はまた、従来のデータおよびア
ドレス用のバッファおよびラッチ、クロック発生回路、
およびページモードカラムアドレスインクリメント回路
も備えている。回路２０８は、好ましくは、ロウアドレ
スストローブ（ＲＡＳ）およびカラムアドレスストロー
ブ（ＣＡＳ）に応答して、マルチプレクスされたアドレ
スバスからアドレスシリアルに与えられた複数のロウア
ドレスおよび複数のカラムアドレスをラッチインする。
同期ＤＲＡＭ設計の場合には、マスタクロックは、基本
的なＤＲＡＭ動作を要求する。
【００７４】カラム制御信号Ｃｏｌｓｅｌｘの必要な個
数は、カラム制御回路２０６とゲート２０３との間の制
御ライン２０７の本数と同様に、必要とされる制御の細
かさ（control resolution）およびセルアレイのサイズ
次第で変わる。例えば、サブアレイ２００ａおよび２０
０ｂがいずれも、それぞれが複数のセルからなる５１２
ペアのカラムを有している（つまり、合計１０２４本の
ビットライン２０２がある）ものとし、互いに対応する
ビットラインペア同士を個別に接続する（つまり、ビッ
トラインペアＢＬＡｘおよび／ＢＬＡｘをビットライン
ペアＢＬＢｘおよび／ＢＬＢｘに接続する）能力が望ま
れているものとすると、各ペアのゲート２０３と制御回
路と２０６との間に５１２本の制御ライン２０７が必要
になり、制御信号Ｃｏｌｓｅｌｘの個数は１０になる
（２10＝１０２４）。
【００７５】好ましい実施形態においては、多数のビッ
トラインペアＢＬＡｘおよび／ＢＬＡｘを１ブロックと
して対応する多数のビットラインペアＢＬＢｘおよび／
ＢＬＢｘに同時に接続することができる。これによっ
て、外部からの制御信号Ｃｏｌｓｅｌｘの個数を減らす
ことができ、チップ上の制御ライン２０７の本数を減ら
すこともできる。例えば、データが６４ビットブロック
のかたちで（６４組のビットラインペアつまり１２８本
のビットラインを通して）サブアレイ間でやりとりさ
れ、各サブアレイ２００が５１２組のカラムペアを有し
ているものとする。その場合、わずか８本の制御ライン
２０７が必要になるだけであり、各制御ラインを対応す
る１２８個のゲート２０３に接続すればよい。これにと
もない、８個の６４ビットカラムブロックの中から１つ
を選択するのに必要な外部からの制御信号Ｃｏｌｓｅｌ
ｘの個数は３つになる。
【００７６】従来のアクセス（リード、ライト、リード
−モディファイ−ライト、リフレッシュ）をおこなう
間、すべてのゲート２０３はターンオフされる。ロウア
ドレスおよびカラムアドレスは、ＲＡＳおよびＣＡＳに
応じて外部のソースからワード（アドレス）シリアルに
入力される（メモリ２０は、マスタクロックに合わせて
動作する同期ＤＲＡＭであってもよい）。メモリ２０の
ある実施形態においては、ロウデコーダ２０４は別々の
ロウアドレスセットに応答して動作し、カラムデコーダ
２０５は別々のカラムアドレスセットに応答して動作す
る。この実施形態においては、アドレスピンＡｄｄ０〜
ＡｄｄＱおよびデータピンＤＱ０〜ＤＱＲは、以下に示
す２つの方法のいずれかを用いて構成することができ
る。第１の方法によれば、別々のサブセットのアドレス
ピンＡｄｄ０〜ＡｄｄＱおよび別々のサブセットのデー
タピンＤＱ０〜ＤＱＲを、各サブアレイ２００に接続さ
れているロウデコーダ２０４およびカラムデコーダ２０
５に専用とすることができる。好ましくは、２セットの
アドレスおよびデータラッチを入力／出力回路２０８に
設け、１セットずつを各サブセットのアドレスピンおよ
びデータピンに用いることができる。この構成において
は、アドレスおよびデータピンのカウントは増加するも
のの、互いに対応するアドレスおよびデータピンサブセ
ットを通して両アレイに対して同時に、しかも独立して
アドレスし、アクセスすることができる。第２の方法に
よれば、アドレスピンＡｄｄ０〜ＡｄｄＱおよびデータ
ピンＤＱ０〜ＤＱＲをサブアレイ２００ａおよび２００
ｂの間で共用することができる。ここでも、好ましくは
２セットのアドレスおよびデータラッチが設けられる。
この場合、アドレス／データピンカウントは減少し、両
サブアレイに対するアクセスは「インターリーブ」され
る。ある与えられたＲＡＳサイクルの間、第１のサブア
レイ２００に対するロウおよびカラムアドレスは、ＲＡ
ＳおよびＣＡＳに応じ、アドレスピンＡｄｄ０〜Ａｄｄ
Ｑを通して回路２０８によりラッチインされ、データピ
ンＤＱ０〜ＤＱＲを通して所望のアクセスをすることが
できる。引き続いて、ＲＡＳおよびＣＡＳに応じ、アド
レスピンＡｄｄ０〜ＡｄｄＱを通して適切なロウおよび
カラムアドレスをラッチインすることによって、第２の
サブアレイ２００へのアクセスをおこなうことができ、
データピンＤＱ０〜ＤＱＲを通してアクセスすることが
できる。
【００７７】第２の実施形態においては、ロウデコーダ
２０４ａおよび２０４ｂは同一のアドレス空間に存在
し、外部のソース（例えば、コアロジック）から受け取
った同一セットのアドレスに応答する。この場合、所望
のアクセスはサブアレイ２００ａおよび２００ｂのどち
らに対してなすべきかを選択するために、バンクセレク
ト信号が用いられる。好ましくは、カラムデコーダ２０
５ａおよび２０５ｂもまた同一のカラムアドレス空間に
存在するので、同一セットのカラムアドレスに応答する
ことになる。ただし、このことは本発明の必要条件では
ない。
【００７８】本発明の原理によれば、オプションとし
て、ブロック転送をメモリ２０において以下のようにお
こなうことができる。ここでは、説明を目的として、あ
るサブアレイ２００から別のサブアレイ２００への交換
は、６４ビットのブロックによりなされるものとする。
また、アドレスおよびデータピンを共用（マルチプレク
ス）する上述の実施形態を用い、やはり上述したよう
に、ロウデコーダ２０４は別々のアドレス空間に存在す
るものとする。
【００７９】ソースサブアレイ２００におけるソースブ
ロックに対する第１のロウアドレスおよび第１のカラム
アドレスが（ここでは、説明を目的として、サブアレイ
２００ａのロウ０に属する最初の６４本の偶数番目のビ
ットラインＢＬＡ０〜ＢＬＡ６４を通して）、従来の方
法によりＲＡＳおよびＣＡＳに応じて入力／出力回路２
０８により受け取られ、ラッチされる。また、ＲＡＳが
ロウになると、メモリ２０はプリチャージサイクルから
アクティブサイクルへと遷移する。すると、ロウ０のす
べてのセルがターンオンされ、それらのセルに格納され
ているデータは、センス増幅器２２１によって検知さ
れ、ラッチされる。
【００８０】本実施例においては、カラムデコーダ２０
５ａは、ソースアレイ２００ａに対する第１のカラムア
ドレスに応答して、最初の６４本のビットライン２０２
を選択する。対応するセンス増幅器によって、これら６
４本のビットライン上に保持されているデータは、カラ
ムデコーダによってわたされ、カラムデコーダ／センス
増幅器２０５ａ内のラッチの中にラッチされる。する
と、ＲＡＳは、プリチャージ（論理ハイ）状態に戻る。
【００８１】次に、新しいＲＡＳサイクルが開始され、
ＲＡＳの立下がりエッジに同期して第２のロウアドレス
がラッチインされ、ＣＡＳの立下がりエッジに同期して
第２のカラムアドレスがラッチインされる。本実施例に
おいては、これらのアドレスは、そのデスティネーショ
ンサブアレイ２００ｂのある位置に対応している。な
お、図示されている実施形態においては、ゲート２０３
がターンオンされると、サブアレイ同士の間でデータを
正しく転送できるように、ソースサブアレイにおいてア
ドレスされたカラムは、デスティネーションサブアレイ
においてアドレスされたカラムに対してそのロウの位置
において対応している。例えば、もし最初のＲＡＳサイ
クルに、ソースサブアレイ２００ａにおける最初の６４
個のカラムがアドレスされるとすると、第２のＲＡＳサ
イクルにおいては、デスティネーションサブアレイ２０
０ｂにおける最初の６４個のカラムがアドレスされる。
【００８２】その後、複数の制御信号Ｃｏｌｓｅｌｘが
受け取られ、ゲート２０３を介してサブアレイ２００ａ
および２００ｂにおける対応するビットラインペア同士
を互いに接続する。本実施例においては、ゲート２０３
を選択することによって、第１のＲＡＳサイクルの間に
ソースサブアレイ２００ａにおいてアドレスされたブロ
ックから読み出されラッチされたデータの６４ビット
を、第２のＲＡＳサイクルの間に対応するビットライン
２０２を通してデスティネーションサブアレイ２００ｂ
においてアドレスされたブロックに接続することが可能
になる。このデータは、デスティネーションカラムアド
レスに応じて、デコーダ／センス増幅器回路２０５ｂ内
のラッチにわたされる。すると、アドレスされたデステ
ィネーションロウのワードライン２０１がアクティベー
トされる。ラッチされたデータを表現する電圧は、選択
された複数のカラムに対応するデスティネーションロウ
に沿った複数のセル内に流し込まれる。ブロックの複写
／移動がこのようにして実現される。
【００８３】要求されたサブセットのアドレスピンを各
ロウデコーダ２０４／サブアレイ２００に供給する各種
実施形態においては、ブロック転送をおこなうための第
２の方法が実現可能となる。この場合、サブアレイ２０
０ａおよび２００ｂの両者に対応するロウアドレスが、
アドレスピンＡｄｄ０〜ＡｄｄＱに同時に提示され、Ｒ
ＡＳと同期してラッチインされる。ひきつづいて、サブ
アレイ２００ａおよび２００ｂの両者に対応するカラム
アドレスが、アドレスピンＡｄｄ０〜ＡｄｄＱにおいて
同時に受け取られ、ＣＡＳと同期してラッチインされ
る。
【００８４】ここでもサブアレイ２００ａがソースサブ
アレイであり、サブアレイ２００ｂがデスティネーショ
ンサブアレイであるとすると、ついさきほど説明したよ
うに、転送されるべきデータブロックは、アドレスされ
たセルから読み出され、デコーダ／センス増幅器２０５
ａのラッチの中にラッチされる。
【００８５】ソースサブアレイ２００ａにおける選択さ
れたロウ（ロウ０）のワードライン２０１は、ディアク
ティベートされる（ローにプルダウンされる）。ソース
サブアレイ２００ａにおいてアドレスされたカラムと、
デスティネーションサブアレイ２００ｂにおいてアドレ
スされたカラムとを接続するゲート２０３がターンオン
される。サブアレイ２００ａにおける複数のセルからの
データは、サブアレイ２００ｂのビットラインへと転送
され、カラムデコーダ／センス増幅器２０５ｂのラッチ
によってラッチされる。すると、デスティネーションロ
ウのワードライン２０１がアクティベートされ（ハイに
プルアップされ）、ラッチ内のデータは、デスティネー
ションセルのキャパシタ内に流し込まれる。
【００８６】あるいは、データをソースおよびデスティ
ネーション用のセンス増幅器／カラムデコーダブロック
２０５内でラッチを用いて先にラッチしてもよいことに
は注意が必要である。この場合、センス増幅器は、ワー
ドラインの切替中はビットライン上の電圧を維持しう
る。さらには、カラムの復号化を先におこない、転送す
るビットを選択するのにゲート２０３のみを用いてもよ
い。
【００８７】なめらかな動作を確実におこなうために
は、両サブアレイ２００の物理的構造は実質的に同一で
あるべきである。中でも、セル密度、ロウ／カラムピッ
チ、ビットライン長（したがって、ビットライン容量も
含む）、ならびにロウおよびカラムあたりのセルの個数
は、実質的に同一であるべきである。また、上述したよ
うに折り曲げられたビットラインを用いる構成による実
施形態においても、なめらかな動作を確実におこなうこ
とができる。折り曲げられたビットラインを用いること
により得られる格別の効果としては、ブロック転送中
に、あるサブアレイのビットラインをもう一方のサブア
レイのビットラインに接続する時にたとえ電圧降下が発
生しても、各ビットラインペアをなす相補ビットライン
間の差をよりよく検知することが可能になり、また、ノ
イズの影響をさらに排除することが可能になる点が挙げ
られる。例えば、全ビットラインがＶｓｓにプリチャー
ジされているものとする。もし論理１がソースセルから
読み出されれば、それに接続されているビットライン
は、それに接続されているセンス増幅器によって、およ
そＶｃｃにラッチインされる。対応するゲート２０３が
電荷を供給する（sourcing）ビットラインをデスティネ
ーションビットラインに接続すると、（両ビットライン
の容量が同じであると仮定すれば）これら２つのビット
ライン上の電圧はＶｃｃ／２にまで低下する。デスティ
ネーションビットラインおよびそれとペアをなす相補ビ
ットラインの間の差を検知した後、デスティネーション
サブアレイ２００のセンス増幅器は、デスティネーショ
ンビットライン上の（依然としてプリチャージ電圧Ｖｓ
ｓのままである）電圧をＶｃｃにまで再びプルアップす
る。ソースビットラインが論理０を運んでいる場合に
は、問題ははるかに単純になる。なぜなら、デスティネ
ーションビットライン上のプリチャージ値Ｖｓｓは本質
的に同じであるからである。同様に、もしビットライン
２０１がＶｃｃ、あるいはＶｃｃ／２といった中間電圧
にプリチャージされているのなら、差を検知することに
よって、転送されたデータに悪影響が及ぼされる事態を
確実に回避することができる。
【００８８】本発明の原理を実現するメモリ（例えばメ
モリ２０）は、多数のシステムアプリケーションにおい
て好適に用いることができる。例えば、メモリ２０は、
図１に示す従来のアーキテクチャによる表示メモリまた
はフレームバッファとして用いることができる。この場
合、上述した方法を用いれば、（例えば、マウスを用い
て表示対象を画面上でドラッグする場合などの）表示デ
ータのブロック移動を実現することができる。
【００８９】図２に示す統一されたメモリシステムにお
いては、システムメモリとフレームバッファとの間の境
界で、統一されたメモリの少なくとも１部を構成するた
めにメモリ２０を用いることができる。例えば、更新時
に表示データが書き込まれることになるシステムメモリ
の一部を１個のサブアレイ２００により構成することが
できる。もう１個のサブアレイは、フレームバッファの
一部または全部を構成することになる。したがって、更
新をおこなう時には、システムメモリからデータを読み
出した後でそのデータをフレームバッファに書き込むの
ではなく、読み出されたデータは、ゲート２０３を介
し、システムメモリ／フレームバッファメモリの境界を
通して単に転送されるだけになる。
【００９０】メモリ２０（各サブアレイ２００に独立し
てアクセスすることが可能になる上述した実施形態の場
合は特に）は、多数の非同期ディスプレイを用いるシス
テムには特に好適に適用することができる。この場合、
一方のサブアレイ２００が、あるディスプレイおよび他
方のサブアレイ２００の保守管理をする。図５は、別の
実施形態によるシステム３０を図示している。システム
３０においては、一対の表示装置を独立して駆動するの
に、一対の先入れ先出しメモリ（レジスタ）３０１が設
けられる。なお、これらのＦＩＦＯは、対応するサブア
レイ２００への書き込みの間、データを並べる（queuin
g）（パイプライン動作をする）のに用いることができ
ることには注意されたい。
【００９１】メモリ２０をどのように適用するにして
も、常にデータ転送速度を最適化することができ、しか
もメモリのスペースを最適なかたちで利用することがで
きる。例えば、（２つの非同期ディスプレイのような）
２つの互いに異なり関連する装置によって同一のデータ
が要求されるものとすると、そのデータを単一のサブア
レイに格納し、ゲート２０３を介して「共有する」こと
が必要になるだけである。共有されるデータは、例えば
サブアレイ２００ａの選択されたロウに格納され、必要
に応じてサブアレイ２００ｂのロウへと移動もしくは複
写されうる。このようにして、無駄にされるメモリスペ
ースを大幅に減らすことができ、なくすことさえでき
る。
【００９２】以上に本発明およびその長所を詳細に説明
したが、本願明細書に開示された内容については、添付
の請求の範囲により規定される本発明の着想および範囲
を超えることなく、さまざまな変更、置換および改変を
おこなうことが可能であることは理解されたい。
【００９３】
【発明の効果】本発明の原理を実現するメモリ装置、な
らびに同装置を用いたシステムおよび方法によって、従
来の技術よりもはるかに優れた効果が得られる。本発明
の原理によれば、中でも、メモリサブシステム内でデー
タブロックを効率よく転送することが可能になる。高能
率ブロック転送が実現されると、それにともなって、例
えば表示データの更新といった各種表示動作や、ブロッ
クの移動／複写などを最適化することも可能になる。ま
た、本発明の原理によれば、多数のディスプレイ上に複
数のイメージを効率よく発生することも可能になる。こ
のことは、複数のディスプレイが互いに異なるリフレッ
シュレートで非同期的にリフレッシュされる場合には特
に効果的である。
【図面の簡単な説明】
【図１】本発明の原理を実現する１つ以上のメモリを使
用可能である、情報処理システムの一例を示す高レベル
機能ブロック図である。
【図２】本発明の原理を実現する１つ以上のメモリを使
用可能である、情報処理システムの一例を示す高レベル
機能ブロック図である。
【図３】本発明の原理を実現する第１のメモリ装置の機
能ブロック図である。
【図４】図３の実施形態による回路の中から選択された
部分をより詳細に図示する、図３の部分拡大図である。
【図５】本発明の原理を実現する第２のメモリ装置の機
能ブロック図である。
【符号の説明】
２０ メモリ ２００ａ 上部バンク ２００ｂ 下部バンク ２０１ ワードライン ２０２ ビットライン ２０３ ゲート ２０４ａ、２０４ｂ ロウデコーダ ２０５ａ、２０５ｂ カラムデコーダ ２０７ 制御ライン ２０８ 入力／出力および制御回路 ２２０ メモリセル
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅ ｎｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏ ｒｎｉａ 94538，Ｕ．Ｓ．Ａ. (56)参考文献 特開 昭63−183694（ＪＰ，Ａ) 特開 平２−183488（ＪＰ，Ａ) 特開 平７−192454（ＪＰ，Ａ) 特開 昭63−255747（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/419

Claims (31)

    (57)【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの導電性ビットラインを
    それぞれ有する複数のメモリセルからなる第１の複数の
    カラムと、 少なくとも１つの導電性ビットラインをそれぞれ有する
    複数のメモリセルからなる第２の複数のカラムと、 該第１の複数のカラムのうちの選択されたグループの該
    ビットラインを該第２の複数のカラムのうちのあるグル
    ープの該ビットラインに選択的に接続することによっ
    て、該複数のセルからなる第１の複数のカラムの中から
    選択された少なくとも１つのセルから、該複数のセルか
    らなる第２の複数のカラムの中から選択された少なくと
    も１つのセルへと少なくとも１ビットのデータを転送す
    るために独立制御される複数のグループに組織化された
    複数のゲートと、 を備えているメモリ。
  2. 【請求項２】 前記ゲートが電界効果トランジスタを備
    えている、請求項１に記載のメモリ。
  3. 【請求項３】 前記複数のメモリセルが複数のダイナミ
    ックランダムアクセスメモリセルを備えている、請求項
    １に記載のメモリ。
  4. 【請求項４】 前記複数のセルからなる第１のカラム
    が、第１のサブアレイを形成する複数のメモリセルから
    なる複数のカラム中の１つのカラムを備えており、前記
    複数のセルからなる第２のカラムが、第２のサブアレイ
    を形成する複数のセルからなる複数のカラム中の１つの
    カラムを備えている、請求項１に記載のメモリ。
  5. 【請求項５】 前記第１および前記第２のサブアレイが
    それぞれ、複数のセルからなる複数のロウを備えてお
    り、該複数のロウのそれぞれが導電性ワードラインを備
    えており、該第１のサブアレイの該ロウのワードライン
    が第１のロウデコーダによって制御され、かつ、該第２
    のサブアレイの該ロウのワードラインが第２のロウデコ
    ーダによって制御される、請求項４に記載のメモリ。
  6. 【請求項６】 複数のロウおよび複数のカラムをなして
    配置された複数のメモリセルからなる第１のサブアレイ
    であって、該複数のカラムのそれぞれが導電性ビットラ
    インに接続され、かつ該複数のロウのそれぞれが導電性
    ワードラインに接続されている、第１のサブアレイと、 複数のロウおよび複数のカラムをなして配置された複数
    のメモリセルからなる第２のサブアレイであって、該複
    数のカラムのそれぞれが導電性ビットラインに接続さ
    れ、かつ該複数のロウのそれぞれが導電性ワードライン
    に接続されている、第２のサブアレイと、 該第１のサブアレイの該複数のビットラインの中から選
    択されたいくつかのビットラインを、該第２のサブアレ
    イの該複数のビットライン中の対応するいくつかのビッ
    トラインに接続する回路と、を備えているメモリサブシ
    ステム。
  7. 【請求項７】 受け取った制御信号に応答して、前記ゲ
    ーティング用回路が、前記複数のビットラインの中から
    選択されたいくつかのビットラインを接続するように動
    作可能であるカラム制御回路をさらに備えている、請求
    項６に記載のメモリサブシステム。
  8. 【請求項８】 前記第１および第２のサブアレイの前記
    複数のビットラインが折り曲げられた複数のビットライ
    ンを備えている、請求項６に記載のメモリサブシステ
    ム。
  9. 【請求項９】 前記接続するための回路が複数のゲート
    を備えている、請求項６に記載のメモリサブシステム。
  10. 【請求項１０】 前記複数のゲートが複数の電界効果ト
    ランジスタを備えている、請求項９に記載のメモリサブ
    システム。
  11. 【請求項１１】 受け取った制御信号に応答して、前記
    接続するための回路が、前記第１のサブアレイの前記複
    数のビットラインの一方および該ビットラインの相補ビ
    ットラインを、前記第２のサブアレイの前記複数のビッ
    トラインの一方および該ビットラインの相補ビットライ
    ンに接続するようにする制御回路をさらに備えている、
    請求項８に記載のメモリサブシステム。
  12. 【請求項１２】 前記第１のサブアレイの前記複数のワ
    ードラインに接続されている第１のロウデコーダと、前
    記第２のサブアレイの前記複数のワードラインに接続さ
    れている第２のロウデコーダと、をさらに備えている、
    請求項６に記載のメモリサブシステム。
  13. 【請求項１３】 前記第１および第２のロウデコーダ
    が、それぞれ互いに異なるアドレスセットに応答する、
    請求項１２に記載のメモリサブシステム。
  14. 【請求項１４】 前記第１のサブアレイの前記複数のビ
    ットラインに接続されている第１のカラムデコーダと、
    前記第２のサブアレイの前記複数のビットラインに接続
    されている第２のカラムデコーダと、をさらに備えてい
    る、請求項６に記載のメモリサブシステム。
  15. 【請求項１５】 前記第１および第２のカラムデコーダ
    が、それぞれ互いに異なるアドレスセットに応答する、
    請求項１４に記載のメモリサブシステム。
  16. 【請求項１６】 前記第１のカラムデコーダに接続され
    ている第１の先入れ先出しメモリと、前記第２のカラム
    デコーダに接続されている第２の先入れ先出しメモリ
    と、をさらに備えている、請求項１４に記載のメモリサ
    ブシステム。
  17. 【請求項１７】 複数のロウおよび複数のカラムをなす
    複数のダイナミックランダムアクセスメモリセルからな
    る第１のサブアレイであって、該複数のカラムのそれぞ
    れがビットラインを備えており、かつ、該複数のロウの
    それぞれがワードラインを備えている、第１のサブアレ
    イと、 複数のロウおよび複数のカラムをなす複数のダイナミッ
    クランダムアクセスメモリセルからなる第２のサブアレ
    イであって、該複数のカラムのそれぞれがビットライン
    を備えており、かつ、該複数のロウのそれぞれがワード
    ラインを備えている、第２のサブアレイと、 第１セットのロウアドレスに応答して、該第１のサブア
    レイにおける該複数のワードラインの１つを選択する第
    １のロウデコーダと、 第２セットのロウアドレスに応答して、該第２のサブア
    レイにおける該複数のワードラインの１つを選択する第
    ２のロウデコーダと、 第１セットのカラムアドレスに応答して、該第１のサブ
    アレイにおける少なくとも１つのビットラインを選択す
    る第１のカラムデコーダと、 第２セットのカラムアドレスに応答して、該第２のサブ
    アレイにおける少なくとも１つのビットラインを選択す
    る第２のカラムデコーダと、 該第１のサブアレイにおける少なくとも１つのビットラ
    インを、該第２のサブアレイにおける少なくとも１つの
    ビットラインに選択的に接続する複数のゲートと、を備
    えているメモリ装置。
  18. 【請求項１８】 前記第１セットのロウアドレスが前記
    第２のセットのロウアドレスと等価である、請求項１７
    に記載のメモリ装置。
  19. 【請求項１９】 前記第１セットのカラムアドレスが前
    記第２のセットのカラムアドレスと等価である、請求項
    １７に記載のメモリ装置。
  20. 【請求項２０】 前記第１および第２のサブアレイの前
    記複数のビットラインが、複数のペアをなす相補ビット
    ラインとして配置されている、折り曲げられたビットラ
    インを備えており、該複数のペアをなす相補ビットライ
    ンの中から選択された１ペアの該相補ビットラインによ
    ってセンス増幅器が共有されている、請求項１７に記載
    のメモリ装置。
  21. 【請求項２１】 前記複数のゲート中の少なくとも１つ
    のゲートを通して前記第２のサブアレイにおけるセルに
    転送される間に、前記第１のサブアレイにおける少なく
    とも１つのセルから読み出されたデータを一時的にラッ
    チする、該第１のサブアレイに接続されているラッチン
    グ回路をさらに備えている、請求項１７に記載のメモリ
    装置。
  22. 【請求項２２】 前記複数のゲートが複数の電界効果ト
    ランジスタを備えており、該複数の電界効果トランジス
    タのそれぞれが、前記第１のサブアレイにおける前記複
    数のビットラインの１つを前記第２のサブアレイにおけ
    る前記複数のビットラインの１つに接続する電流経路を
    有している、請求項１７に記載のメモリ装置。
  23. 【請求項２３】 前記複数のゲートが、前記メモリ装置
    の外側にあるソースから受け取られた少なくとも１つの
    制御信号によって制御される、請求項１７に記載のメモ
    リ装置。
  24. 【請求項２４】 前記第１のカラムデコーダに接続され
    ている第１のＦＩＦＯと、前記第２のカラムデコーダに
    接続されている第２のＦＩＦＯと、をさらに備えてい
    る、請求項１７に記載のメモリ装置。
  25. 【請求項２５】 複数のロウおよび複数のカラムをなし
    て配置された複数のメモリセルからなる第１のサブアレ
    イであって、該複数のカラムのそれぞれが導電性ビット
    ラインに接続され、かつ該複数のロウのそれぞれが導電
    性ワードラインに接続されている、第１のサブアレイ
    と、 複数のロウおよび複数のカラムをなして配置された複数
    のメモリセルからなる第２のサブアレイであって、該複
    数のカラムのそれぞれが導電性ビットラインに接続さ
    れ、かつ該複数のロウのそれぞれが導電性ワードライン
    に接続されている、第２のサブアレイと、 該第１のサブアレイの中から選択された少なくとも１つ
    のセルにアクセスするための回路と、 該第２のサブアレイの中から選択された少なくとも１つ
    のセルにアクセスするための回路と、 該第１のサブアレイの該複数のビットラインの中から選
    択されたあるビットラインを、該第２のサブアレイの該
    複数のビットラインの中から選択されたあるビットライ
    ンに接続することによって、該第１のサブアレイの該ア
    クセスされたセルから、該第２のサブアレイの該アクセ
    スされたセルへとデータを転送するための回路と、を備
    えているメモリ装置と、 該第１のサブアレイから受け取ったデータを表示する第
    １の表示装置と、 該第２のサブアレイから受け取ったデータを表示する第
    ２の表示装置と、を備えている処理システム。
  26. 【請求項２６】 前記第１および第２の表示装置が互い
    に異なるリフレッシュレートで動作する、請求項２５に
    記載の処理システム。
  27. 【請求項２７】 前記第１のサブアレイにおける前記少
    なくとも１つのセルにアクセスするための前記回路、お
    よび前記第２のサブアレイにおける前記少なくとも１つ
    のセルにアクセスするための前記回路が、単一の表示コ
    ントローラに接続されている、請求項２５に記載の処理
    システム。
  28. 【請求項２８】 前記第１のサブアレイにおける前記少
    なくとも１つのセルにアクセスするための前記回路、お
    よび前記第２のサブアレイにおける前記少なくとも１つ
    のセルにアクセスするための前記回路が、単一のコアロ
    ジックチップセットに接続されている、請求項２５に記
    載の処理システム。
  29. 【請求項２９】 複数のロウおよび複数のカラムをなし
    て配置された複数のメモリセルからなる第１のサブアレ
    イであって、該複数のカラムのそれぞれが導電性ビット
    ラインに接続され、かつ該複数のロウのそれぞれが導電
    性ワードラインに接続されている、第１のサブアレイ
    と、複数のロウおよび複数のカラムをなして配置された
    複数のメモリセルからなる第２のサブアレイであって、
    該複数のカラムのそれぞれが導電性ビットラインに接続
    され、かつ該複数のロウのそれぞれが導電性ワードライ
    ンに接続されている、第２のサブアレイと、該第１のサ
    ブアレイの該複数のビットラインの中から選択されたい
    くつかのビットラインを該第２のサブアレイの該複数の
    ビットラインの中から選択されたいくつかのビットライ
    ンに接続する複数のゲートと、を備えているメモリサブ
    システムにおいてデータの転送をおこなう方法であっ
    て、 該第１のサブアレイの中から選択されたワードラインを
    アクティベートするステップと、 データを、該第１のサブアレイの該複数のビットライン
    において選択されたロウの複数のセルから検知するステ
    ップと、 該複数のゲートの中から選択されたいくつかのゲートを
    アクティベートすることによって、該第１のサブアレイ
    の該複数のビットラインのいくつかのビットラインから
    検知されたデータを、該第２のサブアレイの該複数のビ
    ットラインの中から選択されたいくつかのビットライン
    に接続するステップと、 該第２のサブアレイの中から選択されたワードラインを
    アクティベートすることによって、該第１のサブアレイ
    から、該第２のサブアレイの中から選択された該複数の
    ビットラインに接続されている、ある選択されたロウお
    よび該複数のカラムに属する複数のセルへとデータを書
    き込むステップと、を含む方法。
  30. 【請求項３０】 前記検知するステップの後に、前記第
    １のサブアレイの前記複数のビットラインにおいて前記
    データをラッチするステップをさらに含む、請求項２９
    に記載の方法。
  31. 【請求項３１】 前記第２のサブアレイの中から選択さ
    れた前記ワードラインをアクティベートする前記ステッ
    プの前に、前記第１のサブアレイの中から選択された前
    記ワードラインをディアクティベートするステップをさ
    らに含む、請求項２９に記載の方法。
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